JPS61190800A

JPS61190800A - 半導体集積回路装置

Info

Publication number: JPS61190800A
Application number: JP60030332A
Authority: JP
Inventors: Kazuhiro Komori; 小森　和宏; Kosuke Okuyama; 幸祐奥山; Satoshi Meguro; 目黒　怜; Akira Yamamoto; 昌山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-20
Filing date: 1985-02-20
Publication date: 1986-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明は、半導体集積回路装置に関するもので、例え
ば、予備メモリアレイを内蔵した半導体記憶装置に利用
して有効な技術に関するものである。

〔背景技術〕

半導体記憶装置においては、その製品歩留りを向上させ
るために、欠陥ビット救済方式が公知である。欠陥ビッ
ト救済方式を採用するために、例えば×１ビット構成（
１ピントの単位のデータを書込み又は読み出す）の半導
体記憶装置には、メモリアレイ内の不良アドレスを記憶
する適当な記憶手段及びそのアドレス比較回路、並びに
冗長回路（予備メモリアレイ）のような付加回路が設け
られる。

上記記憶手段として、例えばポリシリコンによって形成
されたヒユーズ手段を用いて、それを電気的に溶断させ
たり、あるいはレーザー光線で切断させることが提案さ
れている。このようなヒユーズ手段を用いると、溶断又
はレーザー光線の照射のために半導体集積回路の表面保
護膜に窓開けを行う必要がある。このため、上記窓部分
から水滴等の混入によるアルミニュウム等を腐食させる
原因となり、信頼性の点で問題がある。また、レーザー
光線を用いる場合には、不良アドレスの書き込みのため
に大型の装置が必要になってしまうという問題がある。

なお、冗長回路を設けた半導体記憶装置の例として、例
えばヨ経マグロウヒル社発行ｒ日経エレクトロニクスＪ
　１９８０年７月２１日号、頁１８９〜頁２０１がある
。

〔発明の目的〕

この発明の目的は、その書き込みが容易な記憶回路を含
み、高信頼性の半導体集積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍｙの記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を藺草に説明すれば、下記の通りである。

すなわち、半導体集積回路装置に内蔵される記憶回路を
構成する記憶手段としてＰチャンネルＭＯＳＦＥＴによ
って構成されたＦＡＭＯＳトランジスタを用いるもので
ある。

〔実施例〕

第１図は、本発明の実施例のＰチャンネルＭＯＳＦＥＴ
によって構成されたＦＡＭＯ５Ｉ−ランジスタを示す、
Ｎ型半導体基板（又はＰ型半導体基板内に形成されたＮ
型ウェル）１の表面に、高濃度Ｐ十拡散領域のソース２
．ドレイン３を有し、ソース・ドレイン間の基板上にゲ
ート絶縁Ｍ’Ｊ！４を介して電荷捕獲用のフローティン
グゲート５を有し、かくその上部に眉間絶縁膜６を介し
てコントロールゲート７を有している。このＦＡＭＯＳ
トランジスタは、特に制限されないが、ＣＭＯ３回路を
形成するための２層ポリシリコンプロセスをそのまま利
用して形成される。すなわち、フローティングゲートは
、第１層目のポリシリコン層により形成され、コントロ
ールゲートは第２層目のポリシリコン層によって形成さ
れる。このＦＡＭＯＳトランジスタの動作原理を第２図
に基づき説明する。

第２図は、Ｐチャンネル型ＦＡＭＯＳＩ−ランジスタの
書き込み動作時におけるホットキャリアの発生量（Ｉｅ
ｅ）及びフローティングゲートへのホットエレクトロン
の注入１Ｉｔ（ＩｏＧ）のドレイン電圧、ゲート電圧依
存性を示す、ここでは、基板１とソース２を０■とし、
ドレインとゲートに負バイアスを印加している。Ｐチャ
ンネル型ＦＡＭＯＳトランジスタにおいても、Ｎチャン
ネル型ＦＡＭＯＳトランジスタと同様にゲート電圧を印
加した状態（〜−１，５Ｖ）でドレイン電圧を大きくす
ること（〜−ＴＶ）により、ドレイン端部でのアバラン
シェによるホットキャリアが発生し、ホットホールはド
レインに流れ、ホットエレクトロンは、主として基板に
流れ基板電流として観測される。また、ホットエレクト
ロンの一部はフローティングゲートに注入されゲート電
流（Ｉｏｏ）として観測される。Ｐチャンネル型ＦＡＭ
ＯＳトランジスタにおいは、ホットキャリアの発生量が
最大となるゲート電圧が、ゲート注入電流が最大となる
ゲート電圧とばり等しいため基板内で発生したホットエ
レクトロンが有効にフローティングゲートに注入され、
低電圧でも書き込み効率がすぐれた記憶素子を実現でき
る。

第３図には、この発明の一実施例のダイナミック型ＲＡ
Ｍのブロック図が示されている。同図のダイナミック型
ＲＡＭは、特に制限されないが、８ビツトの単位でアク
セスするダイナミック型ＲＡＭであり、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような半
導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹＩ、Ｍ−
ＡＲＹ２において、８本の相補データ線対が一組とされ
、同図においては縦方向に向かうよう形成されている。

すなわち、メモリアレイを８ブロツク（マット）に分け
て構成するのではなく、８ビツトのデータ線１．同一の
メモリアレイ内の互いに隣合う８本の相補データ線対に
対して、１つのアドレスが割り当てられ、同図では横方
向に順に配置される。このようにすることによって、メ
モリアレイ及びその周辺回路の簡素化を図ることができ
る。上記メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２にマ
トリックス配置されるメモリセルは、情報記憶用のキャ
パシタとアドレス選択用のＭＯＳＦＥＴとからなる１Ｍ
Ｏ３型のダイナミック型メモリセルが用いられる。この
メモリセルのアドレス選択用のＭＯＳＦＥＴのゲートは
、ワード線に結合され、そのドレイン（ソース）は、デ
ータ線に結合される。

ロウ系アドレス選択１Ｊｉｊ　（ワード線）は、上記各
メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して共通
に横方向に向かうよう形成され、同図では縦方向に順に
配置される。

上記相補データ線対は、カラムスイッチＣ−８Ｗｌ、Ｃ
−３Ｗ２を介して８本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的にｆ続される。同図おいては、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤＩ、ＣＤ２は、メインアンプＭＡＬ、ＭＡ２
の入力端子にそれぞれ接続される。

センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をノ＼イレベル／ロウレベルに増
幅するものである。

ロウアドレスバッファＲ−ＡＤＢは、外部端子カラのｍ
＋１ビツトのアドレス信号ＲＡＤを受ケ、内部相補アド
レス信号ａＯ〜ａｍ、ａＱ−ｚａｍを形成して、ロウア
ドレスデコーダＲ−ＤＣＨに送出する。なお、以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばａｏ、ａＯを内部相補アドレス信号１０と表すこ
とにする。

したがって、上記内部相補アドレス信号ａＱ　−、−３
ｍ９丁Ｑ　ｚ　ａ　ｍは、内部相補アドレス信号ａＯ〜
１ｍと表す。

ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
ａＱ−ｗａｍに従って１本のワード線をワード線選択タ
イミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎ＋１ビットのアドレス信号ＣＡ　Ｄを受け、内部相補
アドレス信号ａＯｘａｎ、ａＯ〜ａｎを形成して、カラ
ムアドレスデコーダＣ−０ＣＲに送出する。なお、上記
内部相補アドレス信号の表し方に従って、図面及び以下
の説明では、上記内部相補アドレス信号ａＯ〜ａｎ、ａ
ｏ〜ａｎを内部相補アドレス選択用Ｑ　〜ａ　ｎと表す
。

カラムアドレスデコーダＣ−ＤＣＲは、上記アドレス信
号１０〜土ｎに従って８本の相補データ線対をデータ線
選択タイミング信号φｙに同期した選択信号を形成する
。

カラムスイッチＣ−３Ｗ１．ＣＳＷ２は、上記選択信号
を受け、上記８対の相補データ線を対応する８対の共通
相補データ線に接続する。なお、同図では、例示的に示
された上記相補データ線対及び共通相補データ線対は、
１本の線により現している。

入出力回路Ｉ１０は、読み出しのためのメインアンプ及
びデータ出力バッファと、書込みのためのデータ人カバ
ソファとにより１成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＩ又はＭＡ２を増幅して
外部端子ＤＡに送出する。また、書込み動作時には、そ
の書込み出力を上記共通相補データ線対ＣＤＩ、ＣＤ２
に供給する。同図では、この書込み用の信号経路を省略
して描かれている。

内部制御信号発生回路ＴＧは、２つの外部制御信号Ｃ３
（チップセレクト信号）　、　ＷＥ　（ライトイネーブ
ル信号）と、特に制限されないが、上記アドレス信号ａ
Ｏ〜ａｍ及びａＯ〜ａｎを受けるアドレス信号変化検出
回路ＡＴＤで形成されたアドレス信号の変化検出信号φ
とを受けて、メモリ動作に必要な各種タイミング信号を
形成して送出される。上記のようなアドレス信号変化検
出回路ＡＴＤにより形成された検出信号φに基づいて内
部動作のための一連のタイミングを形成することにより
ＲＡＭを内部同期式により動作させる。これにより、上
記のようなダイナミック型メモリセルを用いたにもかか
わらず、外部からはスタティック型ＲＡＭと同じように
アクセスすることができるくいわゆる、擬似スタテイ・
ツク型ＲＡＭを構成するものである）、このような動作
のために、上記アドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤ
Ｂ及びアドレスデコーダＲ−ＤＣＲ，Ｃ−ＤＣＲＩ。

Ｃ−ＤＣＲ２等の周辺回路は、後述するような０ＭＯ３
（相補型ＭＯ３）スタティック型回路によって構成され
る。

上記メモリアレイＭ−ＡＲＹＩ、メモリアレイＭ−ＡＲ
Ｙ２における欠陥を救済するため、これらのメモリアレ
イＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して予備メモリアレ
イＹＲ−ＡＲＹＩ、ＹＲ−ＡＲＹ２がそれぞれ設けられ
る。これらの予備メモリアレイＹＲ−ＡＲＹＩとＹＲ−
ＡＲＹ２への切り換えを行うため、不良アドレス信号と
不良ビットアドレスとを記憶するアドレス記憶手段と、
この不良アドレス信号とアドレスバッフｙＣ−ＡＤＢか
ら供給されたアドレス信号ａＯｍａｎとを比較して記憶
された不良アドレスが入力されたことを検出するカラム
アドレス比較回路とからなるアドレスコンベアＡＣが設
けられる。このアドレスコンベアＡＣは、不良アドレス
に対する選択を検出して、上記冗長用メモリアレイＹＲ
−ＡＲＹ１　（又はＹＲ−ＡＲＹ２）のデータ線を上記
不良ビットのアレイに代えて共通相補データ線に接続さ
せるという選択動作に切り換える。

なお、ワード線に対しても同様な冗長用メモリアレイが
設けられるものであるが、はり類似の構成とされるから
同図においては省略して描かれている。

第４図には、上記アドレスコンベアＡＣの要部一実施例
の回路図が示されている。同図の各回路素子は、公知の
０ＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル間Ｏ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネル間Ｏ８ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ケートを構成する。

上記１組のアドレスコンベアは、アドレス信号のビット
数（ｎ＋１）に応じた数だけの不良アドレスの記憶回路
及びアドレス比較回路と、１つのイネーブル回路とによ
り構成される。

不良アドレスの記憶回路は、第１図に示したようなＰチ
ャンネル型のＦＡＭＯＳ　トランジスタＱ１が用いられ
る。このＦＡＭＯＳトランジスタＱ１のソースは、電源
電圧Ｖｃｃに接続され、そのドレインと回路の接地電位
点間には抵抗Ｒ３が設けられる。このＦＡＭＯ３Ｉ−ラ
ンジスタＱ１のコントロールゲートは、プルアンプ抵抗
Ｒ１を介して電源電圧Ｖｃｃに接続され、書込み電圧制
御抵抗Ｒ２を介して書き込み電極ＰＯに接続される。ま
た、上記ＦＡＭＯＳトランジスタＱ１への書き込み電流
を形成するため、上記抵抗Ｒ３には、並列形態にＮチャ
ンネルＭＯＳＦＥＴＱ２が設けられる。

このＭＯＳＦＥＴＱ２のゲートには、不良アドレスの書
き込み時にハイレベルにされるプログラム制御信号ＰＧ
が供給される０例えば、端子ＰＯにロウレベルの書き込
み信号を供給すると、このＦ　　・ＡＭＯ３Ｉ−ランジ
スタＱ１に論理１１″の書き込みが行われる。すなわち
、電源電圧Ｖｃｃを７Ｖ程度に上げた状態で上記端子Ｐ
Ｏをロウレベルにすると、ＦＡＭＯＳ　ｌ−ランジスタ
Ｑ１は、ゲートが抵抗Ｒ１，Ｒ２によりＶｃｃ−１，５
Ｖ程度バイアスされるためオン状態にされ、このＦＡＭ
ＯＳトランジスタＱ１と上記オン状態にされたＭＯＳＦ
ＥＴＱ２を通して書き込み電流が流れる。この電流によ
り、上記ＦＡＭＯＳトランジスタＱ１のフローティング
ゲートには、電子のアバランシェ注入が行われる。これ
によって、ＰチャンネルＭＯＳＦＥＴを用いたＦＡＭＯ
Ｓ　トランジスタにあっては、Ｎチャンネル間Ｏ３ＦＥ
Ｔを用いたＦＡＭＯＳトランジスタに比べ、７Ｖ程度の
比較的低い電源電圧Ｖｃｃのもとでもその書き込みを行
うことができる。なお、上記論理“１”書き込みを行わ
ない場合、上記端子ＰＯはハイレベルにされる。これに
よって、ＦＡＭＯＳトランジスタＱ１はオフ状態にされ
るので、上記のような書き込みが行われない。

上記記憶情報の読み出しにおいて、端子ＰＯはプルアン
プ抵抗Ｒ１によりて、ハイレベルにされる。したがって
、上記のような書き込みが行われないＦＡＭＯ５トラン
ジスタＱ１はオフ状態になり、上記書き込みが行われた
ＦＡＭＯＳトランジスタＱ１はオン状態にされる。また
、上記プログラム制御信号ＰＣはロウレベルにされるの
で、上記ＭＯＳＦＥＴＱ２はオフ状態にされる。したが
って、上記ＦＡＭＯＳトランジスタＱ１への書き込みの
有無に従って、ＦＡＭＯＳトランジスタＱ１の出力は、
ハイレベル／ロウレベルにされる。

この出力は、ＰチャンネルＭＯＳＦＥＴＱ３とＮチャン
ネルＭＯＳＦＥＴＱ４とからなるＣＭＯＳインバータ回
路の入力に供給され、このＣＭＯＳインバータ回路の出
力から、反転不良アドレス信号７０′が形成される。ま
た、同様なＣＭＯＳインバータ回路夏ＶＩにより、非反
転不良アドレス信号ａＯ°が形成される。

アドレス比較回路は、直列形態とされたＰチャンネルＭ
ＯＳＦＥＴＱ５．Ｑ６とＮチャンネルＭＯＳＦＥＴＱ７
．Ｑ８及び直列形態とされたＰチャンネルＭＯ５ＦＥＴ
Ｑ９．ＱＩＯとＮチャンネルＭＯＳＦＥＴＱＩ　１．Ｑ
ｌ　２とＣＭＯＳインバータＩＶ２とにより構成される
。

上記ＭＯＳＦＥＴＱ６．Ｑ７のゲートには、メモリアク
セスのためアドレスバッファを通して入力されたアドレ
ス信号７０が供給され、これと対応するＭＯＳＦＥＴＱ
Ｉ　Ｏ，Ｑｌ　１のゲートには、インバータＩＶ２によ
り反転されたアドレス信号ａＯが供給される。また、上
記記憶回路により記憶された不良信号ａＯ°０丁Ｏ°が
上記ＭＯＳＦＥＴＱ５．Ｑ１２及びＱＢ、Ｑ９のように
ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴ
に対して交差的に供給される。

今、不良アドレスとして、ハイレベル（論理１１”）の
アドレスをＦＡＭＯＳトランジスタＱｌに記憶させる場
合、上述のような書き込みによってこのＦＡＭＯＳトラ
ンジスタＱ１はオン状態にされる。これによって、上記
アドレス比較回路に供給される非反転の不良アドレス信
号ａＱ’　は、ハイレベルに、反転の不良アドレス信号
丁０゛はロウレベルになっている。したがうて、アドレ
ス比較回路は、そのＮチャンネルＭＯ５ＦＥＴＱＩ２と
ＰチャンネルＭＯＳＦＥＴＱ９とがオン状態にされる。

そして、メモリアクセスにより入力されたアドレス信％
ａＱがロウレベルならＰチャンネルＭＯＳＦＥＴＱ６は
オン状態にされ、インバータＩｖ２で反転されたアドレ
ス信号ａＯのハイレベルによりＮチャンネルＭＯＳＦＥ
ＴＱＩ　１はオン状態にされる。このように、両アドレ
ス信号ａＱ’　とａＱが一致したときには、上記オン状
態にされたＮチャンネルＭＯＳＦＥＴＱＩ　１．Ｑｌ　
２によりアドレス比較出力ａｃＱをロウレベル（論理０
）にする。

一方、メモリアクセスにより入力されたアドレス信号ａ
ＱがハイレベルならＮチャンネルＭＯ５ＦＥＴＱ７はオ
ン状態に、インバータＩＶ２で反転されたａＯのロウレ
ベルによりＰチャンネルＭＯＳＦＥＴＱＩＯはオン状態
にされる。このように、両アドレス信号ａＯ°　とａＯ
とが不一致のときには、上記オン状態にされたＰチャン
ネルＭＯＳＦＥＴＱ９．ＱＩＯによりアドレス比較出力
ａｃＯをハイレベル（論理ｌ）にする。

アドレス信号の全ビットについてのアドレス比較出力ａ
ｃＯｘａｃｎは、ノア（ＮＯＲ）ゲート回路ＮＯＲの入
力に供給される。このゲート回路ＮＯＨの出力の論理“
１”によって上記メモリアレイＭ−ＡＲＹＩ　　（Ｍ−
ＡＲＹ２）における選択動作の禁止と、予備メモリアレ
イＹＲ−ＡＲＹＩ（ＹＲ−ＡＲＹ２）の選択動作が行わ
れる。すなわち、アドレス信号の全ピントについてのア
ドレス比較出力ａＣＯ〜ａｃｎが論理“０”の時、上記
のようなアドレスの切り換えが行われる。

なお、図示しないイネーブル回路は、その書き込みを行
わないことによって、メモリアレイＭ−ＡＲＹＩ、Ｍ−
ＡＲＹ２に欠陥が無い時、上記のようなアドレスの切り
換えが行われないようにする。すなわち、その論理“１
”出力によってゲート回路ＮＯＲを閉じさせてしまうも
のである。

〔効　果〕

（１）　Ｐチャンネル型のＦＡＭＯＳトランジスタを用
いることによって、比較的低い電源電圧により、その書
き込みを行うことができる。これにより、Ｎチャンネル
型のＦＡＭＯＳトランジスタを用いたＥＦＲＯＭ装置の
ように特別な高電圧及び書き込み回路が不要になるので
、極めて簡単な構成により、不良アドレスの記憶回路を
構成することができるという効果が得られる。

（２）不良アドレス信号は、書き換えを行う必要がない
から、半導体集積回路の表面保護膜に窓開けを行う必要
がない、これによって、記憶回路を内蔵した半導体集積
回路装置の高信頼性化を図ることができるという効果が
得られる。

（３）上記低電圧のもとでも書き込みが可能であるから
、特別な書き込み装置が不要になるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、ＲＡＭにおい
ては、その書き込み又は読み出しを４ピント又は１ビツ
トの単位で行うもの等積々の実施形態を採ることができ
る。

上記ＦＡＭＯＳトランジスタは、より信頼性を高めるた
め、複数のＦＡＭＯＳトランジスタを用いて、１つにお
いて特性劣化があっても記憶情報が失われないようにす
るものであってもよい。

また、ダイナミック型ＲＡＭの各回路ブロックの具体的
回路構成は、覆々の実施形態を採ることができるもので
ある０例えば、外部端子から供給するアドレス信号は、
共通の外部端子からロウアドレス信号とカラムアドレス
信号とを時分割方式により供給するものであってもよい
。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭ　（擬似スタティ
ック型ＲＡＭ）に適用した場合についてｍ四したが、そ
れに限定されるものではなく、例えば上記のような欠陥
救済方式を採用したスタティック型ＲＡＭあるいはプロ
グラマブルＲＯＭ（リード・オンリー・メモリ）の他、
その製品コード等の各種情報を記憶させる記憶回路を含
む半導体集積回路装置に広（利用することができる。

【図面の簡単な説明】

第１図は、この発明の実施例を示すＰチャンネルＭＯＳ
ＦＥＴによるＦＡＭＯＳ　トランジスタの断面図、第２図は、ＰチャンネルＭＯＳＦＥＴによるＦＡＭＯＳ
トランジスタの書き込み動作時のホットキャリアの発生
量とゲート注入量を示す特性図、第３図は、この発明の
一実施例を示す内部構成ブロック図、第４図は、そのアドレスコンベアの要部一実施例を示す
回路図である。ｌ・・Ｎ型半導体基板、２・・ソース、３・・ドレイン
、４・・ゲート絶縁膜、５・・フローティングゲート、
６・・層間絶縁膜、７・・コントロールゲートＭ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ
、ＳＡ２・・センスアンプ、Ｒ−ＡＤＨ・・ロウアドレ
スバッファ、Ｃ−５ＷＩ、Ｃ−３Ｗ２・・カラムスイッ
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒ・・ロウアドレスデコーダ、Ｃ−ＤＣＲｌ、Ｃ−ＤＣ
Ｒ２・・カラムアドレスデコーダ、ＭＡＬ、ＭＡ２・・
メインアンプ、ＴＯ・・内部制御信号発生回路、ＡＴＤ
・・アドレス信号変化検出回路、Ｉｌｏ・・入出力回路
、ＡＣ・・アドレスコンベア第１図第　３　図

Claims

【特許請求の範囲】１、ＰチャンネルＭＯＳＦＥＴにより構成されたＦＡＭ
ＯＳトランジスタを記憶素子とする記憶回路を内蔵する
ことを特徴とする半導体集積回路装置。２、上記ＦＡＭＯＳトランジスタは、不良アドレスを記
憶する記憶回路を構成し、この不良アドレスに対するア
クセスを検出して予備メモリアレイに切り換える冗長回
路を含む半導体記憶装置に設けられるものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。