JPS62250590A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、電源電圧以上の高いレベルに昇圧されたタイミング
信号を必要とするダイナミック型ＲＡＭ（ランダム・ア
クセス・メモリ）に利用して有効な技術に関するもので
ある。

〔従来の技術〕

情報記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とで構成された１ＭＯ３型メモリセルを用いたダイナミ
ック型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ　
Ｆ　ＥＴのゲートに結合されるワード線の選択レベルを
電源電圧以上に昇圧するプートストラップ回路が設けら
れる。この理由は、上記メモリセルにおけるアドレス選
択用ＭＯＳＦＥＴのゲート（ワード線）レベルを電源電
圧以上に高くして、記憶用キャパシタへの書込みあるい
は再書込みハイレベルが上記ＭＯＳ　Ｆ　ＥＴのしきい
値電圧により低下してしまうのを防止すること、及びメ
モリセルからの情報読み出し時に、高速にしかも効率よ
く信号をデータ線に伝達するためである。

上記プートストラップ回路として、ワード線選択タイミ
ング発生回路の出力によりブートストラップ容量へのプ
リチャージを行うダイレクトブートストラップ方式では
、大記憶容量化に伴う負荷容量の増大によって速度が遅
くなってしまう。そこで、第２図に示すようなトランス
ファー型プートストラップ回路が提案されている〔アイ
イーイーイー　ジャーナル　オブ　ソリッド　ステート
、サーキッツ（ＩＥＥＥ　　Ｊｏｕｒｎａｌｏｆ　５ｏ
ｌｉｄ　　５Ｌａｔｅ　　Ｃ１ｒｃｕｉｔｓ　）　　Ｖ
ｏｌ　　５Ｃ１６，ｍ５　　頁４９２〜頁４９７参照〕
。

このプートストラップ回路は、伝送ゲー１−Ｍ０５ＦＥ
ＴＱ５１によってプートストラップ容量Ｃ２は、ワード
線選択タイミング発生回路φｘ−Ｇの出力から分離され
る。このブートストラップ容ｆｆ１ｃ２は、チップ非選
択状態の時にプリチャージ信号φｐｃにより動作状態に
されるＭＯＳＦＥＴＱ５２によってプリチャージが行わ
れるものである。

また、上記プートストラップ容１ｔｃ２によって形成さ
れたブートストラップ電圧を効率よく伝えるため、上記
伝送ゲートＭＯＳＦＥＴＱ５１（７）ゲートには、上記
ワード線選択タイミング信号φＸ−Ｇの出力によりプリ
チャージされるプートストラップ容量Ｃ１が設けられる
。このプートストラップ容量ＣＩによって形成されたブ
ートストラップ電圧の逆流を防ぐために、カットＭＯＳ
　Ｆ　ＥＴＱ５０を介してプリチャージが行われる。

このプートストラップ回路では、上記ワード線選択タイ
ミング発生回路φｘ−Ｇの出力には、その負荷容量と、
上記伝送ゲー）ＭＯＳＦＥＴＱ５１の駆動電圧を形成す
る比較的小さい容量値にされたプートストラップ容量Ｃ
ＢＩＬか結合されないから、その立ち上がりを比較的高
速にすることができる。

〔発明が解決しようとする問題点〕

しかしながら、このプートストラップ回路においては、
第３図のタイミング図に実線で示すように、上記ワード
線選択タイミング発生回路φＸ−Ｇにより形成されたワ
ード線選択タイミング信号φＸがはゾ電源電圧Ｖｃｃの
ようなレベルに立ち上がった後に、インバータ回路ＩＶ
３．ＩＶ４を通して形成された遅延信号によってブート
ストラップ電圧が発生する。したがって、上記遅延信号
により出力電圧が２段階に分かれて立ち上がるため、そ
の分高速化が妨げられる。また、プートストラップ容ｆ
ｔＣ２により形成された昇圧電圧を伝送ゲートＭＯＳＦ
ＥＴＱ５１を通して送出するとき、同様なタイミングで
形成されたブートストラップ容ＩＣＩにより形成された
昇圧電圧に対して、ＭＯＳＦＥＴＱ５１のソース、ゲー
ト間の振り込み電圧が比較的小さくなってしまう。すな
わち、上記プートストラップ容量Ｃ２により形成された
昇圧電圧をワード線選択タイミング発生回路φＸ−Ｇの
出力側に伝えるので、上記ＭＯＳＦＥＴＱ５１は、プー
トストラップ容量Ｃ２に結合された電極がドレインとし
て作用し、上記出力側がソースとして作用する。これに
より、ＭＯＳＦＥＴＱ５１の実質的な駆動電圧は、上記
プートストラップ容量Ｃ１により形成された昇圧電圧か
ら電源電圧Ｖｃｃを差し引いた比較的小さなレベルにさ
れる。

これによって、上記ＭＯＳＦＥＴＱ５１を介して供給さ
れるブートストラップ容ＩＣ２の昇圧電圧の供給が遅く
なってしまうという問題を含んでいる。

この発明の目的は、立ち上がりの高速化を図った昇圧回
路を含む半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を箭単に説明すれば、下記の通りである。

すなわち、所定の電位にプリチャージされたブートスド
ラ、プ容四の基準電位側の電極を人力タイミング信号を
受けるインバータ回路によってハイレベルにして、他方
の電極から昇圧電圧を得るともに、この昇圧電圧を動作
電圧とし、と記入力タイミング信号が入力端子に供給さ
れたＣＭＯＳ出力インバータ回路から昇圧された出力信
号を得るものである。

〔作　用〕

上記した手段によれば、ＣＭＯＳ出力インバータ回路の
動作電圧そのものを高くすることができるから、上記人
力タイミング信号に従って昇圧電圧まで直線的に高速に
立ち上がる出力信号を得ることができる。

〔実施例〕

第４図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯＳ集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。同図において、チャンネル部分に矢印が付
加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は１．単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上
記半導体基板表面に形成されたＮ型ウェル領域に形成さ
れる。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥ’ｌ’の共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐ
チャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第４図の電源端子Ｖｃｃに結合される。基板
バ・ｆアス電圧発生回路ＶＢＧは、半導体基板に供給す
べき負のバックバイアス電圧−ｖｂｂを発生する。これ
によって、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバ
ックバイアス電圧が加えられることになり、その結果と
して、ＮチャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイ
ンと基板間の寄生容量値が減少させられるため回路の高
速動作化が図られる。また、上記バックバイアス電圧に
より、基板に発生するマイノリティ　（少数）キャリア
が吸収され、情報記憶キャパシタに蓄積された情報電荷
が失われることが軽減されるためメモリセルのリフレッ
シュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャ゛ンネル及びＰチ
ャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン及びチャ
ンネル形成領域（ゲート形成領域）とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド１色縁膜上まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるＮ型領域が形成されること、又は所定の電
圧が供給されることによってチャンネルが形成される。

これによって、ＩＪｆｌ目ポリシリコン層、薄い絶縁膜
及びチャンネル領域からなるキャバシ夕が形成される。

フィールド酸化膜上の１層目ポリシリコン層は、１種の
配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２Ｎ目ポリシリコン層は、フィールド絶縁股
上及びｌｌｉ目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、２層目ポリシリコン層から
構成される。

フィールｔ′％＠ｔ＆膜、１層目及び２層目ポリシリコ
ン履によって覆われていない活性領域表面には、それら
を不純物導入マスクとして使用する公知の不純物４人技
術によってソース、ドレイン及び半４体配線領域が形成
されている。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面上に比較的厚い厚さの眉間絶縁膜が形成され、この眉
間絶縁膜上には、アルミニュウムからなるような導体層
が形成されている。導体層は、その下の絶縁膜に設けら
れたコンタクト孔を介してポリシリコン層、半導体領域
に電気的に結合されている。後で説明するメモリアレイ
におけるデータ線は、特に制限されないが、この層間絶
縁膜上に延長された導体層から構成される。

層間絶縁股上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線又はディジット線）方式とされる
。第４図には、その一対のデータ線が具体的に示されて
いる。すなわち、一対の平行に配置された相補データ線
（ビット線又はディジット線）Ｄ、Ｄに、アドレス選択
用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構
成された複数のメモリセルのそれぞれの入出力ノードが
同図に示すように所定の規則性をもって配分されて結合
される。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　　Ｄ間に設けら
れたスイッチＭＯＳ　Ｆ　ＥＴにより構成される。この
ＭＯＳＦＥＴＱ５は、そのゲートにチップ非選択状態に
発生されるプリチャージ信号φｐｃが供給されることに
よって、チップ非選択状態のときにオン状態にされる。

これにより、前の動作サイクルにおいて、後述するセン
スアンプＳＡの増幅動作による相補データ線り、Ｄのハ
イレベルとロウレベルを短絡して、相補データ線り。

Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお、Ｒ
ＡＭがチップ非選択状態にされ、上記プリチャージＭＯ
ＳＦＥＴＱ５等がオン状態にされる前に、上記センスア
ンプＳＡは非動作状態にされる。これにより、上記相補
データ線り、Ｄはハイインピーダンス状態でハイレベル
とロウレベルヲ保持スるものとなっている。また、ＲＡ
Ｍが動作状態にされると、センスアンプＳＡが動作状態
にされる前に上記プリチャージＭＯＳＦＥＴＱ５等はオ
フ状態にされる。これにより、相補データ線り、　　Ｄ
は、ハイインピーダンス状態で上記ハーフプリチャージ
レベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相ｌｌ
データ線り、Ｄのハイレベルとロウレベルを単に短絡し
て形成するものであるので、低消費電力化が図られる。

また、センスアンプＳＡの増幅動作におてい、上記プリ
チャージレベルを中心として相補データ線り、Ｄがハイ
レベルとロウレベルのようにコモンモードで変化するの
で、容量カップリングにより発生するノイズレベルを低
Ｍ　できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ？、Ｑ９
と、ＮチャンネルＭｏ　Ｓ　Ｆ　ＥＴＱ　６　。

Ｑ８とからなるＣＭＯＳラッチ回路で構成され、その一
対の入出力ノードが上記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯ５ＦＥＴ
ＱＩ　２．Ｑｌ　３を通して電源電圧ＶＣＣが供給され
、並列形態のＮチャンネルＭＯＳＦＥＴＱ１０．Ｑｌｌ
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＭ
ＯＳＦＥＴＱ１２．Ｑｌ３は、同じメモリマット内の他
の同様な行に設けられたラッチ回路（単位回路）に対し
て共通に用いられる。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、　　φｐａｌが印加され、
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　、　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　、　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａｌ、　＄　ｐａｌが発生されたとき、すなわち第１段
階においては、比較的小さいコンダクタンスを持つＭＯ
ＳＦＥＴＱＩＯ及びＱｌ２による電流制限作用によって
メモリセルからの一対のデータ線間に与えられた微小読
み出し電圧は、不所望なレベル変動を受けることなく増
幅される。上記センスアンプＳＡでの増幅動作によって
相補データ線電位の差が大きくされた後、タイミングパ
ルスφｐａ２．　ａ　ｐａ２が発生されると、すなわち
第２段階に入ると、比較的大きなコンダクタンスを持つ
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑｌｌ、Ｑｌ３がオン状態にされることによって速く
される。このように２段階に分けて、センスアンプＳＡ
の増幅動作を行わせることによって、相補データ線の不
所望なレベル変化を防止しつつデータの高速読み出しを
行うことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の単位回路
（ワード線４本分’）ＵＤＣＲが代表として示されてい
る０図示の構成に従うと、反転のアドレス信号７２〜ａ
ｍは、直列形態にされたＮチャンネル型の駆動ＭＯＳＦ
ＥＴＭＯＳＦＥＴＱ３２〜Ｑ３４のゲートに供給される
。Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ３５の
ゲートには、特に制限されないが、チップ非選択状態の
ときにロウレベルにされるプリチャージ信号φが供給さ
れる。上記プリチャージＭＯＳＦＥＴＱ３５と駆動ＭＯ
ＳＦＥＴＱ３２〜Ｑ３４によりダイナミック型のナンド
（ＮＡＮＤ）ゲート回路が構成され、上記４本分のワー
ド線選択信号が形成される。上記ナントゲート回路の出
力は、一方において、ＣＭ　ＯＳインバータＩＶＩで反
転されＮチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ
３１を通して、スイッチ回路としてのＮチャンネル型伝
送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えら
れる。

上記ナントゲート回路は、それ自体ダイナミック動作を
行うものであるので、その出力ノードのリーク電流によ
るレベル低下を補償するために、次のＭＯＳ　Ｆ　ＥＴ
が設けられる。上記ダイナミック型のナントゲート回路
の出力ノードには、特に制限されないが、上記出力信号
を送出するＣＭＯＳインバータ回路ＩＶＩの出力信号を
受けるＰチャンネル型のスイッチＭＯＳＦＥＴＱ３６が
設けられる。このスイッチＭＯＳＦＥＴＱ３６には、そ
のゲートが定常的に回路の接地電位に接続され、そのコ
ンダクタンスが小さくされたＰチャンネル型の電流源Ｍ
ＯＳＦＥＴＱ３７によって形成された微少電流が供給さ
れる。特に制限されないが、この電流源ＭＯＳＦＥＴＱ
３７は、上記第２のロウデコーダＲ−ＤＣＲ２を構成す
る他の各単位回路に対して共通に設けられる。このよう
に電流源ＭＯＳＦＥＴＱ３７を多数の単位回路に対して
共通に用いる場合には、それぞれのリーク電流を補うた
め、全体では比較的大きな電流を流すことが必要とされ
る。このため、１つの単位回路の微少電流のみを形成す
る場合の電流源ＭＯＳ　Ｆ　ＥＴに比べて素子サイズを
小さくできる。

上記単位回路ＵＤＣＲにおいては、上記ダイナミック型
のナントゲート回路の出力信号がハイレベル（非選択レ
ベル）にされたとき、ＣＭＯＳインバータ回路ＩＶＩの
出力信号のロウレベルによって上記スイッチＭＯＳＦＥ
ＴＱ３６がオン状態にされる。これにより、ダイナミッ
ク型のナントゲート回路の出力ノードにＭＯＳＦＥＴＱ
３７により形成された微少電流が供給されるため、出力
信号を電源電圧Ｖｃｃのようなハイレベルに維持させる
ことができる。また、上記ナントゲート回路の出力信号
がロウレベル（選択レベル）なら、上記ＣＭＯＳインバ
ータ回路ＩＶＩの出力信号のハイレベルによってスイッ
チＭＯＳＦＥＴＱ３６はオフ状態にされる。これにより
、単位回路ＵＤＣＲは、ロウレベルの出力信号を形成す
るとき、上記レベル補償のための直流電流を消費しない
。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号上０．土１
で形成されたデコード信号によって選択される上記同様
な伝送ゲートＭＯＳＦＥＴとカットＭＯＳＦＥＴとから
なるスイッチ回路を通して後述するワード線選択タイミ
ング信号φＸから４通りのワード線選択タイミング信号
φｘｏＯないしφｘｌｌを形成する。これらのワード線
選択タイミング信号φｘ００〜φｘｌｌは、上記伝送ゲ
ート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各ワード
線に伝えられる。なお、特に制限されないが、ロウデコ
ーダＲ−ＤＣＲ１は、ロウデコーダＲ−ＤＣＲ２と類似
のデコーダ回路を用いるもの、又は完全ＣＭＯＳスタテ
ィック型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘＯＯは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘｏｌ、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及びａｌ、及びａＯ及び
ａｌ、及びＴＯ及びａｌがロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータｖＡＤに結合されたメモリセルに
対応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード
線群と称する）と、データ線りに結合されたメモリセル
に対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワー
ド線群と称する）とを識別するための一種のワード線群
選択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない、各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０−Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＮチャンネル
ＭＯＳ　Ｆ　ＥＴＱ　１〜Ｑ４が設けられており、リセ
ットパルスφｐｗを受けてこれらのＭＯＳＦＥＴＱ３８
〜Ｑ４１がオン状態となることによって、選択されたワ
ード線がその両端から接地レベルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されティるＮ
　チ＋　７ネルＭＯＳＦＥＴＱ４２．Ｑ４３のように、
相補データ線り、Ｄと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４
３のゲートには、後述するカラムデコーダＣ−ＤＣＲか
らの選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ〜Ａ
ｍを取り込み、それを保持するとともに内部相補アドレ
ス信号上θ〜ａｍを形成して上記ロウデコーダＲ−ＤＣ
Ｒ１及びＲ−ＤＣＲ２に伝える。ここで、上記外部端子
から供給されたアドレス信号ＡＯと同相の内部アドレス
信号ａＯと逆相の内部アドレス信号丁０とを合わせて相
補アドレス信号上０のように表している（以下、同じ）
。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上述の
ように上記相補アドレス信号上０〜ａｍを解読して、ワ
ード線選択タイミング信号φＸに同期してワード線の選
択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＯにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに内部
相補アドレス信号上０〜ａｎを形成してカラムアドレス
デコーダＣ−０ＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＢから供給される
内部アドレス信号ａＯ−ａｎと逆相のアドレス信号丁０
〜ａｎからなる相補−？ドレス信号上Ｏ−土ｎを解読し
てデータ線選択タイミング信号φｙに同期して上記カラ
ムスイッチＣ−５Ｗに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒ−によって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｉ１０から送出する。なお、書込み動作なら、
上記タイミング信号φｒ−によってデータ出力バッファ
ＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＤＩＢの出力端子が結合される。＠込み動作ならば、
データ入カバソファＤＩＢは、そのタイミング信号φｒ
ｗによって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、εＤに伝えることにより、選択されたメ
モリセルへの書込みが行われる。なお、読み出し動作な
ら、上記り・Ｃミング信号φｒｗによってデータ入カバ
ソファＤＩＨの出力はハイインピーダンス状態にされる
。

上記のようにアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと情
報記憶用キャパシタＣｓとからなるダイナミック型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Ｃｓにフルライトを行うため、言い換えるならば、アド
レス選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧によ
り情報記憶用キャパシタＣｓへの書込みハイレベルのレ
ベル損失が生じないようにするため、ワード！ａ選択タ
イミング信号φＸ゛によって起動される昇圧（ブートス
トラップ）回路ＢＳＴが設けられる。この昇圧回路ＢＳ
Ｔは、後に第１図に示した具体的一実施例回路を参照し
て詳細に説明する。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたリフレッシュアドレス信号ａＯ゛〜ａ
ｍ’　を送出させる。このリフレッシュアドレス信号ａ
Ｑｌ　〜ａｍ’　　は、マルチプレクサ機能を持つ上記
ロウアドレスバッファＲ−ＡＤＨを介してロウアドレス
デコーダ回路Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝えられ
る。このため、リフレッシュ制御回路ＲＥＦＣは、リフ
レッシュモードのとき、上記アドレスバッファＲ−ＡＤ
Ｂの切り損えを行う制御信号を発生させる（図示ぜす）
、これによって、リフレッシュアドレス信号ａＱ’　〜
ａｍ”　に対応された一本のワード繍選択によるリフレ
ッシュ動作が実行される（ＣＡＳビフォワーＲＡＳリフ
レッシュ）。

第１図には、王妃昇圧回路ＢＳＴの一実施例の具体的回
路図が示されている。

第４図に示したタイミング発生回路ＴＯにより形成され
るワード線選択タイミング信号φＸ”は、入力タイミン
グ信号として次の昇圧回路に供給される。プリチャージ
信号φｐｃは、ブートストラップ容量ＣＢの一方の電極
に回路の接地電位を供給するＮチャンネルＭＯ５ＦＥＴ
Ｑ２と、上記ブートスドラ・２プ容量ＣＢの他方の電極
に電源電圧Ｖｃｃを供給するＮチャンネルＭＯＳＦＥＴ
ＱＩのゲートに共通に供給される。これによって、ＲＡ
Ｍがチップ非選択状態のとき、上記プリチャージ信号φ
ｐｃのハイレベルによって上記ＭＯＳ　Ｆ　ＥＴＱｌと
Ｑ２がオン状態にされるから、ブートストランプ容量Ｃ
Ｂにプリチャージが行われる。

上記ブートストラップ容量ＣＢの一方の電極には、上記
入力タイミング信号φ×°を受けるＣＭＯＳインバータ
回路ｆＶ２の出力信号が供給される。

また、上記ブートストラップ容量ＣＢの他方の電極と回
路の接地電位点との間には、ＣＭＯＳ出力インバータ回
路を構成するＰチャンネル出力ＭＯＳＦＥＴＱ３とＮチ
ャンネル出力ＭＯＳ　Ｆ　ＥＴＱ４が設けられる。上記
Ｐチャンネル出力ＭＯＳＦＥＴＱ３が形成されるＮ型ウ
ェル領域、言い換えるならば、そのチャンネル領域は、
上記ＭＯＳＦＥＴＱ３のソース電極（ブーストラップ容
量ＣＢの他方の電極側）に結合される。特に制限されな
いが、上記Ｎチャンネル出力ＭＯ５ＦＥＴＱ４には、そ
のゲートに定常的に電源電圧Ｖｃｃが供給されるＮチャ
ンネルＭＯＳＦＥＴＱ５が直列形態に接続される。この
ＭＯＳＦＥＴＱ５は、上記Ｐチャンネル出力ＭＯＳＦＥ
ＴＱ３がオン状態にされ、そのドレインから昇圧された
ワード線選択タイミング信号φＸが出力されるとき、オ
フ状態の出力ＭＯ５ＦＥＴＱ４のドレインに印加される
電圧を分圧するものである。これによって、出力ＭＯＳ
ＦＥＴＱ４の高耐圧化を図るものである。

上記ＣＭＯＳ出力インバータ回路の入力端子であるＰチ
ャンネル出力ＭＯＳ　Ｆ　ＥＴＱ　３とＮチャンネル出
力ＭＯＳＦＥＴＱ４のゲートには、上記入力タイミング
信号φＸ°が供給される。

この実施例による昇圧動作は、次の通りである。

ＲＡＭが選択状態にされると、上記プリチャージ信号φ
ρＣがロウレベルにされる。これによって、プリチャー
ジＭＯＳＦＥＴＱ１とＱ２はオフ状態にされる。

入力タイミング信号φχ′がハイレベルからロウレベル
に変化すると、言い換えるとワード線選択タイミング発
生回路°が発生されると、Ｐチャンネル出力ＭＯＳ　Ｆ
　ＥＴＱ　３がオン状態に、Ｎチャンネル出力ＭＯＳＦ
ＥＴＱ４がオフ状態に切り換えられる。これとはり同時
に、インバータ回路ＩＶ２の出力信号がロウレベルから
ハイレベルに’Ｉｌ化するため、ブートストラップ容量
ＣＢの他方の電極の電位は、上記プリチャージ電圧にイ
ンバータ回路ＩＶ２のハイレベルの出力信号を加えた高
い電圧に昇圧される。このブートストラップ容量ＣＢの
他方の電極から得られる昇圧された電圧は、上記オン状
態にされたＰチャンネル出力ＭＯＳＦＥＴＱ３を通して
、ワード線選択タイミング信号φＸとして送出されるも
のである。これによって、第３図に点線で示したように
、ワード線選択タイミング信号φＸは、ロウレベルから
所望の昇圧された高い電圧まで直線的に立ち上がるもの
となる。

これにより、選択されるワード線の立ち上がりを高速に
ｊテうことができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）所定の電位にプリチャージされたプートストラッ
プ容量の基準電位側の電極を入力タイミング信号を受け
るインバータ回路によってハイレベルにして、他方の電
極から昇圧電圧を得るともに、この昇圧電圧を動作電圧
とし、上記入力タイミング信号が入力端子に供給された
ＣＭＯＳ出力インバータ回路から昇圧された出力信号を
得るものである。これにより、上記入力タイミング信号
に従って昇圧電圧まで直線的に高速に立ち上がる出力信
号を得ることができ、ワード線の選択動作を高速化する
ことができるという効果が得られる。

（２）プリチャージＭＯＳ　Ｆ　ＥＴ、プートストラッ
プ容量及び入力タイミング信号を受けるインバータ回路
からなる昇圧回路の出力端子に、ＣＭＯＳ出力インバー
タ回路を設けるという簡単な回路構成により、高速に昇
圧されたレベルまで立ち上がるタイミング信号を得るこ
とができるという効果が得られる。

（３）ワード線選択タイミング信号φＸは、予めプリチ
ャージされた電荷を利用したプートストラップ電圧によ
り形成するものであるので、ワード線選択タイミングに
おいて電源線（Ｖｃｃ）にピーク電流が流れない。これ
によって、メモリセルからの読み出しが行われるタイミ
ングでの電源ノイズの低減化が図られるから、動作マー
ジンの拡大をも図ることができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の回路
において、ブートストラップ容ｆｉＣＢの一方の電極に
回路の接地電位を供給するＭＯＳＦＥＴＱ２は省略する
ものであってもよい、なぜなら、プリチャージ期間にお
いては必然的に入力タイミング信号φＸ°がハイレベル
にされ、プートストラップ容量ＣＢの一方の電極にはイ
ンバータ回路ＩＶ２の出力信号がロウレベルにされてい
るからである。また、ワード線選択タイミング信号φＸ
を電源電圧Ｖｃｃ以上の必要最小に昇圧された電圧とす
る場合、プリチャージ信号φｐｃを所定の定電圧として
、ブートストラップ容−１ｉｃＢのプリチャージ電圧を
比較的小さくすか、又はインバータ回路ＩＶ２の出力信
号をレベルクランプしてブートストラップ容１１ＣＢに
供給すればよい。

また、ダイナミック型ＲＡＭのメモリセルの読み出し動
作に必要とされる基準電圧は、ダミーセルを用いて形成
するものであってもよい、また、上記ダイナミック型Ｒ
Ａ　Ｍを構成する他の周辺回路の具体的回路構成は、種
々の実施形態を採ることができるものである。例えば、
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい。

この発明は、ダイナミック型ＲＡ　Ｍに限らず、電源電
圧以上に昇圧されたタイミング信号を必要とする各種半
導体集積回路装置に広く利用できるものであある。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果をＮ単に説明すれば、下記の通りである
。すなわち、所定の電位にプリチャージされたプートス
トラップ容量の基準電位側の電極を人力タイミング信号
を受けるインバータ回路によってハイレベルにして、他
方の電極から昇圧電圧を得るともに、この昇圧電圧を動
作電圧とし、上記入力タイミング信号が入力端子に供給
されたＣＭＯ５出力イ出力インローフ通して昇圧された
出力信号を得ることにより、上記入力タイミング信号に
従って上記昇圧電圧まで直線的に高速に立ち上がる出力
信号を得ることができる。

【図面の簡単な説明】

第１図は、この発明に係る昇圧回路の一実施例を示す回
路図、 第２図は、従来のワード線昇圧回路の一例を示す回路図
、 第３図は、上記第１図及び第２図の回路の動作を説明す
るための概略波形図、 第４図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図である。 ＢＳＴ・・昇圧回路、φｘ−Ｇ・・ワード線選択タイミ
ング信号発生回路、Ｍ−ＡＲＹ・・メモリアレー（、Ｐ
Ｃ・・プリチャージ回路、ＳＡ・・センスアンプ、ＵＳ
Ａ・・単位回路、Ｃ−Ｓ　Ｗ・・カラムスイッチ、Ｒ，
Ｃ−ＡＤＢ・・アドレスバッファ、Ｒ−ＤＣＲＩ、Ｒ−
ＤＣＲ２・・ロウデコーダ、ＵＤＣＲ・・単位回路、Ｃ
−ＤＣＲ・・カラムデコーダ、ＭＡ・・メインアンプ、
ＴＧ・・タイミング発生回路、ＲＥＦＣ・・自動リフレ
ッシュ回路、ＤＯＢ・・データ出力バッファ、ＤＩＲ・
・データ入カバフファ、ＶＢＧ・・基板バイアス発生回
路

Claims (1)

1. 【特許請求の範囲】 １、入力タイミング信号を受けてその出力電圧を上記ブ
   ートストラップ容量の一方の電極に供給するインバータ
   回路と、プリチャージ信号を受けてブートストラップ容
   量の他方の電極に所定の電圧を供給するプリチャージＭ
   ＯＳＦＥＴと、上記ブートストラップ容量の他方の電極
   の電圧を動作電圧とし、上記入力タイミング信号が入力
   端子に供給されたＣＭＯＳ出力インバータ回路とからな
   る昇圧回路を含むことを特徴とする半導体集積回路装置
   。 ２、上記ＣＭＯＳ出力インバータ回路は、出力端子と回
   路の接地電位側出力ＭＯＳＦＥＴとの間に、定常的に所
   定の電圧が供給されるＭＯＳＦＥＴが設けられるもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記半導体集積回路装置は、ワード線とデータ線の
   交叉点に情報記憶用キャパシタとアドレス選択用ＭＯＳ
   ＦＥＴからなるメモリセルが配置されたメモリアレイと
   、上記メモリセルのアドレス選択用ＭＯＳＦＥＴのゲー
   トに結合されたワード線の選択タイミング信号を形成す
   るタイミング発生回路を含むダイナミック型ＲＡＭであ
   り、上記入力タイミング信号は、上記タイミング発生回
   路により形成されるものであり、上記ＣＭＯＳ出力イン
   バータ回路から昇圧されたワード線選択タイミング信号
   が形成されるものであることを特徴とする特許請求の範
   囲第１又は第２項記載の半導体集積回路装置。