JPH03129762A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばセルフ
リフレッシュ用のタイマー回路を備えた擬似スタティッ
ク型ＲＡＭ　（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。

〔従来の技術〕

ダイナミック型メモリセルを用いつつ、外部からはスタ
ティック型ＲＡＭと同様にアクセスすることができる擬
似スタティック型ＲＡＭが公知である。このような擬似
スタティック型ＲＡＭとしては、例えば■日立製作所昭
和６２年３月発行「日立ＩＣメモリデータブック」頁２
１５〜頁２３４がある。

〔発明が解決しようとする問題点〕

上記の擬似スタティック型ＲＡＭにおいては、セルフリ
フレッシュ動作のためのタイマー回路を必要とする。こ
のタイマー回路として、本願発明者等は先に第４図に示
すような回路を開発した。

このタイマー回路は、低消費電力化を図りつつ、所望の
比較的長い時間にされるセルフリフレソシェ周期を設定
するために数ＭΩのような大きな抵抗Ｒを用いる。すな
わち、この抵抗Ｒにより形成した微小電流ｌをＮチャン
ネルＭＯ３ＦＥＴＱ３とＱ４からなる電流ミラー回路に
よりキャパシタＣの放電電流を形成する。キャパシタＣ
の保持電位ＶＣが上記電流ｌにより徐々に放電し、ＭＯ
３ＦＥＴＱ７のしきい値電圧以下になると、ＭＯ３ＦＥ
ＴＱ７がオン状態からオフ状態に変化し、そのドレイン
出力をハイレベルに変化させる。この出力信号は、遅延
回路ＤＥＬＹ及びインバータ回路Ｎを通して反転遅延さ
れ、ＰチャンネルＭＯ３ＦＥＴＱ６をオン状態にする。

これにより、ＭＯＳＦＥＴＱ６とＱ５を通してキャパシ
タＣに充電電流が流れ、キャパシタＣの保持電圧ＶＣは
、はゾ電源電圧Ｖｃｃまで充電される。上記キャパシタ
Ｃの電位がＭＯＳＦＥＴＱ？のしきい値電圧以上になる
と、ＭＯＳ　Ｆ　ＥＴＱ　７がオン状態にってそのドレ
イン出力をロウレベルにし、その反転遅延信号によりＭ
ＯＳＦＥＴＱ６がオフ状態となって、キャパシタＣの電
流ｌによる放電動作が開始される。

この回路にあっては、抵抗Ｒは、その抵抗値を上記のよ
うな高抵抗にするために、比較的長く形成されたポリシ
リコン層から構成される。このため、ポリシリコン層が
形成される絶縁膜を介して基板との間に約数十ｐＦ程度
と比較的大きな寄生容量を持つものになってしまう、し
たがって、例えば電源バンブにより電電電圧Ｖｃｃが急
激に低下した場合でも、ＰチャンネルＭＯＳ　Ｆ　ＥＴ
Ｑ　１に接続される電源電圧側の電位ｖｐが上記寄生容
量によって電源バンブが生じる以前の電位を保持するも
のになってしまう、この結果、ＰチャンネルＭＯ３ＦＥ
ＴＱＩのゲート電位がソース電位より高くなり、あるい
はソース、ゲート間電圧がしきい値以下となり、Ｐチャ
ンネルＭＯ３ＦＥＴＱＩがオフ状態になってしまう、こ
のため、ＭＯ３ＦＥＴＱ７の負荷として作用するＭＯＳ
ＦＥＴＱ２もオフ状態になり、タイマーとしての動作が
損なわれてしまう。すなわち、抵抗Ｒと基板との間の寄
生容量の時定数により上記電位ｖｐが低下して、再びＰ
チャンネルＭＯＳ　Ｆ　ＥＴＱ　１がオン状態になるま
でタイマー回路が動作しなくなり、その間の周期が長く
なってダイナミック型メモリセルの記憶情報が失われて
しまう虞れが生じる。

この発明の目的は、電源や接地電位の変動の影響を大幅
に低減した高抵抗素子を備えた半導体集積回路装置を提
供することにある。

この発明の他の目的は、電源バンブの影響を受けないリ
フレッシュ用タイマー回路を備えた擬似スタティック型
ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電源電圧又は接地電位が与えられたウェルを
設け、その上に絶縁膜を介して高抵抗手段を形成する。

〔作　用〕

上記した手段によれば、電源電圧又は回路の接地電位の
変動が寄生容量を介して高抵抗の電位を変化させるよう
することができる。

〔実施例〕

第３図には、この発明が適用された擬似スタティック型
ＲＡＭの一実施例の要部回路図が示されている。同図の
各回路素子は、公知のＣＭＯＳ集積回路の製造技術によ
って、１個の例えば単結晶シリコンのような半導体基板
上において形成される。同図において、チャンネル部分
に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル部分　
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲー）ｍ１！！ｌ
縁膜を介して形成されたポリシリコンからなるようなゲ
ート電極から構成される。ＰチャンネルＭＯ３ＦＥＴは
、上記半導体基板表面に形成されたＮ型ウェル領域に形
成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第３図の電源端子Ｖｃｃに結合される。基板バイアス
電圧発生回路ＶＢＧは、半導体基板に供給すべき負のバ
ックバイアス電圧−ｖｂｂを発生する。これによって、
ＮチャンネルＭＯ８ＦＥＴの基板ゲートにバックバイア
ス電圧が加えられることになり、その結果として、Ｎチ
ャンネルＭＯ３ＦＥＴのソース、ドレインと基板間の寄
生容量値が減少させられるため回路の高速動作化が図ら
れるとともに、基板に発生するマイノリティ（少数）キ
ャリアが吸収され、情報記憶キャパシタに蓄積された情
報電荷が失われることが軽減されるためリフレッシュ周
期を長くすることができる。

集積回路のより具体的な構造は、大まめ１に説明すると
次のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体ｙ！Ｅ板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルＭＯ３ＦＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形ｔｃ　ＩＩ域）とされた表面部
分以外には、公知の選択酸化法によって形成された比較
的厚い厚さのフィールド絶縁膜が形成されている。キャ
パシタ形成領域は、特に制限されないが、キャパシタ形
成領域上には、比較的薄い厚さの絶縁膜（酸化膜）を介
して１層目ポリシリコン層が形成されている。１層目ポ
リシリコン層は、フィールド絶縁膜上まで延長されてい
る。１層目ポリシリコン層の表面には、それ自体の熱酸
化によって形成された薄い酸化膜が形成されている。キ
ャパシタ形成領域における半導体基板表面には、イオン
打ち込み法によるＮ型領域が形成されること、又は所定
の電圧が供給されることによってチャンネルが形成され
る。これによって、ＩＪＩ目ポリシリコン層、薄い絶縁
膜及びチャンネル領域からなるキャパシタが形成される
。フィールド酸化膜上のＩＮ目ポリシリコン層は、１種
の配線とみなされる。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２層目ポリシリコン層が形成さ
れている。この２Ｍ目ポリシリコン層は、フィールド絶
縁膜上及び１層目ポリシリコン層上に延長される。特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及びダミーワード線は、２層目ポリシリコン層か
ら構成される。

フィールド絶縁膜、ＩＮ目及び２層目ポリシリコン層に
よっζ覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２Ｎ目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合される。後で説明するメモリアレイにおけ
るデータ線は、特に制限されないが、この眉間絶縁膜上
に延長された導体層からｍ或される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーシッン膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている０例
示的に示された一対の平行に配置された相補データ線（
ビット線又はデイジット線）ＤＯ２Ｄｏに、アドレス選
択用ＭＯ３ＦＥＴＱｍと情報記憶用キャパシタＣｓとで
構成された複数のメモリセルのそれぞれの入出力ノード
が同図に示すように所定の規則性をもって配分されて結
合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯ３Ｆ
ＥＴＱ５のように、相補データｖＡＤＯ９ＤＯ間に設け
られたスイッチＭＯ３ＦＥＴにより構成される。ＭＯ３
ＦＥＴＱ５は、そのゲートにチップ非選択状態に発生さ
れるプリチャージ信号φｐｃが供給されることによって
、チップ非選択状態のとき又はメモリセルが選択状態に
される前にオン状態にされる。これにより、前の動作サ
イクルにおいて、後述するセンスアンプＳＡの増幅動作
による相補データ４ｉＤＯ，Ｄｏのハイレベルとロウレ
ベルを短絡して、相補データ線Ｄｏ、ＤＯを約Ｖｃｃ／
　２　（ＨＶ　Ｃ）のプリチャージ電圧とする。なお、
特に制限されないが、チップが比較的長い時間非選択状
態に置かれる場合、上記プリチャージレベルは、リーク
電流等によって低下する。

そこで、この実施例では、スイッチＭＯ３ＦＥＴＱ４５
及びＱ４５を設けて、ハーフプリチャージ電圧ＨＶＣを
供給するようにする。このハーフプリチャージ電圧ＨＶ
Ｃを形成する電圧発生回路は、その具体的回路は図示し
ないが、上記リーク電流等を補うよう比較的小さな電流
供給能力しか持たないようにされる。これによって、消
費電力が増大するのを抑えている。

ＲＡＭのチップ非選択状態等により上記プリチャージＭ
Ｏ３ＦＥＴＱ５等がオン状態にされる前に、上記センス
アンプＳＡは非動作状態にされる。

これにより、上記相補データ線ＤＯ，ＤＯはハイインピ
ータンス状態でハイレベルとロウレベルを保持するもの
となっている。また、ＲＡＭが動作状態にされると、セ
ンスアンプＳＡが動作状態にされる前に上記プリチャー
ジＭＯ５ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態に
される。これにより、相補データ＆ｉＤＯ，ＤＯは、ハ
イインピーダンス状態で上記ハーフプリチャージレベル
を保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ＆ｉＤＯ，ＤＯのハイレベルとロウレベルを単に短
絡して形成するものであるので、低消費電力化が図られ
る。また、センスアンプＳＡの増幅動作におてい、上記
プリチャージレベルを中心として相補データ＆１ｌＤＯ
，ＤＯがハイレベルとロウレベルのようにコモンモード
で変化するので、容量カンプリングにより発生するノイ
ズレベルを低減できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯ３ＦＥＴＱ？、Ｑ９と、
ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線ＤＯ。

ＤＯに結合されている。また、上記ラッチ回路には、特
に制限されないが、並列形態のＰチャンネルＭＯ５ＦＥ
ＴＱ１２．Ｑ１３を通して電源電圧Ｖｃｃが供給され、
並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　
１を通して回路の接地電圧Ｖｓ３が供給される。これら
のパワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１及び
ＭＯ３ＦＥＴＱＩ　２゜Ｑ１３は、同じメモリマット内
の他の同様な行に設けられたランチ回路（単位回路）に
対して共通に用いられる。言い換えるならば、同じメモ
リマット内のラッチ回路におけるＰチャンネルＭＯ３Ｆ
ＥＴとＮチャンネルＭＯ５ＦＥＴとはそれぞれそのソー
スＰＳ及びＮＳが共通接続される。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　＋　　φｐａｌが印加され、ＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、　　φｐａｌより遅れた、相補
タイミングパルスφｐａ２　＋　　φｐａ２が印加され
る。このようにすることによって、センスアンプＳＡの
動作は２段階に分けられる。タイミングパルスφｐａＬ
φｐａｌが発生されたとき、すなわち第１段階において
は、比較的小さいコンダクタンスを持つＭＯ３ＦＥＴＱ
ＩＯ及びＱｌｌによる電流制限作用によってメモリセル
からの一対のデータ線間に与えられた微小読み出し電圧
は、不所望なレベル変動を受けることなく増幅される。

上記センスアンプＳＡでの増幅動作によって相補データ
線電位の差が大きくされた後、タイミングパルスφｐａ
２＋φｐ　ａ　２が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持つＭ０３ＦＥ
ＴＱＩ　２．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱ１２、
Ｑｌ３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
くワード４１４本分〉が代表として示されている０図示
の構成に従うと、特に制限されないが、アドレス信号７
２〜ａｍは、直列形態にされたＮチャンネル型の駆動Ｍ
Ｏ３ＦＥＴＭＯ３ＦＥＴＱ３２〜Ｑ３４のゲートに供給
される。Ｐチャンネル型の負荷ＭＯ３ＦＥＴＱ３５のゲ
ートには、その動作時に一時的にロウレベルにされる１
シツツトバルスφが供給される。この１シヨツトパルス
φは、例えば、チップイネーブル信号ＣＢのロウレベル
によりロウアドレスバッファの動作タイ兆ング信号が形
成されてからワード線選択タイミング信号φＸが発生さ
せられる迄の間ロウレベルにされる。したがって、上記
１シジントバルスφは、これらのタイミング信号を受け
る論理回路により形成される。上記負荷ＭＯ３ＦＥＴＱ
３５と駆動ＭＯ３ＦＥＴＱ３２〜Ｑ３４によりナンド（
ＮＡＮＤ）ゲート回路が構成され、上記４本分のワード
線選択動作が形成される。上記ナントゲート回路の出力
は、一方において、ＣＭＯＳインバータＩＶＩで反転さ
れＮチャンネル型のカントＭＯ３ＦＥＴＱ２８〜Ｑ３１
を通して、スイッチ回路としてのＮチャンネル型伝送ゲ
ートＭＯＳ　Ｆ　ＥＴＱ２４〜Ｑ２７のゲートに伝えら
れる。上記ナントゲート回路は、それ自体ダイナ逅ンク
動作を行うものであるので、次のラッチ回路が付加され
る。

上記出力信号を送出するＣＭＯＳインバータ回路ＩＶＩ
の出力信号は、他方において上記負荷ＭＯＳＦＥＴＱ３
５と並列形態にされたＰチャンネル型の第２のｆ＋、荷
ＭＯ３ＦＥＴＱ３６のゲートに帰還される。これにより
、上記ナントゲート回路の出力信号がハイレベルにされ
たとき、ＣＭＯＳインバータ回路ＩＶＩの出力信号のロ
ウレベルによって一ヒ記第２の負荷ＭＯ３ＦＥＴＱ３６
がオン状態にされ、出力信号をハイレベルに維持させる
もとなる。また、上記ナントゲート回路の出力（８号が
ロウレベルなら、言い換えるならば、全てのアドレス信
号丁２〜丁ｍのハイレベルによって駆動ＭＯ３ＦＥＴＱ
３２〜Ｑ３４が全てオン状態なら、上記ＣＭＯＳインバ
ータ回路ＩＶＩの出力信号のハイレベルによって負荷Ｍ
Ｏ３ＦＥＴＱ３６はオフ状態にされる。これにより、上
記リーンドゲート回路にあっては１．１シＥ＋７トパル
スφがハイレベルにされた後において、上記オン状態に
された駆動ＭＯ３ＦＥ’ｌ’Ｑ３２〜Ｑ３４を通して直
流電流が消費されない。上記第２のロウデコーダＲ−Ｄ
ＣＲ２は、上記構成に代えて完全ＣＭ　ＯＳスタティッ
ク型のデコーダとするものであってもよい。

第１のロウデコーダＲ−Ｄ　ＣＲ１は、その具体的回路
を図示しないが、２ビツトの相補アドレス信号ａｏ、ａ
ｌで形成されたデコード信号によって選択される上記同
様な伝送ゲートＭＯ３ＦＥＴとカットＭＯＳ　Ｆ　ＥＴ
とからなるスイッチ回路を通してワード線選択タイミン
グ信号φＸから４通りのワード線選択タイミング信号φ
ｘ００ないしφｘｌｌを形成する。これらのワード線選
択タイミング信号φに００〜φｘｌｌは、上記伝送ゲー
ト上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線
に伝えられる。なお、特に制限されないが、ロウデコー
ダＲ−ＤＣＲ］は、ロウデコーダＲ−ＤＣＲ２と同じく
１シヨツトパルスφを受けてワード線選択動作を行うも
のであってもよく、また上記同様に完全ＣＭＯＳスタテ
ィック型のデコーダであってもよい。

特に制限されないが、タイごング信号φｘ００は、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘｏｌ　。

φｘｌｏ及びφｘｌｌは、それぞれアドレス信号ａＯ及
びａｌ、及びａＯ及びτｌ、及びτ０及び丁１がロウレ
ベルにされているときタイミング信号φＸに同期してハ
イレベルにされる。

これによって、アドレス信号ａｌ及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯＳＷｌ。

以下、第１ワード線群と称する）と、データ線りに結合
されたメモリセルに対応されたワード線群（Ｗ２、Ｗ３
、以下、第２ワード線群と称する）とを識別するための
一種のワード線群選択信号とみなされる。

上記のようにアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと情
報記憶用キャパシタＣ３とからなるダイナミック型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Ｃ３にフルライトを行うため、言い換えるならば、アド
レス選択相ＭＯ３ＦＥＴＱｍ等のしきい値電圧により情
報記憶用キャパシタＣ３への書込みハイレベルのレベル
損失が生じないようにするため、ワード線選択タイミン
グ信号φＸ゛によって起動されるワード線ブートストラ
ンプ回路ＢＳＴが設けられる。このワード線ブートスト
ラップ回路ＢＳＴは、ワード線選択タイミング信号φＸ
°とその遅延信号を用いて、ワード線選択タイミング信
号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベルと
する。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない、各ワード線と接地電位との間には、ＭＯ
３ＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）には、スイッチＭＯ３ＦＥＴ
Ｑ３８〜Ｑ４１が設けられる。これらのＭＯ３ＦＥＴＱ
３８〜Ｑ４１のゲートには、上記タイミング信号φｘｏ
Ｏ〜φｘｌｌ　と逆相のタイミング信号ＷＣＯＯ−１１
ｃＩＩが供給される。これによって、非選択のワード線
を回路の接地電位に固定できるため、ワード線相互の容
量結合によって非選択のワード線が、選択ワード線の立
ち上がりに応じて中間電位に持ち上がってしまうことが
防止できる。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯ３ＦＥＴＱ４２．Ｑ４３のように、相補
データ線Ｄｏ、Ｄｏと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯ８ＦＥＴＱ４２．Ｑ４
３のゲートには、後述するカラムデコーダＣ−ＤＣＲか
らの選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、後述するチップイ
ネーブル信号ＣＥがロウレベルにされることによって動
作状態にされ、その動作状態において外部端子から供給
されたアドレス信号ＡＯないしＡｍを取り込み、それを
保持することに内部相補アドレス信号ａＯ〜ａｍを形成
して上記ロウデコーダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に
伝える。

ここで、上記相補アドレス信号ａＯ〜ａｍは、外部端子
から供給されたアドレス信号ＡＯと同相の内部アドレス
信号と逆相の内部アドレス信号とを合わせて相補アドレ
ス信号ａＯのように表している（以下、同じ）、ロウデ
コーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上述のように上
記相補アドレス信号ａ□ｗａｍを解読して、ワード！Ｉ
Ｉ選択タイミング信号φＸに同期してワード線の選択動
作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、後述する
チンブイネーブル信号ＣＥがロウレベルにされることに
よって動作状態にされ、その動作状態において外部端子
から供給されたアドレス信号ＡＯないし、６１ｎを取り
込み、それを保持することに内部相補アドレス信号ａＯ
〜ａｎを形成して上記カラムアドレスデコーダＣ−ＤＣ
Ｈに伝える。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＢから供給される
上記のような相補アドレス信号ａＯ〜ａｎを解読してデ
ータ線選択タイミング信号φｙに同期して上記カラムス
イッチＣ−８Ｗに供給すべき選択信号を形成する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯ３ＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒ―によって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｄｏｕｔから送出する。なお、書込み動作なら
、上記タイミング信号φｒ−によってデータ出力バッフ
ァＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入力バッフ
ァＤＩＢの出力端子が結合される。書込み動作ならば、
データ入力バッファＤＩＢは、そのタイミング信号φｒ
ｗによって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、　　ＣＤに伝えることにより、選択され
たメモリセルへの書込みが行われる。なお、読み出し動
作なら、上記タイミング信号φｒｗによってデータ入力
バッファＤＩＢの出力はハイインピーダンス状態にされ
る。

上述した各種タイミング信号は、次の内部制御信号発生
回路ＴＧにより形成される。内部制御信号発生回路］゛
Ｇは、２つの外部制御信号ＧＥ（チップイネーブル信号
）、ＷＥ（ライトイネーブル信号）及び内部に設けられ
るアドレス信号変化検出回路ＡＴＤの出力信号に基づい
てメモリ動作に必要な各種タイミング信号を形成する。

上記アドレス信号変化検出回路ＡＴＤは、特に制限され
ないが、アドレス信号ａＯ〜ａｍ及びａＯ〜ａｎと、そ
の遅延信号とをそれぞれ受ける排他的論理和回路と、こ
れらの排他的論理和回路の出力信号を受ける論理和回路
とによって構成される。このアドレス信号変化検出回路
ＡＴＤは、上記アドレス信号ａＱＮａｎ及びａＯ〜ａｎ
のうち、いずれか１つでもそのレベルが変化すると、そ
の変化タイ電ングに同期したアドレス信号変化検出パル
スを形成する。これによって、ＲＡＭは、内部で形成し
たタイミング信号によって動作させられるので、ＩＣの
外部からはスタティック型ＲＡＭと同様（１！！似スタ
ティック型ＲＡＭ）にして動作させることができる。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ動作であり、後述するようにタイマー回路ＴＭ及びリ
フレッシュアドレスカウンタ等を含んでいる。この自動
リフレッシュ回路ＲＥＦＣは、特に制限されないが、タ
イマー回路ＴＭは、外部端子から供給されるリフレフシ
ュ制御信号ＲＥＦがｌメモリサイクル以上の比較的長い
時間ハイレベルにされると、これを検出してセフルリフ
レッシュ動作を開始させる。すなわち、セルフリフレッ
シュ動作は、上記信号ＲＥＦがロウレベルにされている
間、上記タイマー回路ＴＭによって設定される周期に従
ってアドレス歩進動作°により、連続的なリフレッシュ
動作が行われる。また、上記信号ＲＥＦが上記１サイク
ルのような短い時間だけロウレベルにされると、オート
リフレッシュ動作が実行される。すなわち、上記信号Ｒ
ＥＦがロウレベルにされる毎に、リフレッシュアドレス
の歩進動作が行われるものとなる。上記アドレスカウン
タ回路は、リフレッシュ用アドレス信号ａＯ°ないしａ
ｍ’を形成する。このリフレッシュ用アドレス信号ａＯ
゛ないしａｍ’　は、マルチプレクサａ能を持つロウア
ドレスデコーダＲ−ＡＤＢを介してロウアドレスデコー
ダＲ−ＤＣＲ１゜Ｒ−ＤＣＲ２に伝えられ、ロウ系の選
択動作によってリフレッシュ動作が行われる。

第２図には、上記リフレッシュ制御回路ＲＥＦＣに含ま
れるタイマー回路ＴＭの一実施例の回路図が示されてい
る。

この実施例のタイマー回路は、低消費電力化のために、
高抵抗Ｒを用いて動作電流を形成する。

すなわち、電源電圧Ｖｃｃと回路の接地電位Ｖｓｓとの
間にダイオード形態のＰチャンネルＭＯ３ＦＥＴＱＩと
高抵抗Ｒ及び上記同様にダイオード形態にＮチャンネル
ＭＯ３ＦＥＴＱ３を接続する。これにより、高抵抗Ｒに
微小な定電流ｉを流すようにすることができる。上記Ｎ
チャンネルＭＯ３ＦＥＴＱ３には、電流ミラー形態にさ
れたＮチャンネルＭＯ５ＦＥＴＱ４を設け、そのドレイ
ン電流（果う−出力電流）ｌによりキャパシタＣを放電
させるようにする。ここで、ＭＯ３ＦＥＴＱ３とＱ４の
サイズを等しく形威されているものとする。

上記キャパシタＣには、ダイオード形態のＰチャンネル
ＭＯＳＦＥＴＱ５及びＰチャンネル型のスイッチＭＯ３
ＦＥＴＱ６からなる充電経路を設ける。上記キャパシタ
Ｃの保持電圧ＶＣは、ＭＯ３ＦＥＴＱ７のゲートに供給
される。このＭＯ３ＦＥＴＱ７のドレインには、上記Ｐ
チャンネルＭＯ３Ｆ　ＥＴＱ　１と電流ξラー形態にさ
れたＰチャンネル型の負荷ＭＯ３ＦＥＴＱ２が設けられ
る。上記ＭＯ５ＦＥＴＱ７のドレイン出力は、遅延回路
ＤＥＬＹとインバータ回路Ｎを介して上記Ｐチャンネル
ＭＯ３ＦＥＴＱ６のゲートに供給される。

そして、特に制限されないが、インバータ回路Ｎｌの出
力端子ＯＵＴからタイマー出力が送出される。

この実施例回路では、ＭＯ３ＦＥＴＱ７がオフ状態にな
る短い時間を除き、高抵抗Ｒにより形威した微小定電流
１に比例した！流しか流れないから極めて低消費電力と
なる。そして、電源変動や接地電位の大幅な変動の影響
を受けないようにするため、第１図に示すような素子構
造とされる。

すなわち、ＭＯ３ＦＥＴＱ３等のゲート電極等Ｇと同一
工程において形威される第１７１ポリシリコン層５から
抵抗Ｒが形威される。ただし、抵抗Ｒを構成するポリシ
リコン層５は、大きなシート抵抗値を持つようにするた
め、ＭＯ３ＦＥＴＱ３等のゲート電極Ｇのように導電性
を高くするための不純物が導入されない、この抵抗Ｒは
、厚い膜厚とされたフィールド絶縁膜２の上に形威され
る。

そして、このフィールド絶縁膜２下の半導体基板表面に
は、特に制限されないが、抵抗Ｒをｔｌ或するポリシリ
コン層のはり中点で２つに分けられたＮ型ウェル領域３
が設けられる。上記抵抗ＲのＰチャンネルＭＯ５ＦＥＴ
ＱＩ側に接続される左半分側に対応したウェル領域には
、ＭＯ３ＦＥＴＱ３等のソースＳ、ドレインＤと同一工
程により形威されたＮ°型領領域６介して電源電圧Ｖｃ
ｃが供給される。上記抵抗ＲのＮチャンネルＭＯ３ＦＥ
ＴＱａ側に接続される右半分側に対応したウェル領域に
は、ＭＯ３ＦＥＴＱ３等のソースＳ、ドレインＤと同一
工程により形威されたＮ１型領域６を介して回路の接地
電位Ｖｓｓが供給される。

なお、４はＭＯＳ　Ｆ　ＥＴを構成するための薄いゲー
ト絶縁膜である。

第２図において、抵抗Ｒの上半分は電源電圧Ｖｃｃとの
間に寄生容量が構成され、抵抗Ｒの下半分は回路の接地
電位Ｖｓｓこの間に寄生容量が構成される。このため、
例えば、電源変動が生じて電源電圧Ｖｃｃが急激に低下
したとき、上記寄生容量により抵抗ＲのＰチャンネルＭ
Ｏ３ＦＥＴＱＩ側の電位ｖｐもそれに追従して急激に低
下する。それ故、ＰチャンネルＭＯ３ＦＥＴＱＩはオン
状態を維持する。この結果、タイマー回路は、電源バン
ブの影響を受けることなくタイマー動作を継続させるこ
とができる。

また、何等かの原因により、接地電位Ｖｓｓが急激に高
くなった場合でも、抵抗ＲのＮチャンネルＭＯ３ＦＥＴ
Ｑａ側の電位ＶＮもそれに追従して急激に上昇する。そ
れ故、ＮチャンネルＭＯ３ＦＥＴＱＩはオン状態を維持
する。この結果、タイマー回路は、接地電位の急激な変
動の受けることなくタイマー動作を継続させることがで
きる。

これにより、タイマー回路が電源電圧変動や接地電位の
変動の影響を受けることなく安定した動作を行うことが
できる０、シたがって、タイマー設定時間として、電源
変動等によるマージンを考慮することなく、リフレッシ
ュ周期に必要な長い時間を設定することができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１）電源電圧又は接地電位が与えられた導電層を設け
、その上に絶縁膜を介して高抵抗手段を形威することに
より、電源電圧又は回路の接地電位の変動を寄生容量を
介して高抵抗の直流的電位を変化させるようすることが
できる。これより、高抵抗を用いた回路の動作の安定化
を図ることができるという効果が得られる。

（２）上記高抵抗をリフレッシュ用タイマー回路として
用いることによって、リフレッシュ周期を安定化させる
ことができるという効果が得られる。

（３）上記（１）により、電源や接地電位の変動を考慮
することながないから、高抵抗の抵抗値をいっそう大き
く形成でき、これにより回路のいっそうの低消費電力化
を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、抵抗Ｒが形成されるフィールド絶縁膜２の下には、
１つのウェル領域を形成し、その変動が抵抗Ｒを用いる
回路に悪影響を及ぼす電源電圧又は接地電位を供給する
くものとしてもよい。また、第１図の実施例のように、
２つのウェル領域を形成して電源電圧Ｖｃｃと回路の接
地電位Ｖｓｓを供給する場合、両ウェル領域の配分を適
当に異ならせて構成するものであってもよい、高抵抗Ｒ
は、ポリシリコン層の地回様な高いシート抵抗値を持つ
ものであればよい。

高抵抗Ｒは、前記のようなタイマー回路の他、半思体集
積回路装置に形成される高抵抗素子として広く利用でき
るものである。

この発明が適用されたタイマー回路が用いられる前記の
ような擬似スタティック型ＲＡＭやダイナミック型ＲＡ
Ｍのメモリセルの読み出し動作に必要とされる基準電圧
は、ダミーセルを用いて形成するものであってもよい、
また、上記ダイナミック型ＲＡ　Ｍを構成する他の周辺
回路の具体的回路構成は、種々の実施形態を採ることが
できるものである。例えば、メモリアレイないしメモリ
マントの数は、その記憶容量や動作速度に応じて種々の
実施形態を採ることができるものである。

この発明は、上記のような擬似スタティック型ＲＡＭや
ダイナミック型ＲＡＭ等のように高抵抗を必要とする各
種各種半導体集積回路装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、電源電圧又は接地電位が与えられたウェル
を設け、その上に絶縁膜を介して高抵抗手段を形成する
ことにより、電源電圧又は回路の接地電位の変動を寄生
容量を介して高抵抗の直流的電位を変化させるようする
ことができる。これより、高抵抗を用いた回路の動作の
安定化を図ることができる。

【図面の簡単な説明】

第１図は、この発明に係る高抵抗の一実施例を示す概略
素子構造断面図、 第２図は、上記高抵抗を用いたタイマー回路の一実施例
を示す回路図、 第３図は、この発明が適用された擬似スタティンク型Ｒ
ＡＭの一実施例を示す回路図、第４図は、この発明に先
立って考えられたタイマー回路の一例を説明するための
回路図、Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチ
ャージ回路、ＳＡ・・センスアンプ、ＬＪＳＡ・・単位
回路、Ｃ−５Ｗ・・カラムスイッチ、Ｒ−ＡＤＢ・・ロ
ウアドレスバッファ、Ｃ−ＡＤＢ・・カラムアドレスバ
ッファ、Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２・・ロウデコーダ
、ＵＤＣＲ２・・単位回路、Ｃ−ＤＣＲ・・カラムデコ
ーダ、ＭＡ・・メインアンプ、ＤＯＢ・・データ出力バ
ンコア、ＤＩＢ・・データ入カバソファ、ＶＢＧ・・基
板バイアス発生回路、ＴＧ・・内部制Ｓ信号発生回路、
ＡＴＤ・・アドレス信号変化検出回路、自動リフレッシ
ュ制御回路ＲＥＦＣ，ＴＭ・・タイマー回路、ＤＥＬＹ
・・遅延回路、ＩＶＩ、Ｎ・・インバータ回路、Ｃ・・
キャパシタ ト・半導体基板、２・・フィールド絶縁膜、３・・ウェ
ル領域、４・・ゲート絶縁膜、５・・ポリシリコン層（
高抵抗、ゲート電極）、６・・Ｎ１ 半導体領域 （ソース。 ドレイン） 第 図 第 図 ５ａ ｖｓｓ　　ｖｓｓ　ｖｓｓ

Claims (1)

1. 【特許請求の範囲】 １、導電層上に絶縁膜を介して形成された高抵抗手段を
   含むことを特徴とする半導体集積回路装置。 ２、上記高抵抗手段が形成される絶縁膜下の導電層は、
   高抵抗手段のほゞ中点を境にして両側に対応してそれぞ
   れ設けられ、電源電圧側の電位が与えられる高抵抗手段
   の一端側に対応した導電層には電源電圧が供給され、接
   地電位側の電位が与えられる高抵抗手段の他端側に対応
   した導電層には接地電位が与えられるものであることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ３、上記高抵抗手段は、タイマー回路に用いられるもの
   であることを特徴とする特許請求の範囲第２項記載の半
   導体集積回路装置。