JPS61294692A

JPS61294692A - 半導体集積回路装置

Info

Publication number: JPS61294692A
Application number: JP60134013A
Authority: JP
Inventors: Katsuyuki Sato; 克之佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-21
Filing date: 1985-06-21
Publication date: 1986-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、半導体メモリのようにデコーダ回路を具備するもの
に利用して有効な技術に関するものである。

〔背景技術〕

ＲＡＭ　（ランダム・アクセス・メモリ）やＲＯＭ（リ
ード・オンリー・メモリ）のような半導体記憶装置にお
いては、１つのメモリセルを選択するため選択信号を形
成するアドレスデコーダが設けられる。これらのアドレ
スデコーダは、例えばｎビットのアドレス信号を受けて
、２１の中から１つの選択信号を形成する。このような
アドレスデコーダは、例えば、ノア（ＮＯＲ）ゲート回
路やナンド（ＮＡＮＤ）ゲート回路により構成すること
ができる。これらのゲート回路を駆動ＭＯＳＦＥＴと負
荷手段により構成した場合には、ｎ＋１個と比較的少な
い数のＭＯＳ　Ｆ　ＥＴにより構成できる反面、その消
費電流が大きくなってしまうという欠点がある。一方、
上記ゲート回路をＰチ、ヤンネルＭＯＳ　Ｆ　ＥＴとＮ
チャンネルＭＯＳＦＥＴからなる０Ｍ０３回路により構
成した場合にはその動作時しか電流を流さないから低消
費電力である反面、２ｎ個もの多数のＭＯＳＦＥＴが必
要になるという欠点がある。

なお、ダイナミック型ＲＡＭにおけるアドレスデコーダ
に関しは、例えば特開昭５３−４１９４６号公報参照。

〔発曙の目的〕

この発明の目的は、回路の簡素化と低消費電力化を実現
したデコーダ回路を含む半導体集積回路装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
その動作タイミングで発生する１ショットパルス信号に
より駆動される第１の負荷ＭＯＳＦＥＴと駆動ＭＯＳ　
Ｆ　ＥＴとにより構成された論理ゲート回路に、その出
力信号を受けて上記第１の負荷ＭＯＳＦＥＴと並列形態
にされた第２の負荷ＭＯＳＦＥＴのゲートに正帰還信号
を供給して上記論理ゲート回路とともにラッチ回路を構
成する出力回路とを設けてスタティックモードの出力を
得るようにするものである。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯ５集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。同図において、ソース・ドレイン間に直線
が付加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基板ケートを構成する。Ｐ
チャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。基板
バイアス電圧発生回路ＶＢＧは、半導体基板に供給すべ
き負のバックバイアス電圧−ｖｂｂを発生する。これに
よって、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバッ
クバイアス電圧が加えられることになり、その結果とし
て、ＮチャンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン
と基板間の寄生容量値が減少させられるため回路の高速
動作化が図られるとともに、基板に発生するマイノリテ
ィ（少数）キャリアが吸収され、情報記憶キャパシタに
蓄積された情報電荷が失われることが軽減されるためリ
フレッシュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。キャパシタ形成領
域は、侍に制限されないが、キャパシタ形成領域上には
、比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポ
リシリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、イオン打ち込み法に
よるＮ型領域が形成されること、又は所定の電圧が供給
されることによってチャンネルが形成される。これによ
って、１層目ポリシリコン層、薄い絶縁膜及びチャンネ
ル領域からなるキャパシタが形成される。フィールド酸
化膜上の１層目ポリシリコン層は、１′Ｍの配線とみな
される。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーシッン厘臭によって覆わ
れている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点く折り返しピッ）ｕＡ）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
ジット線＞Ｄ、Ｄに、アドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｍと情報記憶用キャパシタＣｓとで構成され
た複数のメモリセルのそれぞれの入出力ノードが同図に
示すように所定の規則性をもって配分されて結合されて
いる。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　　Ｄ間に設けら
れたスイッチＭＯＳＦＥＴにより構成される。このＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５は、そのゲートにチップ非選
択状態に発生されるプリチャージ信号φｐｃが供給され
ることによって、チップ非選択状態のときにオン状態に
される。これにより、前の動作サイクルにおいて、後述
するセンスアンプＳＡの増幅動作による相補データ線り
、Ｄのハイレベルとロウレベルを短絡して、相補データ
線り。

Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお、Ｒ
ＡＭがチップ非選択状態にされ、上記プリチャージＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５等がオン状態にされる前に、
上記センスアンプＳＡは非動作状態にされる。これによ
り、上記相補データ線り、Ｄはハイインピーダンス状態
でハイレベルとロウレベルを保持するものとなっている
。また、ＲＡＭが動作状態にされると、センスアンプＳ
Ａが動作状態にされる前に上記プリチャージＭＯＳＦＥ
ＴＱ５等はオフ状態にされる。これにより、相補データ
線り、　　Ｄは、ハイインピーダンス状態で上記ハーフ
プリチャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳＦＥＴＱ７．Ｑ９と、
ＮチャンネルＭ６ＳＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線り。

五に結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ１２．Ｑｌ３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯＳＦＥＴＱＩＯ，Ｑｌｌを通
して回路の接地電圧Ｖｓｓが供給される。これらのパワ
ースイッチＭＯＳＦＥＴＱＩＯ，Ｑｌｌ及びＭＯＳＦＥ
ＴＱ１２．Ｑｌ３は、同じメモリマット内の他の同様な
行に設けられたラッチ回路（単位回路）に対して共通に
用いられる。言い換えるならば、同じメモリマット内の
ラッチ回路におけるＰチャンネルＭＯ８ＦＥＴとＮチャ
ンネルＭＯＳＦＥＴとはそれぞれそのソースＰＳ及びＳ
Ｎが共通接続される。

上記ＭＯ３ＦＢＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　ｌ　　φｐａｌが印加され、
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　ｌ　　φｐａｌ’より遅れた
、相補タイミングパルスφｐａ２　＊　　φｐａ２が印
加される。このようにすることによりて、センスアンプ
ＳＡの動作は２段階に分けられる。タイミングパルスφ
ｐａ１．７ｐａｌが発生されたとき、すなわち第１段階
においては、比較的小さいコンダクタンスを持つＭＯＳ
ＦＥＴＱＩ　Ｏ及びＱｌ２による電流制限作用によって
メモリセルからの一対のデータ線間に与えられた微小読
み出し電圧は、不所望なレベル変動を受けることなく増
幅される。上記センスアンプＳＡでの増幅動作によって
相補データ線電位の差が大きくされた後、タイミングパ
ルスφｐａ２＊　１’　Ｐａ２が発生されると、すなわ
ち第２段階に入ると、比較的大きなコンダクタンスを持
つＭＯＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる
。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＢＴＱ１１、
Ｑｌ３がオン状態にされることによって速（される、こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＯＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
くワード線４本分）が代表として示されている０図示の
構成に従うと、アドレス信号丁２〜ａｍは、直列形態に
されたＮチャンネル型の駆動ＭＯＳＦＥＴＭＯＳＦＥＴ
Ｑ３２〜Ｑ３４のゲートに供給される。Ｐチャンネル型
の負荷ＭＯＳＦＥＴＱ３５のゲートには、その動作時に
一時的にロウレベルにされる１シヨツトパルスφが供給
される。この１シヨツトパルスφは、例えば、ロウアド
レスストローブ信号ＲＡＳＯロウレベルによリロウアド
レスバッファの動作タイミング信号が形成されてからワ
ード線選択タイミング信号φＸが発生させられる迄の間
ロウレベルにされる。したがって、上記１シヨツトパル
スφは、これらのタイミング信号を受ける論理回路によ
り形成される。上記負荷ＭＯＳＦＥＴＱ３５と駆動ＭＯ
ＳＦＥＴＱ３２〜Ｑ３４によりナンド（ＮＡＮＤ）ゲー
ト回路が構成され、上記４本分のワード線選択信号が形
成される。上記ナントゲート回路の出力は、一方におい
て、ＣＭ・ＯＳインバータＩＶＩで反転されＮチャンネ
ル型のカットＭＯＳ　Ｆ　ＥＴＱ２８〜Ｑ３１を通して
、スイッチ回路としてのＮチャンネル型伝送ゲートＭＯ
ＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。上記ナ
ントゲート回路は、それ自体ダイナミック動作を行うも
のであるので、次のランチ回路が付加される。上記出力
信号を送出するＣＭＯＳインバータ回路ＩＶＩの出力信
号は、他方において上記負荷ＭＯ３Ｆ’ＥＴＱ３５と並
列形態にされたＰチャンネル型の第２の負荷ＭＯＳＦＥ
ＴＱ３６のゲートに帰還される。

これにより、上記ナントゲート回路の出力信号がハイレ
ベルにされたとき、ＣＭＯＳインバータ回路ＩＶＩの出
力信号のロウレベルによって上記第２の負荷ＭＯＳＦＥ
ＴＱ３６がオン状態にされ、出力信号をハイレベルに維
持させるもとなる。また、上記ナントゲート回路の出力
信号がロウレベルなら、言い換えるならば、全てのアド
レス信号丁２〜丁ｍのハイレベルによって駆動ＭＯＳＦ
ＥＴＱ３２〜Ｑ３４が全てオン状態なら、上記ＣＭＯＳ
インバータ回路ＩＶＩの出力信号のハイレベルによって
負荷ＭＯＳＦＥＴＱ３６はオフ状態にされる。これによ
り、上記ナントゲート回路にあっては、１シヨツトパル
スφがハイレベルにされた後において、上記オン状態に
された駆動ＭＯＳＦＥＴＱ３２〜Ｑ３４を通して直流電
流が消費されない。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＯ，ａＯ
及びａｌ、ａｌで形成されたデコード信号によって選択
される上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯ
３Ｆ白Ｔとからなるスイッチ回路を通してワード線選択
タイミング信号φＸから４通りのワード線選択タイミン
グ信号φｘ００ないしφｘｌｌを形成する。これらのワ
ード線選択タイミング信号φｘｏＯ〜φｘｌｌは、上記
伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各
ワード線に伝えられる。なお、特に制限されないが、ロ
ウデコーダＲ−ＤＣＲＩは、ロウデコーダＲ−ＤＣＲ２
と同じく１シヨツトパルスφを受けてワード線選択動作
を行うものであってもよく、また完全ＣＭＯＳスタティ
ック型のデコーダであってもよい。

特に制限されないが、タイミング信号φｘＯＯは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１　”−φＸＩＯ及びφｘ
ｌｌは、それぞれアドレス信号ａＯ及びａｌ、及びａＯ
及び丁］、及びＴＯ及びｉｌがロウレベルにされている
ときタイミング信号φＸに同期してハイレベルにされる
。

これによりて、アドレス信号ａ１及びＴ１は、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＮチャンネル
ＭＯＳＦＥＴＱＩ〜Ｑ４が設けられており、リセットパ
ルスφｐ−を受けてこれらのＭＯＳＦＥＴＱＩ〜Ｑ４が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。

カラムスインチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯＳＦＥＴＱ４２．Ｑ４３のように、相補
データ線り、Ｄと共通相補データ線ＣＤ、ＣＤを選択的
に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４３の
ゲートには、後述するカラムデコーダ６−ＤＣＲからの
選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ〜Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号ま０〜ａｍを形成して上記ロウアドレスデコーダＲ
−ＤＣＲＩ及びＲ−ＤＣＲ２に伝える。ここで、上記外
部端子から供給されたアドレス信号ＡＯと同相の内部ア
ドレス信号ａ’０と逆相の内部アドレス信号ａＯとを合
わせて相補アドレス信号上０のように表している（以下
、同じ）。ロウアドレスデコーダＲ−ＤＣＲ１とＲ−Ｄ
ＣＲ２は、上述のように上記相補アドレス信号上０−　
ａ　ｍを解読して、ワード線選択タイミング信号φＸに
同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ−Ａ　ｎを取り込み、それを保持するととに内
部相補アドレス信号ｌＯ〜ａｎを形成してカラムアドレ
スデコーダＣ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＨから供給される
内部アドレス信号ａＯ〜ａｎと逆相のアドレス信号７０
〜ａｎからなる相補アドレス信号１０〜！ｎを解読して
データ線選択タイミング信号φｙに同期して上記カラム
スイッチＣ−５Ｗに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出カバ７
フアＤＯＢはそのタイミング信号φｒｔ’ｔによって動
作状態にされ、上記メインアンプＭＡの出力信号を増幅
して外部端子Ｉ１０から送出する。なお、書込み動作な
ら、上記タイミング信号φｒ−によってデータ出力バッ
ファＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ人・カバソ
ファＤＩＲの出力端子が結合される。書込み動作ならば
、データ人カバソファＤＩＢは、そのタイミング信号φ
ｒｗによって動作状態にされ、外部端子Ｄ１ｎから供給
された書込み信号に従った相補書込み信号を上記共通相
補データ線ＣＤ、τＤに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φｒ−によってデータ入カバ
ソファＤＩＢの出力はハイインピーダンス状態にされる
。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣ３とからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行うため、言い換えるなら
ば、アドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値
電圧により情報記憶用キャパシタＣｓへの書込みハイレ
ベルのレベル損失が生じないようにするため、ワード線
選択タイミング信号φＸによって起動されるワード線ブ
ートストラップ回路（図示せず）が設けられる。このワ
ード線ブートストラップ回路は、ワード線選択タイミン
グ信号φＸとその遅延信号を用いて、ワード線選択タイ
ミング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高
レベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＯは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レフシェモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたリフレッシュアドレス信号ａＯ′〜ａ
ｍ’　を送出させる。このリフレッシュアドレス信号ａ
Ｏ′〜ａｍ’　は、マルチプレクサ機能を持つ上記ロウ
アドレスバッファＲ−ＡＤＢを介してロウアドレスデコ
ーダ回路Ｒ−ＤＣＲＩ及びＲ−ＤＣＲ２に伝えられる。

このため、リフレッシュ制御回路ＲＥＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＢの
切り換えを行う制御信号を発生させる（図示ゼす）、こ
れによって、リフレンジエアドレス信号ａＱＩ〜ａｎｘ
″に対応された一本のワード線選択によるリフレッシェ
動作が実行される（ＣＡＳビフォワーＲＡＳリフレッシ
ェ）。

第２図には、カラムアドレスデコーダＣ−０ＣＲの４４
の一実施例の回路図が示されている。

この実施例回路は、上記第１図に示したようなＰチャン
ネル負荷ＭＯＳＦＥＴＱ６３と、Ｎチャンネル駆動ＭＯ
ＳＦＥＴＱ６０〜Ｑ６２とによりナントゲート回路が構
成される。ただし、前記第１図に示したようなアドレス
デコーダ回路にあっては、アドレスストローブ信号がロ
ウレベルにされたタイミングでしかその動作が行われな
い、この実施例では、カラムアドレスストローブ信号Ｃ
ｒｇをロウレベルに維持した状態で外部端子から供給さ
れるアドレス信号ＡＯ”Ａｎを変化させてカラムアドレ
スの切り換えによる連続読み出しくスタティックカラム
モード）を可能にするため、カラムアドレスデコーダＣ
−０ＣＲを起動させる１シツツトパルスφは、第３図に
示したタイミング図のようにアドレス信号ａＯ〜ａｎの
うちいずれか１つでもアドレス信号が変化すると、その
変化タイミングを検出するアドレス信号変化検出回路Ａ
ＴＤにより形成される。これにより、上記１シツツトパ
ルスφは、上記スタティックカラムモードによる連続ア
クセス動作の毎に形成されるから、それに応答してアド
レスデコード出力を形成するものとなる。また、スタテ
ィックカラムモードでない場合には、パルスφはカラム
アドレスストローブ信号ＣＡＳのロウレベルにより発生
される１シツツトバルスであってもよい。

なお、上記ナントゲート回路の出力信号は、ＣＭＯＳイ
ンバータ回路ＩＶ２を介して前記第１Ｆ！！Ｊのロウア
ドレスデコーダと同様に、カラム系の２ピントのアドレ
ス信号土０とｉｌに従って形成されたデータ線選択タイ
ミング信号φｙｏＯをカラムスイッチ回路Ｃ−５Ｗに伝
える伝送ゲートＭＯＳＦＥＴＱＳ　５のゲートに伝えら
れる。上記ＣＭＯＳインバータ回路ＩＶ２の出力信号は
、上記負荷ＭＯＳＦＥＴＱ６３と並列形態にされた負荷
ＭＯＳＦＥＴＱ６４のゲートに帰還される。これにより
、前記同様にスタティックモードの出方信号が形成され
る。また、上記ＭＯＳＦＥＴＱ６５の出力ノードと回路
の接地電位点との間には、カラム系のタイミング信号Ｃ
ＡＳＩを受けるリセットＭＯＳＦＥＴＱ６６が設けられ
る。

〔効　果〕

（１）負荷ＭＯＳＦＥＴとして２つのＭＯＳＦＥＴを用
い、その１つを動作タイミングで一時的に動作させて出
力信号を形成するとともに、他の負荷ＭＯＳＦＥＴのゲ
ートに上記出力信号を正帰還させてラッチ回路を構成す
ることにより、スタティックモードの出力信号を得るこ
とができる。これにより、素子数の低減と一時的にしか
直流電流が流れないことによる低消費電力化を図ること
ができるという効果が得られる。

（２）上記負荷ＭＯＳＦＥＴと駆動ＭＯＳＦＥＴとを０
ＭＯ５構成とすることにより、出力回路が１つのインバ
ータ回路で構成できる。これにより、いっそうの回路の
簡素化を図ることができるという効果が得られる。

（３）上記（１）及び（２）により、多数の論理ゲート
回路からなるアドレスデコーダを具備する半導体メモリ
における高集積度と、デコーダを構成するＭＯＳＦＥＴ
を少なくできることによるアドレスバッファ出力の高速
化と、低消費電力化を図るとこができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記１シヨツ
トパルスφは、ロウアドレスストローブ信号ＲＡＳのロ
ウレベルで発生されるパルス、又はロウアドレス信号の
変化を検出することによって発生されるパルスであって
よい。負荷ＭＯＳ　Ｆ　ＥＴは、駆動ＭＯＳ　Ｆ　ＥＴ
と同じ導電型のＭＯＳＦＥＴにより構成するものであっ
てもよい、この場合には、出力回路によりその論理ゲー
ト回路の出力信号と同相の出力信号を形成して、１つの
負荷ＭＯＳＦＥＴのゲートに帰還させればよい、また、
論理ゲート回路は、駆動ＭＯＳ　Ｆ　ＥＴを並列形態に
してノアゲート構成とするものであってもよい。

また、ダイナミック型ＲＡＭのメモリセルの読み出し動
作に必要とされる基準電圧は、ダミーセルを用いて形成
するものであってもよい、また、上記ダイナミ７り型Ｒ
ＡＭを構成する他の周辺回路の具体的回路構成は、種々
の実施形態を採ることができるものである０例えば、ア
ドレス信号は、それぞれ独立した外部端子から供給する
ものであってもよい。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに限らず、スタティ
ック型ＲＡＭ、ＲＯＭを含め、一定の動作タイミング信
号によりその動作を行う論理ゲート回路を具備する各種
半導体集積回路装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、第２図は、そのカラムアドレスデコーダの他の一実施例
を示す回路図、第３図は、その動作タイミングを説明するためのタイミ
ング図である。

Claims

【特許請求の範囲】１、その動作タイミングで発生する１ショトパルス信号
により駆動される第１の負荷ＭＯＳＦＥＴと駆動ＭＯＳ
ＦＥＴとにより構成された論理ゲート回路と、上記論理
ゲート回路の出力信号を受け上記第１の負荷ＭＯＳＦＥ
Ｔと並列形態にされた第２の負荷ＭＯＳＦＥＴのゲート
に正帰還信号を供給して上記論理ゲート回路とともにラ
ッチ回路を構成する出力回路とを含む論理ゲート回路を
具備することを特徴とする半導体集積回路装置。２、上記半導体集積回路装置は、半導体メモリを構成し
、上記負荷ＭＯＳＦＥＴは、ＰチャンネルＭＯＳＦＥＴ
により構成され、上記駆動ＭＯＳＦＥＴはＮチャンネル
ＭＯＳＦＥＴであり、駆動ＭＯＳＦＥＴのゲートには、
アドレスバッファを通した内部アドレス信号が供給され
、その出力からアドレスデコード信号を形成されるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。