JPS62154294A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するものであり
、たとえば同時動作される複数のセンスアンプを有する
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）などに利用して有効な技術に関するものである。

〔ｌ！−？景技ｉＦｊ　） ダイノー−ツク型！＜　Ａ　Ｍにおいては、その低消費
電力化や動作高速化等のために、センスアンプやア］・
レスバッファ等のメモリ周辺回路をＰチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　ＴとＮチャンネルＭＯＳＦＥＴとの組合せ
で構成されたＣＭＯＳ　（相補型Ｍ　ＯＳ　）を用いる
ことが公知である（たとえば、ロ経マグロヒルン上１９
８５年２月１１日発行１Ｅ］＞予エレク；Ｌ１ニクス」
２４３頁〜２６３頁参照）。

このＣＭＯＳで構成されたセンスアンプは一つのＸ軸ア
ドレス（ロウアドレス）の指定に対し、相当数のセンス
アンプを所定のタイミングで同時にり３作状態にさせる
ため、複数のセンスアンプに共通に動作型１ｊｆＸ電圧
ＶＣｃおにび接地電位ＶＳＳとをそれぞれ供給する２つ
の電圧供給回路が設けられる。また、これらの電圧供給
口路は、同じり・Ｂング信号を受けて動作するので、半
導体チップ上の片側に近接して設けられている。

給用バッドと、接地電位を供給する接地電位供給用パッ
ドとは、半導体千ノブの別々の両側に離れて配置されて
おり、各電圧供給用パッドから対応する各電圧供給回路
−１の配線は比較的長い距離を引回しされることになる
。ＲＡＭの人容…化が進み、同時動作するセンスアンプ
数が多くなるに従い、各電圧供給回路の供給電流が増大
して、これら引き回された′！Ｉｉ源配線の抵抗成分に
よる実質的なり１作電圧の変動や、他の回路に対するｊ
１音等が発生する。これにより、センスアンプを含むＲ
ＡＭの動作マージンが悪化する原因となる。

〔発明の目的〕

この発明の目的は、簡単な構成により動作マージンを改
良した大容量化に通するダイナＣ７り型ＲＡＭ−ｔ−提
供することにある。

この発明の前記ならびにそのイーの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
センスアンプ回路群を駆動する電圧供給回路をそれぞれ
の電源電圧が供給されるパッドに近接してレイアウトし
、電源配線の引回しによる電源電圧変動や雑音を防止す
ることにより、メモリ装置の動作を安定化するものであ
る。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡ　Ｍに適用
した場合の一実施例の回路図が示され°Ｃいる。同図の
各回路素子は、公知のｃ　ｒｖ　ｏ　ｓ　ｓ積回路の製
造技術によって、特に制限されないが、１個の単結晶シ
リコンのような半導体基板上において形成される。同図
において、ソース・ドレイン間に直線が付加されたＭ　
ＯＳ　Ｆ　Ｅ　ＴはＰチャンネル型であって、上ｆ２ｉ
ｉ￥線の付加されないＮチャンネルＭＯＳＦＥＴと区別
される。

特に制限されないが、集積回路は単結晶Ｐ型シリコンか
らなる半導体基板に形成される。ＮチャンネルＭＯＳＦ
ＥＴは、かかる半導体基板表面に形成されたソース領域
、ドレイン領域およびソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔは、上記
半導Ｍ板に形成されたＮ型ウェル領域に形成されるトメ
モリアレイＭ−ＡＲＹは、特に制限されないが、２交点
（折り返しビット株）方式とされる。

第１図には、その一対の行が代表として示されている。

一対の平行に配置された相補データ線（ビ・ノド線また
はディジット線）Ｄ、Ｄに、Ｎチャンネル型のアドレス
選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣ５と
で構成された複数のメモリセルのそれぞれの入出カッ−
Ｆが同図に示すように所定の規則性をもって配分されて
結合されている。

プリチャージ回路ＰＣは、代表としで示されたＮチャン
ネルＭＯＳＦＥＴＱ５のように、相補データ線り、Ｄ間
に設けられたスイノナＭＯＳＦＥＴにより構成される。

このＭ　ＯＳ　ＦＥ　Ｔ　Ｑ　５　ハ、そのゲートにチ
ップ非選択時に発生されるプリチャージ信号φｐｃが供
給されることによって、チノプ非選択状態のときにオン
状態にされろ、これにより、前の動作サイクルにおいて
、後述するセンスアンプＳＡの増幅動作による相補デー
タ線り。

Ｄのハイレベルとロウレベルを短絡して、相補データ線
り、Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお
、ＲＡＭがチップ非選択状態にされ、上記プリチャージ
ＭＯＳＦＥＴＱ５等がオン状態にされる前に、上記セン
スアンプＳＡは非動作状態にされる。これにより、上記
相補データ線り。

Ｄはハイインピーダンス状態でハイレベルとロウレベル
を保持するものとなっている。また、ＲＡＭが動作状態
にされると、センスアンプＳＡが動作状態にされる前に
上記プリチャージＭＯＳＦＥＴＱ５等はオフ状態にされ
る。これにより、相補データ線り、′７５は、ハイイン
ピーダンス状態で上記ハーフプリチャージレベルを保持
するものである。

このようなハーフプリチャージ方式にあっては、ネ目？
直データＩｎｎ、ｐのハイレベルとロウレベルを単に短
絡して形成するものであるので、低消ｇＸ電力化が図ら
れる。また、センスアンプＳＡの増幅動作において、上
記プリチャージレベルを中心として相補データｉｌＤ、
Ｔがハイレベルとロウレベルのようにコモンモードで変
化するので、容量カップリングにより発生するノイズレ
ベルを低減できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳＦＥＴＱ７．Ｑ９と、
ＮチャンネルＭＯ９ＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ１２．Ｑ１３により構成される電源電圧供給回路ｖｓ
ｐを通して１１源電圧ＶＣＣが供給され、並列形態のＮ
チャンネルＭＯＳＦＥＴＱＩＯ，Ｑｌｌにより構成され
る接地電圧供給回路ＶＳＮを通して回路の接地電圧Ｖｓ
ｓが供給される。

これらのパワースイッチＭＯＳＦＥＴにより構成される
電源電圧供給回路■ＳＰおよび接地電圧供給回路ＶＳＮ
は、同じメモリマット内の他の列に対応して同様に設け
られたランチ回路（単位回路）に対し、て共通に用いら
れる。言い換えるならば、同じメモリマント内のラッチ
回路におけるＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳ　Ｆ　ＥＴとはそれぞれそのソースＰＳおよびＮ
Ｓが共通接続される。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、　　＄ｐａｌが印加され、
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　、　　＄ｐ訂より遅れた、相
補タイミングパルスφｐａ２　、　　Ｓｐａ丁が印加さ
れる。このようにすることによって、センスアンプＳＡ
の動作は２段階に分けられる。タイミングパルスφｐａ
ｌ、　＄　ｐａｌが発生されたとき、すなわち第１段階
においては、比較的小さいコンダクタンスを持つＭＯＳ
ＦＥＴＱＩ　ＯおよびＱ１２による電流制限作用によっ
てメモリセルからの一対のデータ線間に与えられた微小
読み出し電圧は、不所望なレベル変動を受けることなく
増幅される。上記センスアンプＳＡでの増幅動作によっ
て相補データ線電位の差が大きくされた後、タイミング
パルスφｐａ２ｒｄが発生され、すなわち第２段階に入
ると、比較的大きなコンダクタンスを持つＭＯＳＦＥＴ
ＱＩ　１．Ｑｌ　３がオン状態にされる。センスアンプ
ＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、Ｑ１３がオン
状態にされることによって速くされる。このように２段
階に分けて、センスアンプＳＡの増幅動作を行わせるこ
とによって、相補データ線の不所望なレベル変化を防止
しつつ、データの高速読み出しを行うことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている０図に示
すように、アドレス信号「丁〜ａｍを受けるＮチャンネ
ルＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭＯＳ
ＦＥＴＱ３５〜Ｑ３７とにより構成された０Ｍ０５回路
によるＮＡＮＤ（ナンド）回路で上記４本分のワード線
選択信号が形成される。このＮＡＮＤ回路の出力は、Ｃ
ＭＯＳインバータＩＶＩで反転され、Ｎチャンネル型の
カットＭＯＳＦＥＴＱ２８〜Ｑ３１を通して、スイッチ
回路として働くＮチャンネル型の伝送ゲートＭＯＳＦＥ
ＴＱ２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＯ，ａＯ
およびａｌ、丁Ｔで形成されたデコード信号によってワ
ード線選択タイミング信号φＸから４通りのワード線選
択タイミング信号φｘ００〜φｘｌｌを形成する。これ
らのワード線選択タイミング信号φｘ００〜φｘｌｌは
、上記伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。

特に制限されないが、タイミング信号φｘｏＯは、アド
レス信号ａＯおよびａｌがロウレベルにされているとき
、タイミング信号φＸに同期してハイレベルにされる。

同様に、タイミング信号φｘ０１　。

φｘｌＯおよびφｘｌｌは、それぞれアドレス信号丁丁
とａ　ｌ　、　’ａ可とａｌ、およびｒ７と「〒がＬ１
ウレベルにされているときタイミング信号φスに同期し
てハイレベルにされる。

これによって、アドレス信号ａｌおよびＴ１は、複数の
ワード線のうちのデータ線りに結合されたメモリセルに
対応されたワード線１（ＷＯ１′、〜′１、以下、第１
ワード線群と称する）と、】−り線りに結合されたメモ
リセルに対応されたワード線群（Ｗ２、Ｗ３、以下、第
２ワード線群と称する）とを識別するための一種のワー
ド線群選択信号とみなされる。

ロウデコーダＲ−ＤＣＲＬとＲ−Ｄ　ＣＲ２のようにロ
ウデコーダを２分割することによって、Ｌ１ウデコーダ
Ｒ−ＤＣＲ２のピッチ（間隔）とワード線のピッチとを
合わせることができる。これにより、半導体基板上に無
駄な空間が生じない。各ワード線と接地電位との間には
、ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３が設けられ
、そのゲートに上記ＮＡＮＤ回路の出力が印加されるこ
とによって、非選択時のワード線を接地電位に固定させ
るものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯＳ　Ｆ　
ＥＴＱ　１〜Ｑ４が設けられており、リセットパルスφ
ｐｗを受けてこれらのＭＯＳ　Ｆ　ＥＴＱ１〜Ｑ４がオ
ン状態となることによって、選択されたワード線がその
両端から接地レベルにリセットされる。

カラムスイッチＣ−３Ｗは、ＮチャンネルＭＯＳＦＥＴ
Ｑ４２．Ｑ４３に代表として示されるように、相補デー
タ線り、Ｄと共通相補データＩｊｌＣＤ、ＣＤを選択的
に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４３の
ゲートには、カラムデコーダＣ−０ＣＲからの選択信号
が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＯにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ−Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号！θ〜ａｍを形成して上記ロウデコーダＲ−ＤＣＲ
１およびＲ−ＤＣＲ２に伝える。ここで、上記外部端子
から供給されたアドレス信号ＡＯと同相の内部アドレス
信号ａＱと逆相の内部アドレス信号ａＯとを合わせて相
補アドレス信号上０のように表している（以下、同じ）
。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２は、上述の
ように上記相補アドレス信号ａ　Ｏ４ａ　ｍを解読して
、ワード線選択タイミング信号φＸに同期してワード線
の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ（ａ号ＣＡＳ
に基づいて後述するタイミング発生回路ＴＧにより形成
されたタイミング信号（図示せず）により動作状態にさ
れ、その動作状態において上記カラムアドレスストロー
ブ信号ＣＡＳに同期して外部端子から供給されたアドレ
ス信号ＡＯ〜Ａｎを取り込み、それを保持するととに内
部相補アドレス信号ａＯ−ａｎを形成してカラムデコー
ダＣ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、データ線選択タイミング
信号φｙによってカラム選択タイミングが制御され、カ
ラムアドレスバッファＣ−ＡＤＨから供給される相補ア
ドレス信号１０〜ａｎを解読することによって上記力ラ
ムスイッチＣ−５Ｗに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バフソアＬＩＯＢを介して外部端子Ｄｏ
ｕＬへ送出される。読み出し動作ならば、データ出力バ
ッファＤＯ８はそのタイミング信号Ｔ；によって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部ｊ子Ｉ１０から送出する。なお、書込み動作なら、
上記タイミング信号Ｔτによってデータ出力バッファＤ
０１３の出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ人力バッフ
ァＤＩＢの出力端子が結合される。ｆ込み動作ならば、
データ人力バッファＤＩＢは、そのタイミング（ｇ号φ
ｒｗによって動作状態にされ、外部端子Ｄｉｎから供給
された書込み（１号に従った相補書込み信号を形成し、
これを上記共通相補データ線ＣＤ、ＣＤに伝えることに
より、選択されたメモリセルへの書込みが行われる。な
お、読み出し動作なら、上記タイミング信号φｒｗによ
ってデータ人力バッファＤＩＢの出力はハイインピーダ
ンス状態にされる。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧により情
報記憶用キャパシタＣｓへの書込みハ・ｆレベルのレベ
ル損失が生じないようにするため、ワード線選択タイミ
ング信号φＸによっ゛Ｃ起動されるワード線プートスト
ラップ回路（図示せず）が設けられる。このワード線ブ
ートストラップ回路は、ワード線選択タイミング信号φ
Ｘとその遅延（８号を用いて、ワード線選択タイミング
信号φＸのハイレベルを電源電圧ＶＣＣ以上の高レベル
とする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＯは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路１゛Ｇは、外
部端子から供給されたアドレスストローフ１耳′号ＲＡ
　ＳおよびＣＡ　Ｓと、ライトイネーブル信号ＷＥとを
受けて、上記一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、リフレッシュ制
御回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。このリフレッシュ制御回路ＲＥＦＣは、特に制
限されないが、アドレスストローブ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳを歩進クロックとするアドレスカウンタ
回路により形成されたりフレッシュアドレス信号ａＱ″
〜ａｍ’　を送出させる。このリフレッシュアドレス信
号ａＱ’　〜ａｍ’　は、マルチプレクサ機能を持つ上
記ロウアドレスバッファＲ−ＡＤＢを介してロウデコー
ダＲ−ＤＣＲ１およびＲ−ＤＣＲ２に伝えられる。この
ため、リフレッシュ制御回路１’？ＲＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＢの
切り換えを行う制御信号を発生させる（図示せず）。こ
れによって、リフレッシュアドレス信号ａＯ′〜ａ　Ｉ
ｎ”に対応された一本のワード線選択によるリフレッシ
ュ動作が実行される（てズ３ビフォワーＲＡＳリフレッ
シュ）。

第２図には、本発明を２マット方式のダイナミック型Ｒ
ＡＭに通用した場合の半導体チップのレイアウトパター
ン図が示されている０図において、複数のメモリセルに
よって構成された２つのメモリアレイＭ−ＡＲＹＩおよ
びＭ−ＡＲＹ２は、中央部の共有のカラムデコーダＣ−
ＤＣＲをはさんで対称的に配置される。またメモリアレ
イＭ−ＡＲＹＩのためのカラムスイッチＣ−３ＷＩおよ
び複数のダミーセルから成るダミーアレイＤ−ＡＲＹｌ
はメモリアレイＭ−ＡＲＹ　１とカラムデコーダＣ−Ｄ
ＣＲとの間に、メモリアレイＭ−ＡＲＹ２のためのカラ
ムスイッチＣ−３Ｗ２およびダミーアレイＤ−ＡＲＹ２
はメモリアレイＭ−ＡＲＹ２とカラムデコーダＣ−ＤＣ
Ｉ’？との間にそれぞれ配置されている。

一方、センスアンプ回路群ＳＡＩおよびＳＡ２は、雑音
、たとえばカラムデコーダＣ−０ＣＲに印加される信号
等によって誤動作するのを防くため、また！ｉ！線のし
・「）′ウドを容易にするため、チップの左端部および
右端部にそれぞれ配置され、その上下に近接して電源電
圧供給回路ＶＳＰ　１、Ｖ　ｃ−、ｐ　’）および接地
電圧供給回路ＶＳＮ　ｌおよびＶＳＮ２が配Ｅ’６れて
いる。半導体チップの上部左側には、データ゛人力バッ
ファＤＩＢおよびＲＡＳ系のタイミング発生回路１′Ｇ
ｌが配置され、それに近接してロウア１′Ｌ、・スス１
０一ブ信号ＲＡ　Ｓ用パッドｐ　　ＲＡ　３％ライトイ
ネーブル信号ＷＥ用パッドＰ−ＷＥおよび入力データ信
号用バットｐ−［）ｉｎが配置されている。

一方、半導体チップの上部右側には、データ出カバソフ
ァＤＯＢ、ＣＡＳ系のタイミング発生回路ＴＧ２が配置
され、それに近接して接地電圧供給用Ｐ−ｖｓｓ、カラ
ムアドレスストローブ信号ＣＡＳ用バ・ノドＰ−ＣＡＳ
、データ出力用パッドＰ　　Ｄｏｕｔおよびアドレス信
号Ａ６用パフドＰ−Ａ６が配置されている。タイミング
発生回路ＴＧｌおよびＴＧ２の間にはメインアンプＭＡ
が配置されている。

半導体チップの下部左側にはメモリアレイＭ−ＡＲＹ１
のためのロウデコーダＲ＝ＤＣＲＡ、下部右側にはメモ
リアレイＭ−ＡＲＹ２のためのロウデコーダＲ−ＤＣＲ
Ｂがあり、その中間にアドレスバンファＲＣ−ＡＤＢが
配置されている。第２図＋７）　Ｏウテ：’！−ダＲ−
ＤＣＲＡおよびＲ−ＤＣＲＢは第１図のロウデコーダＲ
−ＤＣＲＩおよびＲ−ＤＣＲ２をそれぞれ両方とも含ん
でいる。これらに近接し、て、アドレス信号ＡＯ〜Ａ５
おＡ７用のパッド１）　−Ａ　Ｏ〜Ｐ−Ａ５およびＰ−
Ａ？、また電源電圧供給用パッドＰ−Ｖｃｃが配置され
ている。

第２図に示されるように、型読電圧供給用パッドｐ−Ｖ
ｃｃと電源電圧供給回路ＶＳＰＩ、ＶＳＰ２および接地
電圧供給用パッドＰ−Ｖｓｓと接地電圧供給回路ＶＳＮ
Ｉ　ＶＳＮ２とは、それぞれ半導体チップの下側あるい
は上側に比較的近接して配置されるので、それぞれの間
の配線は比較的短く、また比較的太くしやすい状態にあ
る。このため、これらの配線の抵抗が少なく抑えられる
ことによって、センスアンプ回路における電源電圧およ
び接地電圧の変動が抑えられるとともに、この配線にお
いて大きな電流が断続されることによる他の回路への雑
音も少なくすることができ、ＲＡＭとしての動作マージ
ンは向上する。

〔効　果〕

（１）　ＣＭ　ＯＳによるセンスアンプ回路群を駆動す
る電源電圧供給回路および接地電圧供給回路を電源電圧
供給用パッドあるいは接地電圧供給用パッドに近接して
レイアウトして配線抵抗を減少することにより、センス
アンプ回路群を駆動する時の電圧変動を抑えるとともに
、これらの配線を流れる比較的大きな電流が断続される
ことによる他の回路への雑音を抑えることができるとい
う効果が得られる。

（２）上記＋１）項により、動作マージンを向上させて
、より安定な大容晋のダイナミック型ＲＡＭを実現する
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第２図に示
した電源電圧供給回路ＶＳＰ　１、ＶＳＰ２および接地
電圧供給回路■ＳＮＩ、ＶＳＮ２は、対応する入力パッ
ドに近接してまとめてレイアウトされてもよいし、メモ
リアレイＭ−ＡＲＹに対する各入力パッドの位置の上下
はどちらでもよい。

〔利用分野〕

この発明は、複数のセンスアンプと複数のセンスアンプ
を駆動する電圧供給回路とを具備する各種のダイナミッ
ク型ＲＡＭに広く利用できる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、第１図のダイナミック型ＲＡＭの半導体チッ
プ上におけるレイアウトの一実施例を示すパターン図で
ある。 Ｍ−ΔＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ、Ｃ−８Ｗ・・・カラ
ムスイッチ、Ｒ，Ｃ−ＡＤＢ・・・アドレスバッファ、
Ｒ−ＤＣＲ・・・ロウデコーダ、Ｃ−ＤＣＲ・・・カラ
ムデコーダ、Ｍ　Ａ・・・メインアンプ、ＴＧ・・・タ
イミング発生回路、ＲＥＦＣ・・・リフレッシュ制御回
路、Ｄ。 Ｂ・・・データ出カバソファ、ＤＩＢ・・・データ入カ
バ、ファ、ＶＢＧ・・・基板バイアス発生回路、ＶＣ・
・・電圧検出回路、ｖｓｐ・・・電源電圧供給回路、Ｖ
ＳＮ・・・接地電圧供給回路、Ｐ−ＡＯ〜Ａ７・・・ア
ドレス信号用パッド、Ｐ−Ｄｉｎ・・・入力データ信号
用パッド、Ｐ−Ｄｏｕｔ　　・・・出力データ信号用パ
ッド、Ｐ−ＲＡＳ・・・ロウアドレスストローブ信号Ｒ
ＡＳ用パッド、Ｐ−ＣＡＳ・・・カラムアドレスストロ
ーブ信号ＣＡＳ用パッド、Ｐ−ＷＥ・・・ライトイネー
ブル信号ＷＥ用パッド、Ｐ−Ｖｃｃ・・・電源電圧供給
用パッド、ｐ−Ｖｓｓ・・・接地電圧供給用パッド　　
　　　　　　　　　　　　　　　〜。

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成する相補データ線に、それぞれ
   入力と出力とが交叉接続されたＣＭＯＳインバータ回路
   からなる複数のセンスアンプと、一方の動作電圧が供給
   されるパッドに対応した半導体チップの周辺部に設けら
   れ、上記複数のセンスアンプに共通にその一方の動作電
   圧を供給する第１の動作電圧供給回路と、他方の動作電
   圧が供給されるパッドに対応した半導体チップの周辺部
   に設けられ、上記複数のセンスアンプに共通にその他方
   の動作電圧を供給する第２の動作電圧供給回路とを含む
   ことを特徴とするダイナミック型ＲＡＭ。 ２、上記一方の動作電圧は電源電圧であり、上記第１の
   動作電圧供給回路はＰチャンネル型のスイッチＭＯＳＦ
   ＥＴにより構成され、上記他方の動作電圧は回路の接地
   電位であり、上記第２の動作電圧供給回路はＮチャンネ
   ル型のスイッチＭＯＳＦＥＴにより構成されることを特
   徴とする特許請求の範囲第１項記載のダイナミック型Ｒ
   ＡＭ。 ３、上記ＰチャンネルＭＯＳＦＥＴは比較的早いタイミ
   ングで動作し、比較的小さなコンダクタンスを有する第
   １のＰチャンネルＭＯＳＦＥＴと、これにやや遅れたタ
   イミングで動作し、比較的大きなコンダクタンスを有す
   る第２のＰチャンネルＭＯＳＦＥＴによる並列回路で構
   成され、上記ＮチャンネルＭＯＳＦＥＴは、同様なコン
   ダクタンス特性差を有する第１および第２のＮチャンネ
   ルＭＯＳＦＥＴによる並列回路で構成されることを特徴
   とする特許請求の範囲第１項または第２項記載のダイナ
   ミック型ＲＡＭ。