JPS621185A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、分圧回路を内蔵する半導体！！積積回路装
定関するもので、例えば、ハーフプリチャージ方式のダ
イナミック型ＲＡＭ　（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。

〔背景技術〕

例えば、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トラン
ジスタ）に構成された分圧回路として、第４図に示すよ
うにＰチャンネルＭＯＳＦＥＴＱ６０とＮチャンネルＭ
ＯＳＦＥＴＱ６１を抵抗手段とを直列［した回路が考え
られる。この場合、両ＭＯＳＦＥＴＱ６０．Ｑ６１間に
流れる貫通電流（直流電流）に対して出力電流が富に小
さくされてしまう、このため、出力電流を比較的大きく
設定しようとすると、上記Ｎ通電流が極めて大きくなっ
て消費電力が増大してしまう。

ところで、ダイナミック型ＲＡＭにおけるｌビットのメ
モリセルは、情報記憶キャパシタＣ３とアドレス選択用
ＭＯＳＦＥＴＱｍとからなり、論理“ｌｏ、“０”の情
報はキャパシタＣ３にＮ荷が有るか無いかの形で記憶さ
れる。情報の読み出しば、ＭＯＳＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線りにつなぎ、デ
ータ線りの電位がキャパシタＣ３に蓄積された［Ｎ　量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。上記キャパシタＣ３は、ゲート１！極
とチャンネル間を利用したＭ　ＯＳ　８　ｆが利用され
る。このため、上記ゲート電極には電源電圧が定常的に
供給されること又はイオン打ち込み法によってゲート電
橋下の半導体表面にチャンネルが形成される。また、上
記メモリセルの読み出し基準電圧を形成する方式として
、データ線のハーフプリチャージ方式（又はダミーセル
レス方式）が公知である〔例えば、アイニスニスシーシ
ー８４、ダイジェスト　オン　テクニカル　ペーパーズ
（ＩＳＳＣＣ８４、ＤＩＩｄＳＴ　　ＯＦ　　ＴＥＣ）
ＩＮＩｃＡＬＰＡＰＥＲＳ）誌第２７６頁〜５２７７頁
、日経マグロウヒル社１９８５年２月１１日付「日経エ
レクトロニクスＪ第２４３頁〜第２６３頁参照）、この
場合、上記ＭＯＳ容量のゲート菟朧に与えられる電圧と
して、電源電圧又は回路の接地電位とすると、電源電圧
の変動（バンブンに対して、その読み出しレベルマージ
ンが悪化する０例えば、上記ＭＯＳ容量のゲート１！漫
に接地電位が与えられる構成において、約４ｖの１１源
電圧ＶＣＣのもとで貫き込みが行われたメモリセルの記
憶情報を、約６ｖのように高くされたＭ＆源電圧ｖｃｃ
のもとで読み出し動作が行われる場合、上記電源電圧の
変動に従ってハーフプリチャージ電圧が約３■のように
高くされるので、メモリセルの斉き込みハイレベル（４
Ｖ）に対するレベルマージンが悪化する。逆に、上記Ｍ
ＯＳ容量のゲート１１１！掻に回路のＮ源電圧が与えら
れる構成においては、ロウレベル（回路の接地電位側）
が約２■のように上昇させられるので逆にロウレベル倒
のレベルマージンが悪化してしまう。

そこで、本願発明者は、上記ハーフプリチャージ方式の
ダイナミック型ＲＡＭにおいて、上記ＭＯＳ容量のゲー
ト１！極を約Ｖｃｃ／２に設定することを考えた。しか
しながら、上記第４図に示したような分圧回路を用いた
のではその消費電力が増大してしまう。

〔発明の目的〕

この発明の１つの目的は、低消費電化を実現した電圧発
生回路を備えた半導体集積回路装置を提供することにあ
る。

この発明の他の目的は、低消費゛心力で動作マージンの
向上を図ったダイナミック型ＲＡＭを提供することにあ
る。

この発明の前記ならびにその（１１の目的と新規な特徴
は、この明細書の記述およびＩＲ付図面から明らかにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の搗
製を簡単に説明すれば、下記の通りである。すなわち、
分圧電圧をダイオード形態にされた第１及びｇＪＪ２導
電型のＭＯＳ　Ｆ　ＥＴを介してレベルシフトして、上
記ＭＯＳ　Ｆ　ＥＴのしきい（１ｍ圧より絶対値的にそ
のしきい値電圧が大きく設定され、対応するダイオード
形態のＭＯＳ　Ｆ　ＥＴと同じ導電型とされたソーフフ
ォロワ形態の出力ＭＯＳＦＥＴのゲートに供給して、こ
れらの出力ＭＯＳＦＥＴの共通化されてソースから分圧
電圧に応した電圧を得るものである。

〔実施例１〕 第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯ３（相禎型ＭＯ３）集積回路の
製造技術によって、１（囚の単結晶シリコンのような半
導体基板上に考いて形成される。同図において、ソース
・ドレイン間に直線が付加されたＭＯＳＦＥＴはＰチャ
ンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁Ｍ９１を介し
て形成されたポリシリコンからなるようなゲート１！極
から構成される。Ｐチャンネル領域　Ｓ　Ｆ　ＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型つェル＠城は、その上に形成されたＰチャン
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ（７）ｉ体ケートを構成する
。ＰチャンネルＭＯＳＦＥＴ（１）ＭＷゲートすなわち
Ｎ型ウェル領域は、第１図の電源端子ＶＣＣに結合され
る。基板バイアス電圧発生回路ＶＢＧは、半導体基板に
供給すべき負のバンクバイアス電圧−ｖｂｂを発生ずる
。これによって、ＮチャンネルＭＯＳＦＥＴの基板ゲー
トにバンクバイアス電圧が加えられることになり、その
ソース、ドレインと基板間の寄生容量値が減少させられ
るため、回路の高速動作化が図られる。

集積回路のより具体的ｆｘ構造は、大まかに説明すると
次のようになる。

すなわち、＃Ｖ結結晶型型シリコンらなり、かつＮ型ウ
ェル領域が形成された半導体基板の表面部分のうち、活
性領域とされた表面部分以外、言い換えると半導体配線
領域、キャパシタ形成領域、及びＮチャンネル及びＰチ
ャンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネ
ル形成領域（ゲート形成領域）とされた表面部分以外に
は、公知の選択酸化法によって形成された比較厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ形成領域上に
は、比較的薄い厚さの絶縁Ｂ’Ａ　（酸化膜）を介して
１層目ポリシリコン層が形成されている。１層目ポリシ
リコン層は、フィールド絶縁膜上まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化１臭が形成されている。キャ
パシタ形成領域における半導体基板表面には、特に制限
されないが、イオン打ち込み法によるＮ型領域（チャン
ネル領域）が形成される。これによって、１／ｆｆ目ボ
リシ１ノコン層、薄い絶縁膜及びチャンネル領域からな
るキャパシタが形成される。フィールド酸化膜上の１ｒ
５目ポリシリコン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２Ｗｉ目ポリシリコン層が形成され
ている。この２ｒｆｉ目ポリシリコン層は、フィールド
絶縁膜上及びＩＷＸ目ポリポ９９９３２層上長される。

特に制限されないが、後で説明するメモリアレイにおｔ
ノるワード線及びダミーワード（泉は、２ｒ錯回目ポリ
シリコンから構成される。

フィールド絶縁Ｉ臭、１層目及び２ｒｔｉ目ポリシリコ
ン層によって覆われていない活性領域表面には、それら
を不純物導入マスクとして使用する公知の不純物導入技
術によってソース、ドレイン及び半導体配線領域が形成
されてる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間比は膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパフシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
ジ７１・線）Ｄ、Ｄに、アドレス選択用ＭＯＳＦＥＴＱ
ｍと情報記憶用キャパシタＣ３とで構成された複数のメ
モリセルのそれぞれの入出力ノードが同図に示すように
所定の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣは、代表として来されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　　Ｄ間に設けら
れたスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔにより（Ｒ成される
。このＭＯＳＦＥＴＱ５は、そのゲートにチップ選択状
態に発生されるプリチャージ信号φｐｃが供給されるこ
とによって、チップ選択状態のときにオン状態にされる
。これにより、前の動作サイクルにおいて、ｌ＆述する
センスアンプＳＡの増幅動作による相補デー７株り、Ｄ
のハイレベルとロウレベルを短絡して、相補データ線り
、　　Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。な
お、ＲＡＭが千ノブ非ｉＡ沢状態にされ、上記プリチャ
ージＭ　ＯＳ　Ｆ　Ｅ　Ｔ　０５″４がオン状態にされ
る前に、上記センスアンプＳＡは非動作状態にされる。

これにより、上記相補データ線り、Ｄはハイインピーダ
ンス状態でハイレベルとロウレベルを葆持するものとな
っている。また、ＲＡＭが動作状態にされると、センス
アンプＳＡが動作状態にされる前に上記プリチャージＭ
ＯＳＦＥＴＱ５等はオーｙ状態にされる。これにより、
相補データｔｊｌＤ、Ｄは、ハイインピーダンス状態で
上記ハーフプリチャージレベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータｉｎ、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カンプリングにより発生するノイズレベルを低減
テきるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯＳＦＥＴＱ６゜Ｑ８とからなるＣ
ＭＯＳランチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。

Ｄに結合されている。また、上記ランチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ１２、Ｑｌ３を通してｌｉ源電圧Ｖｃｃが供給され、
並列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　
１を通して回路の接地電圧Ｖｓｓが供給される。これら
のパワースインチＭＯＳＦＥＴＱＩＯ，Ｑｌｌ及びＭＯ
ＳＦＥＴＱ１２．Ｑｌ３は、同じメモリマント内の伯の
同様な行に設けられたランチ回路（１！位回路）に対し
て共通に用いられる。言い換えるならば、同じメモリマ
ント内のラッチ回路におけるＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳＦＥＴとはそれぞれそのソースＰ
Ｓ及びＳＮが共１ｆｆｉ）Ｕｉされる。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　、　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、　　φｐａｌより遅れた、相補
タイミングパルスφｐａ２　、　　（１’９１１２が印
加される。このようにすることによって、センスアンプ
ＳＡの動作は２段階に分けられる。タイミングパルスφ
ｐδ１．φｐａｌが発生されたとき、すなわち第１段階
においては、比較的小さいコンダクタンスを持つＭＯＳ
ＦＥＴＱＩＯ及びＱｌ、２による電流制限作用によって
メモリセルからの一対のデータ線間に与えられた微小読
み出し電圧は、不所望なレベル変動を受けることなく増
幅される。上記センスアンプＳＡでの坩Ｑｍ作によって
相補データ１に！位の差が大きくされた後、タイミング
パルスφｐａ２．φｐａ２が発生されると、すなわち第
２段階に入ると、比較的大きなコンダクタンスを持っＭ
ＯＳＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの土１幅動１乍は、ＭＯＳＦＥＴＱｌ
ｌ、Ｑ、１３がオン状態にされることによって速くされ
る。このように２段階に分けて、センスアンプＳＡの増
幅動作を行わせることによって、相補データ線の不所望
なレベル変化を防止しつつデ−夕の高速読み出しを行う
ことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている０図示の
構成に従うと、アドレス信号７２〜ａｍを受けるＮチャ
ンネルＭＯＳＦＥＴＩ：１３２〜Ｑ３４と、Ｐチ＋７ネ
ルＭＯＳＦＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯＳ
回路によるＮＡＮＤ（ナンド）回路で上記４本分のワー
ド線選択信号が形成される。このＮＡＮＤ回路の出力は
、ＣＭＯＳインバータＩＶＩで反転され、カントＭＯＳ
ＦＥＴＱ２８〜Ｑ３１を通して、スイッチ回路としテノ
伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝え
られる。

ｇＰＪｌのロウデコーダＲ−ＤＣＲ１は、その具体的回
路を図示しないが、２ビツトの相補アドレス信号ａＱ、
ＴＯ及びａｌ、丁１で形成されたデコード信号によって
選択される上記同様な伝送ゲートＭＯＳＦＥＴとカント
ＭＯＳＦＥＴとがらナルスイッチ回路を通してワード線
選択タイミング信号φＸから４通りのワード線選択タイ
ミング信号φｘＯＯないしφＸｌｌを形成する。これら
のワード線選択タイミング信号φｘｏＯ〜φｘｌｌは、
上記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介し
て各ワード線に伝えられる。

特に制限されないが、タイミング信号φｘ００は、アド
レス信号ａＱ及びＴ１がハイレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌｏ及びφＸｌｌ
は、それぞれアドレス信号ａＱ及びａｌ、及び丁０及び
ａｌ、及びａＯ及びａｌがハイレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及び丁１は、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、′Ｎ４２ワ
ード線群と称する）とを識別するための一種のワード線
群選択信号とみなされる。

ロウデコーダＲ−ＤＣＲｌとＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピンチ（間隔）とワード線のピンチとを合わ
せることがで、きる、その結果、無駄な空間が半導体基
板上に生じない、各ワード線と接地電位との間には、Ｍ
ＯＳ　Ｆ　ＥＴＱ　２０〜Ｑ２３が設けられ、そのゲー
トに上記ＮＡＮＤ回路の出力が印加されることによって
、非選択時のワード線を接地電位に固定させるものであ
る。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯＳＦＥＴ
ＱＩ−Ｑ４が設けられており、リセットパルスφｐ−を
受けてこれらのＭＯＳＦＥＴＱ１〜Ｑ４がオン状態とな
ることによって、選択されたワード線がその両端から接
地レベルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。

ロウアドレスバッファＲ−ＡＤＨは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイ、
ミング信号（図示せず）により動作状態にされ、その動
作状態において上記ロウアドレスストローブ信号ＲＡＳ
に同期して外部端子から供給されたアドレス信号ＡＯ−
Ａｍを取り込み、それを保持するととに内部相補アドレ
ス信号ａＱ−土ｍを形成して上記ロウアドレスデコーダ
Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、上記
外部端子から供給されたアドレス信号ＡＯと同相の内部
アドレス信号ａＱと逆相の内部アドレス信号ＴＯとを合
わせて相補アドレス信号上０のように表している（以下
、同じ）、ロウアドレスデコーダＲ−ＤＣＲｌとＲ−Ｄ
ＣＲ２は、上述のように上記相補アドレス信Ｊ＋ａＱ〜
ａｍを解読して、ワード線選択タイ、ミング信号φＸに
同期してワード線の選択動作を行う。

一方、カラムアドレスバッフｙＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡτに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外ｉ端子から供給されたアドレス
信号ＡＯ−Ａ　ｎを取り込み、それを保持するととに内
部相補アドレス信号１０〜１ｎを形成してカラムアドレ
スデコーダＣ−ＤＣＨに伝える。

カラムデコーダＣ−ＤＣＲは、データ線選択タイミング
信号φｙによってカラム遺灰タイミングが制御され、カ
ラムアドレスバッファＣ−ＡＤＢから供給される内部ア
ドレス信号ａＱ−ａｎと逆相のアドレス信号子０〜ａｎ
からなる相補アドレス信号土Ｏ−土ｎを解読することに
よって上記カラムスイッチＣ−５Ｗに供給すべき選択信
号を形成する。

なお、同図においては、ロウアドレスバンファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバンファＲ，Ｃ−ＡＤＢのように表している。

上記共遥相績データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設け”られている、この共通相捕データ線ＣＤ、
ＣＤには、上記単位のセンスアンプＵＳＡと同様な回路
構成のメインアンプＭＡの一対の入出力ノードが結合さ
れている。このメインアンプの出力信号は、データ出カ
バ、ファＤＯＢを介して外部端子Ｄｏｕｔへ送出される
。読み出し動作ならば、データ出力バッファＤＯＢはそ
のタイミング信号ψ「−によって動作状態にされ、上記
メインアンプＭＡの出力信号を増幅して外部端子Ｉ１０
から送出する。なお、書込み動作なら、上記タイミング
信号φｒ−によってデータ出力バッファＤＯＢの出力は
ハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入力バッフ
ァＤＩＢの出力端子が結合される。書込み動作ならば、
データ入力バッファＤＩＢは、そのタイミング信号φｒ
胃によって動作状態にされ、外部端子Ｄｉｎから供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、ＣＤに伝えることにより、選択された。

メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φｒ−によってデータ入力バ
ッファＤＩＢの出力はハイインピーダンス状態にされる
。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣ５
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシタＣｓへの書込みハイレベルのレベル損失
が生じないようにするため、ワード線選択タイミング信
号φＸによって起動されるワード線ブートストラフプ回
路（図示せず）が設けられる。このワード線ブートスト
ランプ回路は、ワード線選択タイミング信号φＸとその
遅延信号を用いて、ワード線選択タイミング信号φＸの
ハイレベルをｉｌ源電圧Ｖｃｃ以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発注回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレンシ
ュ回路であり、リフレッシュアドレスカウンタ、タイマ
ー等を含んでいる。この自動リフレンシュ回路ＲＥＦＣ
は、特に制限されないが、アドレストスロープ信号ＲＡ
Ｓ、！：ＣＡＳを受ける論理回路により、ロウアドレス
ストローブ信号ＲＡＳがロウレヘルにされる前にカラム
アドレスストロープ信号ＣＡＳがロウレベルにされたと
き、それをリフレッシュモードとして判定し、上記ロウ
アドレスストローブ信号ＲＡＳをクロフクとするアドレ
スカウンタ回路により形成されたリフレッシュアドレス
信号ａＯ°〜ａｍ’　を送出させる。

このリフレッシュアドレス信号ａＯ°〜ａｍ’　は、マ
ルチプレクサ機部を持つ上記ロウアドレスバッファＲ−
ＡＤＢを介してロウアドレスデコーダ回路Ｒ−ＤＣＲ１
及びＲ−ＤＣＲ２に伝えられる。

このため、リフレッシュ制御回路ＲＥＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＢの
切り換えを行う制＠信号を発生させる（図示ぜす）、こ
れによって、リフレッシュアドレス信号　Ｑｌ　〜ａｍ
’　に対応された一本のワード線選択によるリフレッシ
ュ動作が実行される（ＣＡＳビフォワーＲＡＳリフレッ
シュ）。

この実施例では、電源変動に対応して変動する読み出し
基準電圧としてのハーフプリチャージ電圧とメモリセル
の保持電圧との相対的なレベルマージンを大きくするた
め、上記メモリセルを構成する情報記憶用キャパシタＣ
ｓのゲート（プレート）には、ハーフプリチャージ電圧
とはゾ同じ■ｃｃ／２に設定されたプレート電圧ＶＣが
供給される。このプレート電圧ＶＣは、電圧発生回路Ｖ
ＧＧにより形成される。

なお、ハーフプリチャージ方式では、フローティング状
態の相補データ線を単に短絡するものであるので、チッ
プ非選択期簡が長くされると、相補データ線に結合され
るアドレス選択用ＭＯＳＦＥＴのドレインリーク１を流
等によってレベル低下が生じてしまう、そこで、この実
施例では、そのレベル補償のためにも上記電圧ＶＣが利
用される。

すなわち、各単位回路ＵＳＡにおける一方の共通ソース
線ＮＳに、スイッチＭＯＳＦＥＴＱ５０を介して上記電
圧ｖＧが供給される。また、この共通ソース線ＮＳと一
方のデータ線りとの間にスイッチＭＯＳＦＥＴＱ５１が
設けられる。これらのこれらのスイッチＭＯＳＦＥＴＱ
５０．Ｑ５１は、そのゲートに上記プリチャージ信号φ
ρＣが供給されることによって、プリチャージ期間のみ
オン状態にされる。これにより、チップ非選択期間（プ
リチャージ期間）において、上記電圧ＶＣがスイッチＭ
ＯＳＦＥＴＱ５０．Ｑ５１を介してデータ線■に供給さ
れる。このとき上記データ１１１．０は、プリチャージ
ＭＯＳＦＥＴＱ５により他方のデータ１ＪＪＤに接続さ
れているから、両データｉｌｌ、Ｄのプリチャージ電圧
のリークｍ流によるレベル補償を行うことができる。上
記構成に代え、他方のデータ線りにも上記スイッチＭＯ
ＳＦＥＴＱ５１と同様なスイッチＭＯＳ　Ｆ　ＥＴを設
けることにより、相補データ線り、　　Ｄの双方に対し
てレベル補償電圧ＶＧをより均等に供給するものであっ
てもよい、なお、上記共通ソース線ＮＳと２３間には、
そのゲートに上記プリチャージ信号φｐｃが供給された
スイッチＭＯＳＦＥＴＱ４９が設けられ、相？ｔＦ−タ
１Ｊ３ＩＤ、　　Ｄのプリチャージ動作と同様に、プリ
チャージ期間においてセンスアンプＳＡの共通ソース線
ＮＳとＰＳをハーフプリチャージ電位にするものである
。

第２図には、上記電圧発生回路■ＧＧの一実施例の回路
図が示されている。

電源電圧Ｖｃｃと分圧点（Ｖｃｃ／２）との間には、Ｐ
チャンネルＭＯＳＦＥＴ５２にはそのドレインとゲート
が共通接続されたダイオード形態のＮチャンネルＭＯＳ
ＦＥＴＱ５３が直列接続される。

上記分圧点（Ｖｃｃ／２）と回路の接地電位Ｖｓｓとの
間には、そのゲートとドレインが共通接続されたダイオ
ード形態のＰチャンネルＭＯＳＦＥＴＱ５４とＮチャン
ネルＭＯＳＦＥＴＱ５５とが直列接続される。上記Ｐチ
ャンネルＭＯＳＦＥＴＱ５２とＮチャンネルＭＯＳＦＥ
ＴＱ５５のゲートは、特に制限されないが、上記分圧点
Ｖｃｃ／２に接続されることにより、抵抗手段として動
作させられル、コれらのＭＯＳＦＥＴＱ５２及びＱ５５
は、そのコンダクタンスが小さく設定されることにより
、そこに流れる直流電流の電流値が小さく設定される。

上記ダイオード形態のＮチャンネルＭＯＳＦＥＴＱ５３
の共通化されたゲート、ドレインは、Ｎチャンネル出力
ＭＯＳＦＥＴＱ５６のゲートに供給される。上記ダイオ
ード形態のＰチャンネルＭＯＳＦＥＴＱ５４の共通化さ
れたゲート、ドレインは、Ｐチャンネル出力ＭＯＳＦＥ
ＴＱ５７のダートに供給される。これらの出力ＭＯＳＦ
ＥＴＱ５６、Ｑ５７は、それぞれのドレインが１２！Ｒ
電圧Ｖｃｃと回路の接地電位に接続されるとともに、そ
のソースが共通接続されて出力電圧ＶＣを送出するもの
である。

上記再出力ＭＯＳＦＥＴＱ５６とＱ５７を通して直流（
′Ｍ通）電流が流れるのを防止するため、言い換えるな
らば、上記分圧電圧Ｖｃｃ／２により両ＭＯＳＦＥＴＱ
５６．Ｑ５７が同時にオン状態にされるのことがないよ
うにするため、上記ＭＯＳＦＥＴＱ５３のしいき（１１
！圧Ｖ　ｔｈｎｌは、それに対応された出力ＭＯＳＦＥ
ＴＱ５６のしきい値電圧Ｖ　ｔｈｎ２より絶対値的に小
さく設定され、上記Ｍ−Ｏ３ＦＥＴＱ５４のしきい値電
圧ｖ　ｔｈｐｌは、それに対応された出力ＭＯＳＦＥＴ
Ｑ５？のしきい値電圧Ｖ　ｔｈｐ２より絶対値的に小さ
く設定される。

これにより、例えば出力電圧ＶＣがＶｃｃ／２のとき出
力ＭＯＳＦＥＴＱ５６のソース電位はＶＣＣ／２にされ
る。これに対して、そのゲート電圧は、上記Ｖｃｃ／２
の分圧電圧をダイオード形態のＭＯＳＦＥＴＱ５３のし
いき値電圧より高くレベルシフトされた電圧Ｖｃｃ／　
２　＋　Ｖ　ｔｈｎｌにされる。このような状態では、
ＭＯＳＦＥＴ０５６は、そのゲート、ソース間にそのし
きい値電圧Ｖ　ｔｂｎ２より小さな上記ＭＯＳＦＥＴＱ
５３の上記しいき値電圧Ｖ　ｔｈｎｌ分した印加されな
いからオフ状態にされる。

このことは、Ｐチャンネル出力ＭＯＳＦＥＴＱ５７にお
いても同様である。これにより、再出力ＭＯＳＦＥＴＱ
５６とＱ５７が共にオフ状態にされるので、両ＭＯＳＦ
ＥＴＱ５６．Ｑ５７を通して直流？！流が流れることは
ない。

電源電圧Ｖ、ｃｃの上昇によって、上記電圧■Ｇが出力
ＭＯＳＦＥＴＱ５６のゲート電圧（Ｖｃｃ／２＋　’Ｊ
　ｔｈｎｌ）に対して相対的に低下させられ、その差電
圧がＶ　ｔｈｎ２より大きくされるとＭＯＳＦＥＴＱ５
６かオン状態にされ、出力電圧ＶＧをＶｃｃ／２　＋　
Ｖ　ｔｈｎｌ−Ｖ　ｔｈｎ２まで上昇させる。このよう
に出力ＭＯＳＦＥＴＱ５７は、そのゲート電圧（Ｖｃｃ
／　２　　Ｖ　ｔｈｐｌ）の上昇に伴って、そのゲート
、ソース間がより逆バイアスされる結果、オフ状態を維
持する。

７！ｉ源電圧Ｖｃｃの低下によって、上記電圧ｖＧが出
力ＭＯＳＦＥＴＱ５７のゲート電圧（Ｖｃｃ／２−Ｖ　
Ｌｈｐｌ）に対して相対的に高くさせられ、その差電圧
がＶ　ｔｈｐ２より大きくされるとＭＯＳ　Ｆ　ＥＴＱ
５７がオン状態にされる。このＭＯＳＦＥＴＱ５７のオ
ン状態により、出力電圧ＶＣをＶｃｃ／２−ｖｔｈρｌ
　＋　Ｖ　ｔｈｐ２まで低下させる。このように電源電
圧ＶＣＣが低下した場合には、ＮチャンネルＭＯＳＦＥ
ＴＱ５６は、そのゲート電圧（Ｖｃｃ／２＋　Ｖ　ｔｈ
ｎｌの低下に伴って、そのゲート、ソース間がより逆バ
イアスされる結果オフ状態を維持するものである。

なお、電源電圧Ｖｃｃが一定の場合、リーク電流により
電圧ＶＣが変動が生じると、上記分圧電圧Ｖｃｃ／２を
基−準にして、その変動が上記対応するＭＯＳＦＥ”ｌ
”Ｑ５３とＱ５６とのしきい値電圧■ｔｈａｌとＶ　ｔ
ｈｎ２及びＭＯＳＦＥＴＱ５４とＱ５７とのしきい値電
圧Ｖ　ｔｈｐｌとＶ　ｔｈｐ２のそれぞれの差分を越え
たとき、それぞれの出力ＭＯＳＦＥＴＱ５６又はＱ５７
がオフ状態になって、そのレベル補償を行うものである
。

上記再出力ＭＯＳＦＥＴＱ５６とＱ５７は、同時にオン
状態にされることがなく、そのυＪ作？Ｉｉ流は全て出
力ｌｌ流とされる。したがって、出力ＭＯＳＦＥＴＱ５
６とＱ５７のコンダクタンスを大きく設定して大きな出
力電流、言い換えるならば、出力インピーダンスを小さ
くすることができるものとなる。

〔実施例２〕 第３図には、この上記電圧発生回路■ＧＧの伯の一実施
例の回路図が示されている。

この実施例では、上記第２図に示したＭＯＳＦＥＴＱ５
２、Ｑ５５に代え、抵抗素子Ｒ１、Ｒ２が利用される。

これらの抵抗素子Ｒ１とＲ２は、特に制限されないが、
高抵抗値を持つポリシリコン層により形成される。この
実施例では、分圧電圧を形成するものであるので、個々
のポリシリコン層の絶対値的な抵抗値のプロセスバラツ
キに影響されない、そのパターン比に従った精度の高い
分圧電圧（例えばＶｃｃ／２）を形成することができる
ものである。

〔効　果〕

（１）ソースフォロワ形態のＮチャンネル出力ＭＯＳＦ
ＥＴとＰチャンネル出力ＭＯＳ　Ｆ　ＥＴを直列接続し
て共通ソース点から出力電圧を得るとともに、両出力Ｍ
ＯＳＦＥＴのゲートに、それぞれの出力ＭＯＳ　Ｆ　Ｅ
Ｔのしきい値電圧より絶対値的に大きくされたしきい値
電圧を持つ同じ導電型のダイオード形態のＭＯＳＦＥＴ
により共通の分圧電圧をレベルシフトして供給すること
により、上記両ＭＯＳＦＥＴ間で直流電流が流れるのを
防止することができる。これによって、出力ＭＯＳ　Ｆ
　ＥＴに流れる電流を全て出力電流として用いるとこが
できるから、低消費電力で大きな出力１！流を持つ電圧
発生回路を得ることができるという効果が得られる。

（２）上記低消費電力の電圧発生回路が構成できるとこ
によって、その低消費電力を擺なうことなくハーフプリ
チャージ方式のダイナミック型ＲＡＭのメモリセルのプ
レート電圧（ＭＯ３容量のゲート電圧）をハーフプリチ
ャージ電圧と等しくさせることができる。これにより、
電源電圧ＶｃｃのＩＲ勤に対応して変化するハーフプリ
チャージ電圧（Ｖｔみ出し基準電圧）に追随させて情報
記憶用キャパシタの基準電圧を変化させることができる
。これにより、電源変動による情報記憶キャパシタに保
持された電圧がハーフプリチャージ電圧に追随して変化
するものであるので、そのレベルマージンを大きくでき
るという効果が得られる。

（３）上記（２）より、ハーフプリチャージ方式のダイ
ナミック型ＲＡＭを採用する当たって大きな障害とされ
る電源バンプに対する動作マージンの悪化という技術的
課題をいつきに解決できるから、その特長である低消費
電力、低ノイズを生かした大記憶容量のダイナミック型
ＲＡＭを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実り例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない９例えば、電圧発生回路
におけるダイオード形態のＭＯＳＦＥＴとそれに対応し
た出力ＭＯＳＦＥＴとのしきい値電圧を異ならせる方法
は、ＭＯＳＦＥＴのチャンネル長を異ならせるもの、ゲ
ート絶縁膜の膜圧を異ならせるもの等種々の実施形態を
採ることができるものである。また、電圧発生回路によ
り形成される出力電圧は、その用途に応じて設定される
ものである。

上記ダイナミック型ＲＡＭを構成する（ｔの周辺回路の
具体的回路構成は、種々の実施形態を採ることができる
ものである０例えば、アドレス信号は、それぞれ独立し
た外部端子から供給するものであってもよい、自動リフ
レッシュ回路は、特に必要とされるものではない。

〔利用分野〕

この発明は、ハーフプリチャージ方式のダイナミック型
ＲＡＭの他、電源電圧を分圧した出力電圧を形成する電
圧発生回路を含む各種半導体集積回路装置に広く利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 ！２［ｉ！Ｉは、その電圧発生回路の一実施例を示す回
路図、 １＠３図は、上記電圧発生回路の他の一実施例を示す回
路図、 第４図は、この発明に先立って考えられる分圧回路の一
例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、ＵＡＳ・・単位回路、Ｃ−
５Ｗ・・カラムスインチ、Ｒ−ＡＤＢ・・ロウアドレス
デコーダ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ
−ＤＣＲＩ、Ｒ−ＤＣＲ２・・ロウアドレスデコーダ、
Ｃ−ＤＣＲ・・カラムアドレスデコーダ、ＭＡ・・メイ
ンアンプ、ＴＧ・・タイミング発生回路、ＲＥＦＣ・・
自動リフレンシエ回路、ＤＯＢ・・データ出力ノインフ
ァ、ＤＩＢ・・データ人カバソファ、ＶＢＧ・・基板バ
イアス発生回路、ＶＧＧ・・電圧発生回路 第　２　図 第　３　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、抵抗手段とダイオード形態にされた第１導電型の第
   １のＭＯＳＦＥＴ及びダイオード形態にされた第２導電
   型の第２のＭＯＳＦＥＴと抵抗手段とが上記の順に直列
   形態に接続されてなる分圧回路と、第１のＭＯＳＦＥＴ
   の共通接続されたゲート、ドレインにそのゲートが接続
   された第１導電型の第１の出力ＭＯＳＦＥＴと、上記第
   ２のＭＯＳＦＥＴの共通接続されたゲート、ドレインに
   そのゲートが接続された第２導電型の第２の出力ＭＯＳ
   ＦＥＴとから成り、上記第１及び第２のＭＯＳＦＥＴの
   しきい値電圧をそれぞれ対応する第１及び第２の出力Ｍ
   ＯＳＦＥＴのしきい値電圧より絶対値に小さく設定し、
   上記第１及び第２の出力ＭＯＳＦＥＴの共通化されたソ
   ースから出力電圧を得るものとした電圧発生回路を具備
   することを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、ハーフプリチャージ方
   式のダイナミック型ＲＡＭであり、上記電圧発生回路は
   、電源電圧の約１／２の電圧を形成してＭＯＳ容量によ
   り構成された情報記憶用キャパシタのゲート電極にする
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、上記電圧発生回路は、ハーフプリチャージ状態にお
   けるデータ線のリーク電流に対するレベル補償を行うも
   のであることを特徴とする特許請求の範囲第２項記載の
   ダイナミック型ＲＡＭ。