JPS63308791A

JPS63308791A - 半導体記憶装置

Info

Publication number: JPS63308791A
Application number: JP62143062A
Authority: JP
Inventors: Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-10
Filing date: 1987-06-10
Publication date: 1988-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、例えばＣＭＯＳ　
（相補型ＭＯ３）ラッチ回路を用いたセンスアンプを含
むダイナミック型ＲＡＭ　（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

〔従来の、技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳＦＥ
ＴＱｍとからなり、論理“１”。

“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍ
をオン状態にしてキャパシタＣｓを共通のデータ線りに
つなぎ、データｉＤの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。上記メモリセルの読み出し基
準電圧を形成する方式として、データ線のハーフプリチ
ャージ方式（又はダミーセルレス方式）が公知である〔
例えば、アイニスニスシーシー８４、ダイジェスト　オ
ブ　テクニカル　ペーパーズ（Ｉ　５ＳＣＣ８４、ＤＩ
（ｄＳＴ　　ＯＦ　　ＴＥＣ）ＩＮＩＣＡＬＰＡＰＥＲ
３）誌第２７６真〜第２７７頁、日経マグロウヒル社１
９８５年２月１１日付ｒ日経エレクトロニクスｊ第２４
３頁〜第２６３頁参照〕。

〔発明が解決しようとする問題点〕

ダイナミック型ＲＡＭの大記憶容量化のために相補デー
タ線に結合される単位のセンスアンプの数は益々増大し
、これらの単位のセンスアンプにタイミング信号に従っ
て動作電圧を供給する共通ソース線の長さが長くなる。

これにより、上記共通ソース線における寄生抵抗が無視
できなくなり、寄生容量と相俟って動作電圧供給源に対
する共通ソース線の遠端部での動作電圧の立ち上が大き
く遅れてしまう。ＲＡＭの動作速度は、上記のようなワ
ーストケースにおける単位のセンスアンプの増幅時間に
より決定されるため、上記共通ソース線における動作電
圧の伝播遅延時間の増大により動作速度が遅くなる。

この発明の目的は、低消費電力化を図りつつ高速動作化
を実現した半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的な実施例の慨
要を簡単に説明すれば、下記の通りである。すなわち、
アドレス選択により相補的に動作状態にされるＣＭＯＳ
ラッチ回路からなるセンスアンプが設けられる一対のメ
モリマットにおけるそれぞれのセンスアンプに動作電圧
を供給するＮ側ソース線とＰ側ソース線を交差的に接続
させるとともに、それぞれの選択動作に応じて動作電圧
を供給する。

〔作　用）上記した手段によれば、相補的に動作状態にされる一対
のセンスアンプのＮ側とＰ側の共通ソース線を交差的に
接続することによって、非動作状態にされるセンスアン
プの共通ソース線が動作状態にされるセンスアンプの動
作電圧供給線として利用できるからその共通ソース線の
実質的に寄生抵抗を半分に低減できる。

〔実施例〕

第３図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置にはり合わせて描かれており、公知のＣＭＯ
３（相補型ＭＯ３）集積回路技術によって、特に制限さ
れないが、１個の単結晶シリコンから成るような半導体
基板上に形成される。

ＲＡＭを構成する種々の回路は、後の説明から明らかと
なるように、ロウ系及びカラム系タイミング発生回路Ｒ
−ＴＧ、Ｃ−ＴＯからそれぞれ発生される種々のタイミ
ング信号によってそれぞれの動作が制御される。しかし
ながら、第１図においては、図面が複雑になることを防
ぐためにロウ系及びカラム系タイミング発生回路Ｒ−Ｔ
Ｇ、Ｃ−ＴＯと種々の回路との間に設けられるべき信号
線は省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリマットＭＯないしＭ３を持つ、この
ように４つのメモリマットとすることによって、１つの
データ線に接続されるメモリセルの数を減らすことがで
きるから、メモリセルにおける微小な情報記憶電荷のデ
ータ線への読み出し信号を所望のレベルに大きくできる
。メモリマットＭＯないしＭ３のそれぞれは、折り返し
ビット線（データ線）方式をもって構成される。

それ故に、各メモリマットＭＯないしＭ３は、それぞれ
対とされるべき複数のデータ線、すなわち複数の相補デ
ータ線と、それぞれのデータ入出力端子がそれぞれに対
応されたデータ線に結合される複数のダイナミック型メ
モリセルと、それぞれダイナミック型メモリセルの選択
端子が結合される複数のワード線とを持つ。データ線は
、第１図において図示されていないけれども、同図の横
方向に延長される。ワード線は、同図の縦方向に延長さ
れる。

メモリマットＭＯないしＭ３は、それぞれ同じ数のメモ
リセルがマトリックス配置されることによって同じ記憶
容量を持つようにされる。各メモリマットＭＯないしＭ
３の相補データには、それぞれセンスアンプＳＡＯない
しＳＡ３の入出力ノードに結合される。

センスアンプＳＡＯないしＳＡ３は、ロウアドレススト
ローブ信号ＲＡＳに基づいて形成されるセンスアンプの
活性化タイミング信号と、ロウ系のアドレス信号ａｉの
解読信号に応じてロウ系タイミング発生回路Ｒ−ＴＧか
ら出力されるタイミング信号φｐａｏないしφｐａｌに
より、選択されるメモリセルが存在するメモリマットＭ
Ｏ，Ｍ２又はＭｌ、Ｍ３が相補的に動作状態にされる。

このように相補的にメモリマットの選択を行うようにす
ることによって、低消費電力化を実現するものである。

図示のＲＡＭは、各メモリマットにおける複数のメモリ
セルのうちの所望のメモリセルを選択するめのアドレス
選択回路を持つ。アドレス選択回路は、ロウアドレスバ
ッファＲ−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＢ
、　　ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３，カラムアドレスデコーダＣ−ＤＣＲ１〜２．カ
ラムス、イッチ回路ＣＷＯないしＣＷ３から構成される
。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧから発生されるタイミング信号によ
って制御される。

ロウアドレスバッファＲ−ＡＤＢ及びカラムアドレスバ
ッファＣ−ＡＤＢの入力端子が結合されたＲＡＭの外部
端子には、アドレスマルチプレクス方式に従って外部ロ
ウアドレス信号ＡＸＯ−％−ＡＸｉ及びカラムアドレス
信号ＡＹＯ〜ＡＹｉが時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御のためのタイミング信号がロウ系タイミング発生
回路Ｒ−ＴＧから発生されると、それに応答して外部ロ
ウアドレス信号ＡＸＯ〜ＡＸｉを取り込む。その結果と
して、ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３に供給されるべきロウ系の内部相補アドレス信号
ａＸＯ〜ａｘｉがアドレスバッファＲ−ＡＤＢから出力
駆動回路Ｒ−ＤＲＶを介して出力される。

カラムアドレスバッファＣ−ＡＤＨは、カラムアドレス
ストローブ信号ＣＡＳの発生に同期してカラム系タイミ
ング発生回路Ｃ−ＴＯから同様なタイミング信号が発生
されると、それに応答して外部カラムアドレス信号を取
り込み、出力駆動回路Ｃ−ＤＲＶを介してカラムアドレ
スデコーダＣ−ＤＣＲ１に供給されるべきカラム系の内
部相補アドレス信号ａｙ□−ａｙｔを出力する。

ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
は、第１図においてメモリマットＭＯないしＭ３の下側
に配置され、それぞれの出力端子が対応するメモリマッ
トのワード線にに結合されている。これらロウアドレス
デコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、それぞれ
の動作が、ロウ系タイミング発生回路Ｒ−ＴＧから発生
されるワード線選択タイミング信号φＸによって制御さ
れ、そのタイミング信号φＸに同期してワード線選択信
号を出力する。

従って、各メモリマットＭＯないしＭ３のワード線は、
ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
によって形成されたワード線選択信号がそれぞれ供給さ
れることによって選択される。この場合、各ロウアドレ
スデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、最上位
ビットａｘｉを除くロウアドレス信号ａｘＱないしａｘ
ｉ−１を受けてそれを解読、する、これにより、メモリ
マツ）ＭＯないしＭ４のうち、メモリマットＭＯ１Ｍ２
又はＭｌ、Ｍ３の２つのメモリマットの各ワード線が選
択状態にされれ、残り２つのメモリマットのワード線は
非選択のままにされる。

カラムアドレスデコーダＣ−ＤＣＲＩは、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲ１は、図示のようにメモリマットの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリフッ戸
ト上に延長されてカラムスイッチ回路ＣＷＯないしＣＷ
３に結合されている。カラムアドレスデコーダＣ−ＤＣ
Ｒ１は、それ自体本発明に直接関係が無いのでその詳細
を図示しないが、各データ線選択線にそれぞれ出力を与
える複数の単位回路から成る。

カラムスイッチ回路ＣＷＯないしＣＷ３は、メモリマツ
）ＭＯないしＭ３に対応されて設けられた共通データ線
と相補データとの間にそれぞれ設けられ、それぞれカラ
ムアドレスデコーダＣ−ＤＣＲＩによって形成されたデ
ータ線選択信号が共通に供給される。

上記４対の共通データ線の中から一対（１ビツト）の信
号の選択を行うため、メモリマットＭＯ！ないしＭ３に対応された４対の共通データ線と、データ
人カバソファＤｆＢの出力端子及びデータ出力バッファ
ＤＯＢの入力端子との間に第２のカラムスイッチ回路Ｃ
Ｗ２Ｌ及びＣＷ２Ｒが設けられている。これらの第２の
カラムスイッチ回路ＣＷ２ＬとＣＷ２Ｒは、それぞれの
動作が第２のカラムアドレスデコーダ回路ＤＣＲ２によ
って形成される選択信号によって制御される。

上記データ入カバソファＤＩＢはζその動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２０カラムスイツチ回路ＣＷ２Ｌ又はＣ
Ｗ２Ｒに供給する。データ入カバソファＤＩＲは、それ
が非動作状態に置かれているとき、高出力インピーダン
ス特性を示す。

データ出力バッファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記第２のカラムスイッ
チ回路ＣＷ２Ｌ又はＣＷ２Ｒを通して出力された読み出
し信号を受けて、これを増幅して外部端子Ｄｏｕｔへ送
出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＧは、外部端子から供給されるカラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥを受けることによって書き込み／読み出しモー
ドの識別と、それに応じたカラム系及び上記種々のタイ
ミング信号を形成する。

ロウ系タイミング発生回路Ｒ−ＴＧは、外部端子から供
給されるロウアドレスストローブ信号正Ａｓと、メモリ
マットＭＯないしＭ３を指示する２ビツトのアドレス信
号ａｔ及び内部ＣＡＳ信号を受けることによって、ロウ
系の各種タイミング信号を形成する。この実施例に従う
と、上記のように４つのメモリマットＭＯないしＭ３の
うち、２個づつが相補的に選択状態にされる。それ故、
センスアンプＳＡＯないしＳＡ３を選択的に活性化させ
るタイミング信号φｐａＯとφｐａｌが必要とされる。

このようなタイミング信号φｐａｏないしφｐａｌを発
生するために上記アドレス信号ａｉが利用される。また
、内部ＣＡ　Ｓ　（を号は、リフレッシュモードの識別
に利用される。すなわち、ロウアドレスストローブ信号
ＲＡＳがハイレベルカラロウレベルにされるタイミング
で、ＣＡＳ信号のレベルがハイレベルならそれを判定し
てリフレッシュ信号ＲＥＦを出力する（ＣＡＳビフォヮ
ーＲＡＳリフレッシュ）。

リフレッシュ制御回路ＲＥＦＣは、リフレッシュ用アド
レスカウンタ回路を含んでいる。リフレソシュ制御回路
ＲＢＦＣは、上記レソシュ信号ＲＥＦが供給されると起
動され、リフレッシュ用アドレス信号ａｘＱ’　〜ａｘ
ｉ’　をロウアドレスバッファＲ−ＡＤＢに供給する。

ロウアドレスバッファＲ−ＡＤＢは、入力にマルチプレ
クサ機能を持ち、上記リフレッシュモードのときには、
その入力が外部アドレス端子（ＡＸＯ＝ＡＸｔ）から上
記リフレッシュ用アドレス端子（ａｘｏ’　〜ａｘｉ’
）に切り換えられる。

この実施例では、上記のようにメモリマットＭＯとＭｌ
及びＭ２とＭ３が相補的に選択状態にされることに着目
し、言い換えるならばあるメモリマットが選択状態にさ
れるとき非選択状態にされるメモリマットが存在し、そ
のセンスアンプも同様に非動作状態に置かれることに着
目して、非動作状態のセンスアンプの共通ソース線を動
作状態にされるセンスアンプの電圧供給線に用いるよう
にするものである。この場合、非動作状態におかれるべ
きセンスアンプを非動作状態のままに維持する必要から
、同図において点線で示すようにセンスアンプＳＡＯと
ＳＡＩ及びＳＡ２とＳＡ３におけるＰチャンネル領域　
Ｓ　Ｆ　ＥＴのソースが共通接続されるＰ側共通ソース
線と、ＮチャンネルＭＯＳＦＥＴのソースが共通接続さ
れるＮ側共通ソース線とを交差的に接続するものである
。このことは、次の詳細な説明から理解されよう。

第１図には、上記第３図におけるメモリマットＭ２とＭ
３の具体的一実施例の回路図が代表として例示的に示さ
れている。同図において、チャンネル（バックゲート）
部に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳＦＥＴの基板ケートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴＩＪ板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される０図示しな
い基板バイアス電圧発生回路は、半導体基板に供給すべ
き負のバックバイアス電圧を発生する。これによって、
ＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートにバックバ
イアス電圧が加えられることになり、そのソース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。キャパシタ形成領
域は、特に制限されないが、キャパシタ形成領域上には
、比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポ
リシリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、特に制限されないが
、イオン打ち込み法によるＮ型領域（チャンネル領域）
が形成される。これによって、ＩＮ目ポリシリコン層、
薄い絶縁膜及びチャンネル領域からなるキャパシタが形
成される。フィールド酸化膜上の１層目ポリシリコン層
は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２Ｎ目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜゛、１層目及び２層目ポリシリコン層
によって覆われていない活性領域表面には、それらを不
純物導入マスクとして使用する公知の不純物導入技術に
よってソース、ドレイン及び半導体配Ｈ８Ｉ域が形成さ
れてる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

同図においては、上記のように２つのメモリマットＭ２
とＭ３とそれらに設けられるセンスアンプ及び共通デー
タ線回路が代表として例示的に示されている。上記メモ
リマットＭ２とＭ３は、図示のように折り返しビット線
（データ線）方式をもって構成される。それ故に、各メ
モリマットは、それぞれ対とされるべき複数のデータ線
すなわち複数の相補データ線り、　Ｄと、それぞれのデ
ータ入出力端子がそれぞれに対応されたデータ線に結合
される複数のダイナミック型メモリセルと、それぞれダ
イナミック型メモリセルの選択端子が結合される複数の
ワードＬａＷとを持つ。上記メモリマツ）Ｍ２とＭ３の
相互は、互いに同じ構成、すなわち、互いに等しい数の
データ線、メモリセル及びワード線を持つようにされる
。

例えば、メモリマットＭ２は、例示的に示された２対の
データｖＡＤ、Ｄ及び２本のワード線及びそれぞれの交
差点に配置された複数のダイナミック型メモリセルから
成る。メモリマットＭ２は、上述のように折り返しビッ
ト線方式とされる。それ故に、メモリセルは、１つの相
補データ１０゜Ｄと１つのワード線Ｗとによって構成さ
れる２つの交点のうちの一方のデータ線り又はＤに対応
して配置される。

１ビツトのメモリセルＭＣは、図示されているμうに、
情報記憶キャパシタＣｓとアドレス選択用Ｎチャンネル
ＭＯＳＦＥＴＱｍとからなり、論理“１”、“０”の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを相補データ線の一方にに結合させ、そ
のデータ線の電位がキャパシタＣ３に蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。

このような微小な読み出し信号を検出するセンスアンプ
ＳＡ２のセンス動作のための基準電位を形成する方式と
して、この実施例ではハーフプリチャージ方式が利用さ
れる。すなわち、プリチャージ回路は、センスアンプＳ
ＡＩの増幅動作によってハイレベル（Ｖ　ｃｃ）とロウ
レベル（０■）にされた相補データ線り、Ｄ間を上記セ
ンスアンプＳＡ２が非動作状態にされた期間に短絡する
ＭＯＳ　Ｆ　ＥＴＱ　１により約Ｖｃｃ／２のプリチャ
ージ電圧を形成する。上記ＭＯＳＦＥＴＱＩのゲートに
は、特に制限されないが、ロウ系のタイミング信号ＲＡ
Ｓ　２が供給される。

センスアンプＳＡ２を構成する各単位回路ＵＳＡは、第
２図に示すように、ＰチャンネルＭＯＳＦＥＴＱ３０．
Ｑ３２とＮチャンネルＭＯＳＦＥＴＱ３１．Ｑ３３とに
よりそれぞれ構成された２つのＣＭＯＳインバータ回路
の入力端子と出力端子が互いに交差接続されたＣＭＯＳ
ラッチ回路により構成される。このＣＭＯＳラッチ回路
の一対の入出力端子は、対応する相補データ線り、Ｄに
結合される。上記ＰチャンネルＭＯＳＦＥＴＱ３０、Ｑ
３２のソースは、同じメモリマットに設けられた他の単
位回路ＵＳＡのそれとアルミニュウム配線によって共通
化されることにより、第１図におけるＰ側の共通ソース
線ｐｓｏ　＜メモリマットＭ２）　、Ｐｓｉ　　（メモ
リマットＭ３）が構成される。ＮチャンネルＭＯＳＦＥ
ＴＱ３１．Ｑ３３のソースは、上記同様な他の単位回路
ＵＳＡのそれとアルミニュウム配線によって共通化され
ることにより第１図におけるＮ側の共通ソース締ＮＳＯ
（メモリマットＭ２）　、ＮＳＩ　　（メモリマットＭ
３）が構成される。

上記センスアンプＳＡ２におけるＰ側の共通ソース線Ｐ
ＳＯには、特に制限されないが、同図において上側に配
置される並列形態のＰチャンネルＭＯ３ＦＢＴＱ１３．
Ｑｌ４を通して電源電圧Ｖｃｃが供給され、Ｎ側の共通
ソース線ＮＳＯには、同図において下側に配置される同
様な並列形態のＮチャンネルＭＯＳＦＥＴＱ１？、Ｑｌ
８を通して回路の接地電圧Ｖｓｓが供給される。

上記ＭＯＳＦＥＴＱＩ　３．Ｑｌ　７のゲートには、メ
モリマットＭ２が選択される動作サイクルではセンスア
ンプＳＡ２を活性化させる相補タイミングパルスφｐａ
００．　　φｐａｏＯが印加され、ＭＯＳＦＥＴＱ１４
．Ｑｌ８のゲートには、上記タイミングパルスφｐａ０
０．　　φｐａｏＯより遅れた、相補タイミングパルス
φｐａｉ１．　　φｐａｏ１が印加される。このように
することによって、センスアンプＳＡ２の動作は２段階
に分けられる。タイミングパルスφｐａｏｏ。

φｐａ００が発生されたとき、すなわち第１段階におい
ては、比較的小さいコンダクタンスを持つＭＯＳＦＥＴ
Ｑ１３及びＱｌ７による電流制限作用によってメモリセ
ルからの一対のデータ線間に与えられた微小読み出し電
圧は、不所望なレベル変動を受けることなく増幅される
。上記センスアンプＳＡ２での増幅動作によって相補デ
ータ線電位の差が大きくされた後、タイミングパルスφ
ｐａｏ１＋φｐａｉｌが発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つＭＯＳ
ＦＥＴＱＩ　４．Ｑｌ　８がオン状態にされる。センス
アンプＳＡ　２（７）増幅動作は、ＭＯＳＦＥＴＱＩ　
４゜Ｑｌ８がオン状態にされることによって速くされる
。このように２段階に分けて、センスアンプＳＡ２の増
幅動作を行わせることによって、相補データ線の不所望
なレベル変化を防止しつつデータの高速読み出しを行う
ことができる。このことは、センスアンプＳＡ３の増幅
動作において、タイミ加されるＭＯＳＦＥＴＱ１５、Ｑ
ｌ６及びＱｌ９、Ｑ２０においても同様である。

例えば、上記共通ソース線ＰＳＯにＰチャンネルＭＯＳ
ＦＥＴＱ１３、Ｑｌ４を介して電源電圧Ｖｃｃが供給さ
れ、上記共通ソース線ＮＳＯにＮチャンネルＭＯＳＦＥ
ＴＱＩ　？、ＱｌＢを介して回路の接地電位が供給され
ることによって、センスアンプＳＡ２が動作状態にされ
ると、選択されたメモリセルから一方の相補データ線に
与えられた微小読み出し信号を、他方の相補データ線の
ハーフプリチャージ電圧を基準電圧として差動増幅動作
を行う。このとき、メモリマットＭ３は非選択状態にさ
れ、これに応じて、上記センスアンプＳＡ３のパワース
イッチＭＯＳＦＥＴＱＩ　５、Ｑｌ６及びＱｌ９、Ｑ２
０はオフ状態にされる。それ故、センスアンプＳＡ３は
非動作状態に置かれる。

この実施例では、前記のように上記相補的に動作状態に
されるセンスアンプＳＡ２とＳＡ３のＮ側の共通ソース
線ＮＳＯ，ＮＳＩとＰ側の共通ソース線ＰＳＯとＰＳｌ
が交差的に接続される。すなわち、センスアンプＳＡ２
のＮ側の共通ソース線ＮＳＯはセンスアンプＳＡ３のＰ
側共通ソース線ＰＳ１と、センスアンプＳＡ２のＰ側の
共通ソースセンスアンプＰＳＯはセンスアンプＳＡ３の
Ｎ側共通ソース線ＮＳＩに接続される。

したがって、上記のようにセンスアンプＳＡ２が動作状
態にされるとき、非動作状態にされるべきセンスアンプ
ＳＡ３のＮ側共通ソース線ＮＳＩは電源電圧Ｖｃｃのよ
うなハイレベルが供給され、Ｐ側共通ソース′ａＰＳ１
は回路の接地電位のようなロウレベルが供給され、通常
の動作状態とは逆レベルの電圧が供給される。これによ
って、センスアンプＳＡ３は非動作状態に維持される。

一方、動作状態にされるセンスアンプＳＡ２においては
、上記センスアンプＳＡ３の共通ソース線ＮＳＩ及びＰ
Ｓｌを通しても電流が流れるようにされる結果、実質的
に寄生抵抗が半減される。

これによって、上記電圧供給源としてのＭＯＳＦＥＴＱ
１３、Ｑ１４からみた遠端部、言い換えるならば、同図
において下側に配置される単位のセンスアンプＵＳＡに
、共通ソース線ＰＳＯとＮＳ１から電圧供給が行われる
結果、その動作電圧の立ち上がりが高速に行われる。ま
た、上記電圧供給源としてのＭＯＳＦＥＴＱＩ　７、Ｑ
１８からみた遠端部、言い換えるならば、同図において
上側に配置される単位のセンスアンプＵＳＡに、共通ソ
ース線ＮＳＯとＰＳｌから電圧供給（ロウレベルへの引
き抜き）が行われる結果、その動作電圧の立ち下がりが
高速に行われる。これによって、センスアンプＳＡ２の
動作速度が速くされる。

このことは、センスアンプＳＡ３が動作状態にセンスア
ンプＳＡ２が非動作状態にされるときも同様であり、セ
ンスアンプＳＡ３の増幅動作に必要な電源電圧Ｖｃｃの
供給が、共通ソース線ｐｓｉとＮＳＯ２回路の接地電位
の供給が共通ソース線ＮＳＩとＰＳＯとにより行われる
ことによって高速化が図られる。このことは、図示しな
いメモリマットＭＯとＭｌにおけるセンスアンプＳＡＯ
とＳＡＩにおいても同様である。図示しないメモリマッ
トＭＯとＭｌにおけるセンスアンプＳＡＯとＳＡＩにお
いても同様である。

また、図示しないが、上記共通ソース線ＮＳＯとＰＳＯ
（ＮＳＩとＰＳｌ）の間には、前記信号ＲＡＳ２等によ
りオン状態にされるプリチャージＭＯＳ　Ｆ　ＥＴが設
けられる。これによって、チップ非選択状態のときには
、相補データ線に対応して共通ソース線ＮＳＯとＰＳＯ
（ＮＳＩとＰＳｌ）は、Ｖｃｃ／２にプリチャージされ
る。このとき、上記のような共通ソース線ＮＳＯとＰＳ
ｌ及びＰＳＯとＮＳＩの交差接続によって、それぞれに
は同じ数のＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
ＯＳ　Ｆ　ＥＴが結合されるものとなる。したがって、
交差接続された２組の共通ソース線の寄生容量が等しく
なって、相補データ線のプリチャージレベルとほり等し
いプリチャージレベルにすることができる。

なお、同図において、ロウ（Ｘ）アドレスデコーダＲ−
ＤＣＲ２とＲ−ＤＣＲ３は、それぞれの出力端子が対応
するメモリマツ）Ｍ２とＭ３ワード線Ｗに結合されてい
る。これらロウアドレスデコーダＲ−ＤＣＲ２とＲ−Ｄ
ＣＲ３は、それぞれの動作がタイミング発生回路から発
生されるワード線選択タイミング信号によって制御され
、そのタイミング信号に同期してワード線選択信号を出
力する。この場合、上記２つのロウアドレスデコーダＲ
−ＤＣＲ２とＲ−ＤＣＲ３のうち、１つのロウアドレス
デコーダが１本のワード線選択信号を出力し、残りの１
つのロウアドレスデコーダはワード線選択信号を出力し
ない、このようなワード線の選択動作に応じて、上記セ
ンスアンプＳＡ２とＳＡ３の動作が対応して行われる。

カラム（Ｙ）アドレスデコーダＣ−ＤＣＲ１は、タイミ
ング発生回路から出力されるデータ線選択タイミング信
号もしくはカラム選択タイミング信号によってその動作
が制御され、そのタイミング信号に同期してデータ線選
択信号もしくはカラム選択信号を出力する。カラムアド
レスデコーダＣ−ＤＣＲ１の例示的に示された出力線す
なわちデータ線選択線Ｙｌ、Ｙ２は、メモリマットＭ３
、Ｍ２の他、図示されないメモリマットＭ１とＭＯに対
応されたカラムスイッチ回路を構成するスイッチＭＯＳ
ＦＥＴ　（例えばＱ２．Ｑ３等）のゲートに共通に接続
される。データ線選択線Ｙ１とＹ２は、特に制限されな
いが、相補データ線に対応して設けられる。

カラムスイッチ回路を構成する１つの単位回路は、メモ
リマットＭ２とＭ３において、例示的に示されているよ
うに共通相補データ線ＣＤ１．ＣＤ１及びＣＤ２．ＣＤ
２と相補データ線り、Ｄとの間にそれぞれ設けられ、そ
れぞれカラムアドレスデコーダＣ−ＤＣＲ１によって形
成されたデータ線選択信号が共通に供給されたＮチャン
ネル型のスイッチＭＯＳＦＥＴＱ２．Ｑ３及びＱ５．Ｑ
６、Ｑ８．Ｑ９及びＱｌｌ、Ｑ１２等により構成される
。

この実施例に従うと、合計４個のメモリマットＭＯない
しＭ３のカラムスイッチ回路ＣＷＯ〜ＣＷ３に対してカ
ラムアドレスデコーダＣ−ＤＣＲ１の出力信号を共通に
供給することによって、回路の簡素化を図ることができ
る。

特に制限されないが、これらの共通データ線Ｃメンアン
プの入力端子と、データ人力バッファの出力端子に接続
される。上記メインアンプは、上記センスアンプと類似
の０Ｍ０３回路により構成され、その増幅出力信号はデ
ータ出力バッファを通して外部端子へ送出される。

第４図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、前記第１図に示したようなセンスアン
プのいっそうの高速動作化を図るために、Ｐ側の共通ソ
ース線ＰＳ１、ＰＳＯの前記遠端側（下側）に、ブース
ト回路ＢＳＴ２、ＢＳＴ３が設けられる。同図には、上
記ブースト回路ＢＳＴ３の具体的回路が代表として例示
的に示されている。

上記Ｐ側の共通ソース１ｐｓｉの遠端側は、ＭＯＳＦＥ
ＴＱ２１を介してブートストラップ容量ＣＢの一方の電
極に結合される。このブートストラップ容ＩＩｃＢの他
方の電極には、センスアンプＳＡ３の動作タイミング信
号φｐａｌｌがインバータ回路Ｎ１とＮ２を通して遅延
されて供給される。

上記ブートストラップ容ｔＣＢの一方の電極には、信号
ＲＡＳ２を受けるプリチャージＭＯＳＦＥＴＱ２２が設
けられる。これにより、非選択状態のとき、ＭＯＳＦＥ
ＴＱ２２がオン状態になってブートストラップ容量ＣＢ
をプリチャージする。上記ＭＯＳＦＥＴＱ２１のゲート
には、上記タイミング信号φｐａｉｌを受けるＭＯＳＦ
ＥＴＱ２３を介して電源電圧ＶＣＣが供給される。この
ＭＯＳＦＥＴＱ２３は、上記ＭＯＳＦＥＴＱ２１の動作
制御と、キャパシタＣ１のプリチャージ動作を行う。

このキャパシタＣ１の他方の！極には、上記インバータ
回路Ｎ１とＮ２により遅延されたタイミング信号が供給
される。また、上記ＭＯＳＦＥＴＱ２１のゲートと回路
の接地電位点との間には、上記信号ＲＡＳ２を受けるリ
セットＭＯＳＦＥＴＱ２４が設けられる。

センスアンプＳＡ２におけるＰ側の共通ソース線ＰＳＯ
の遠端側にも、上記Ｗ４４Ｒのブースト回路ＢＳＴ２が
設けられる。このブースト回路ＢＳＴ２は、センスアン
プＳＡ２の動作タイミング信号φｐａｏ１によりその起
動がかけられる。

この実施例のブースト回路ＢＳＴ３の動作は、次の通り
である。

ＲＡＭが非選択状態のとき、ＭＯＳＦＥＴＱ２２がオン
状態になって、ブートストラップＣＢの一方の電極に電
源電圧Ｖｃｃを供給する。このとき、タイミング信号φ
ｐａｉｌのロウレベルによってブートストラップ容量Ｃ
Ｂの他方の電極には、回路の接地電位が与えられること
により、上記ブートストラップＣＢにはＶｃｃ−Ｖｔｈ
　（ＶｔｈはＭＯＳＦＥＴＱ２２のしきい値電圧）にプ
リチャージされる。

センスアンプＳＡ３が動作状態にされるとき、タイミン
グ信号φｐａｉｌがハイレベルにされると、ＭＯＳＦＥ
ＴＱ２１がオン状態にされるとともに、キャパシタＣ１
にプリチャージがなされる。インバータ回路Ｎ１とＮ２
により遅れてキャパシタＣ１とＣＢの他方の電極がロウ
レベルからハイレベルに変化する。これにより、ブート
ストラップＣＢの一方の電極から昇圧された電圧がＭＯ
ＳＦＥＴＱ２１を通してＰ側の共通ソース線ＰＳ１に伝
えられる。これと同時にキャパシタＣ１によるブートス
トラップ作用によってＭＯＳＦＥＴＱ２１のゲート電圧
も昇圧される。

この実施例のように低出力インピーダンスを持つブート
ストラップ回路によってＰ側の共通ソース線ＰＳ１の遠
端側に昇圧電圧を供給する構成によって、上記共通ソー
ス線ＰＳ１の立ち上がりを速くできる。なお、上記連単
側からも電源電圧°Ｖｃｃを供給することも考えられる
が、上記メモリマットＭ３等の上側から配線によって電
源線が引き回されて構成されるため、その寄生抵抗が大
きくなり電源供給動作時の電圧降下が大きくなって、そ
のハイレベルへの立ち上がりを速くする効果が期待でき
ない。この実施例では、上記のようにブートストラップ
容量ＣＢに蓄積された電荷を利用するものであるためは
、その出力インピーダンスが小さくできる結果、ハイレ
ベルへの立ち上がりを速（できるものである。

なお、上記のようにＰ側の共通ソース線に対してブート
ストラップ回路を設ける理由は、単位のセンスアンプを
構成するＰチャンネルＭＯＳＦＥＴが、ＮチャンネルＭ
ＯＳＦＥＴに比べて大きなサイズにより形成される結果
、その寄生容量が増大して動作電圧の伝達速度が遅くさ
れるからである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１１アドレス選択により相補的に動作状態にされるＣ
ＭＯＳラッチ回路からなるセンスアンプが設けられる一
対のメモリマットにおけるそれぞれのセンスアンプに動
作電圧を供給するＮ側ソース線とＰ側ソース線を交差的
に接続させるとともに、それぞれの選択動作に応じて動
作電圧を供給することによって、非動作状態にされるべ
きセンスアンプを非動作状態に維持しつつ、そのセンス
アンプの共通ソース線が動作状態にされるセンスアンプ
の動作電圧供給線として利用できる。これによって動作
状態にされるべきセンスアンプにおける共通ソース線の
実質的に寄生抵抗を半分に低減できるから、センスアン
プの高速化を実現できるという効果が得られる。ちなみ
に、約１Ｍビットのような大記憶容量化を実現するセン
スアンプにおける共通ソース線での動作電圧伝播遅延時
間は、マット構成によって異なるが約１０ｎ３ないし２
０ｎ３と大きく、この発明の適用によって約５　ｎｓな
いし１０ｎ３のように高速化できるものである。

（２）メモリマットを相補的に選択状態にすることによ
って、低消費電力化を図ることができるという効果が得
られる。

（３）上記のような共通ソース線ＮＳＯとＰＳｌ及びＰ
ＳＯとＮＳＩの交差接続によって、それぞれには単位の
センスアンプを構成する同じ数のＰチャンネルＭＯＳ　
Ｆ　ＥＴとＮチャンネルＭＯＳ　Ｆ　ＥＴが結合される
ものとなる。したがって、交差接続された２組の共通ソ
ース線の寄生容量が等しくできるから、共通ソース線の
プリチャージレベルを相補データ線のプリチャージレベ
ルとはゾ等しくできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、センスアンプは
左右のメモリマットに対して共通に設けられるという、
いわゆるシエアードセンス方式を採るものであってもよ
い０例えば第３図において、各メモリマットＭＯないし
Ｍ３の中央にセンスアンプを配置して、上記センスアン
プによって分割される左右のメモリマットの相補データ
線にスイッチＭＯＳＦＥＴを介してセンスアンプが選択
的に結合されるようにするものであってもよい。このよ
うなシェアードセンスアンプ方式を採ることによって、
データ線の長さを短くできるから、読み出し信号のレベ
ルマージンを大きくできる。また、第３図において、カ
ラムアドレスデコーダＣ−ＤＣＲ２を中心として、右側
にも同様なメモリマット及びロウデコーダを配置するも
のであってもよい。このように、メモリマットの数は、
必要に応じて種々の実施例形態を採ることができるもの
である。

また、外部端子から供給するアドレス信号は、それぞれ
独立した外部端子からロウアドレス信号とカラムアドレ
ス信号とを同時に供給するものとてもよい、このように
ダイナミック型ＲＡＭの回路構成は授受の変形を行うこ
とができる。

この発明は、相補データ線にそれぞれＣＭＯＳラッチ回
路からなるセンスアンプが設けられる半導体記憶装置に
広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、アドレス選択により相補的に動作状態に
されるＣＭＯＳラッチ回路からなるセンスアンプが設け
られる一対のメモリマットにおけるそれぞれのセンスア
ンプに動作電圧を供給するＮ側ソース線とＰ側ソース線
を交差的に接続させるとともに、それぞれの選択動作に
応じて動作電圧を供給することによって、非動作状Ｉに
されるべきセンスアンプを非動作状態に維持しつつ、そ
のセンスアンプの共通ソース線が動作状態にされるセン
スアンプの動作電圧供給線として利用できる。これによ
って動作状態にされるべきセンスアンプにおける共通ソ
ース線の実質的に寄生抵抗を半分に低減できるから、セ
ンスアンプの高速化を実現できる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す要部具体的回路図、第２図は、単位のセンス
アンプの一実施例を示す回路図、第３図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示すブロック図、第４図は、この発明に係るダイナミック型ＲＡＭ０〜Ｍ
３・・メモリマット、ＳＡＯ〜ＳＡ３・・センスアンプ
、ＵＳＡ・・単位のセンスアンプ、ＢＳＴ２．ＢＳＴ３
−−ブースト回路、Ｒ−ＡＤＨ・・ロウアドレスバッフ
ァ、ｃｗＯ〜ｃｗ３・・カラムスイッチ、ＣＷ２Ｌ、Ｃ
Ｗ２Ｒ・・第２のカラムスイッチ、Ｃ−ＡＤＢ・・カラ
ムアドレスバッファ、Ｒ−ＤＣＲＯ〜Ｒ−ＤＣＲ３・・
ロウテアトレスコーダ、Ｃ−ＤＣＲＩ、ＣＤＣＲ２・・
カラムデコーダ、Ｒ−ＴＧ・・ロウ系タイミング発生回
路、Ｃ−ＴＧ・・カラム系タイミング発生回路、ＤｒＢ
・・データ人カバソファ、ＤＯＢ・・データ出力バッフ
ァ、ＲＥＦＣ・・自動リフレッシュ制御回路

Claims

【特許請求の範囲】１、アドレス選択により相補的に動作状態にされるＣＭ
ＯＳラッチ回路からなるセンスアンプが設けられる一対
のメモリマットと、上記それぞれのメモリマットにおけ
る単位のセンスアンプを構成するＮチャンネルＭＯＳＦ
ＥＴのソースが共通接続されるＮ側共通ソース線と上記
単位のセンスアンプを構成するＰチャンネルＭＯＳＦＥ
Ｔのソースが共通接続されてなるＰ側共通ソース線と、
上記一対のメモリマットに配置される側型ソース線とＰ
側ソース線を交差的に接続する配線手段と、上記それぞ
れのメモリマットのアドレス選択動作に対応して、その
Ｎ側ソース線に一方の動作電圧を供給するＮチャンネル
ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦＥＴと、
そのＰ側ソース線に他方の動作電圧を供給するＰチャン
ネルＭＯＳＦＥＴからなるパワースイッチＭＯＳＦＥＴ
とを含むことを特徴とする半導体記憶装置。２、上記ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯ
ＳＦＥＴからなるパワースイッチＭＯＳＦＥＴは、比較
的早いタイミングでオン状態にされる比較的小さなコン
ダクタンスを持つものと、それより遅れてオン状態にさ
れる比較的大きなコンダクタンスを持つものとが並列接
続されてなるものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。