KR950007452B1

KR950007452B1 - 프리세트 회로

Info

Publication number: KR950007452B1
Application number: KR1019910002226A
Authority: KR
Inventors: 준이치 미야모토; 노부아키 오츠카
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1990-02-13
Filing date: 1991-02-09
Publication date: 1995-07-11
Also published as: KR910016005A; JP2533213B2; US5239207A; JPH03235297A

Abstract

내용 없음.

Description

프리세트 회로

제1도는 본 발명의 반도체 집적회로의 1실시예에 따른 반도체 메모리의 일부를 나타낸 회로도.

제2도는 본 발명의 반도체 집적회로의 다른 실시예에 따른 반도체 메모리의 일부를 나타낸 회로도.

제3도는 반도체 메모리에 있어서 종래의 폴리실리콘퓨즈를 사용한 용장회로(Redundancy 回路)의 어드레스 1비트분을 나타낸 회로도.

제4도는 반도체 메모리에 있어서 종래의 EPROM셀을 사용한 용장회로의 어드레스 1비트분을 나타낸 회로도.

제5도는 제4도의 용장회로의 개선예를 나타낸 회로도.

제6도(a) 및 (b)는 각각 제5도의 용장회로의 동작을 나타낸 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

P1 : 제1P채널 트랜지스터 P2 : 제2P채널 트랜지스터

N1,M2 : M채널 MOS트랜지스터 C : 용량

CM,CM' : 커런트미러회로 10 : EPROM셀

11 : 선택용 트랜지스터 12 : 기억용 트랜지스터

[산업상의 이용분야]

본 발명은 반도체 집적회로, 특히 전원투입시에 집적회로 내부의 소정의 노드를 소망하는 전위로 설정하는 회로에 관한 것으로, 예컨대 반도체 메모리에서의 용장관계( Redundancy 關係)의 정보를 저장하기 위한 불휘발성 메모리셀이 접속되는 노드의 전위를 설정하는 CMOS(상보성 절연게이트형)회로에 관한 것이다.

[종래의 기술 및 그 문제점]

제3도는 종래의 반도체 메모리에 이용되고 있는 용장의 치환어드레스(置換 Address)를 세트하는 회로를 나타내고 있다. 여기에서, 참조부호 Vcc는 전원 전위, Vss는 접지전위, 31은 폴리실리콘의 퓨즈, 32,33은 용량, 34,35는 CMOS 인버터, 36은 CMOS(34)에 크로스커플(cross couple) 접속된 풀업용 P채널 MOSFET(전계효과 트랜지스터), 37은 저항이며, 이 저항(37)과 상기 CMOS인버터(34)와 상기 풀업용 트랜지스터(36)는 래치회로(38)를 형성하고 있다.

이 제3도의 회로에 있어서는, 퓨즈(31)를 절단하는가 하지 않는가를 용장의 치환어드레스 1비트분의 데이터 ″1″,″0″에 대응시키고 있다. 만약 퓨즈(31)가 접속되어 있으면, 래치회로(38)의 입력노드(A)는 저레벨″L″이고, 래치 회로(38)의 출력노드(B)에는 고레벨″H″가 나온다. 반대로, 퓨즈(31)가 절단되어 있으면, 메모리의 전원투입시에 용량결합에 의해 노드(A)는 ″H″레벨로 프리챠지(precharge)되고 출력노드(B)는 ″L″레벨로 프리챠지된다. 이 상태는 전원이 절연될 때까지 래치회로(38)에 의해 유지된다.

이 폴리실리콘퓨즈방식의 단점은, 퓨즈(31)를 절단하기 위한 레이저조사장치 등이 필요하다는 점과 메모리 칩이 패키지에 밀봉된 후에는 용장치환을 할 수 없다는 점에 있다.

이 점을 개량하기 위해 제4도에 나타낸 바와 같이 불휘발성 메모리소자[예컨대 자외선소거ㆍ재기입 가능한 독출전용 메모리소자 : EPROM셀(41)]를 사용한 용장회로가 있다. 이 제4도의 회로에서는, EPROM셀(41)의 기억트랜지스터(42)의 일단이 접지전위(Vss)에 접속되고, 선택트랜지스터(43)의 타단이 상술한 제3도의 회로와 같은 래치회로(38)의 입력노드(A)에 접속되어 있으며, 제3도의 회로중과 동일부분에는 동일부호를 붙이고 있다.

그러나 이 제4도의 회로에서는, 노드(A)의 접지전위(Vss)에 대한 기생용량은 선택트랜지스터(43)의 소오스와 드레인 및 기억트랜지스터(42)이 드레인이어서 노드(A)에는 제3도의 폴리실리콘퓨즈방식의 경우보다도 매우 큰 용량이 부가되고 있다. 따라서, EPROM셀(41)이 소거된 상태(온상태)의 경우에는 노드(A)는 문제없이 ″L″레벨로 된다. 그러나, EPROM셀(41)이 기입되어 그 게이트 문턱치전압(Vth)이 높아진 상태(오프상태)에서 노드(A)가 ″H″레벨로 프리챠지되기 위해서는, 노드(A)와 전원전위(Vcc) 사이에 거대한 용량이 필요하게 된다. 덧붙여 말하면, 4M비트의 EPROM를 예로 들면, 1어드레스를 기억하는데는 10비트가 필요하며, 예컨대 8개의 열어드레스용의 용장회로응 갖춘 메모리에서는 80개의 EPROM셀에 각각 대응하여 80개의 대면적 캐패시터를 갖추지 않으면 않되는데 이것은 거의 불가능에 가깝다.

이 문제를 해결하기 위해서는, 전원투입시에 펄스를 발생하는 회로를 부가하고, 이 펄스에 의해 노드(A)를 프리챠지하는 방법이 있는데, 그 회로예를 제5도에 나타내었다. 이 제5도의 회로에서, 참조부호 51은 노드(A)와 전원전위(Vcc) 사이에 접속된 프리챠지용 P채널 MOS트랜지스터로 이 프리챠지용 메모리(51)의 게이트에는 전원투입시 펄스발생회로(52)의 출력이 공급되도록 되어 있으며, 제4도의 회로중과 동일부분에는 동일부호를 붙이고 있다.

이 제5도의 회로의 기본적인 동작은 제4도의 회로와 같으나, 전원투입시 펄스발생회로(52)에 있어서는 전원투입시 플립플롭(53)의 출력노드(Q)의 레벨이 전원의 상승에 따라 상승하고, 이 레벨이 2단의 인버터(54,55)를 거쳐 인버터(56)로 입력됨과 동시에 지연회로(57)로 입력된다. 그리고, 어떤 일정시간이 경과한 후, 지연회로(57)의 출력레벨에 의해 N채널 트랜지스터(58)가 온되고 상기 노드(Q)가 ″L″레벨로 되돌아가는데, 이 상태가 전원이 절단(shut down)될 때까지 상기 플립플롭(53)에 의해 유지된다. 따라서, 전원투입시에 단시간 ″H″레벨로 되는 펄스가 상기 인버터(55)로부터 출력된다.

이 동작을 제6도(a),(b)에 나타내었다. 제6도(a)에 나타낸 바와 같이 전원의 상승이 빠른 경우에는 문제가 없으나, 제6도(b)에 나타낸 바와 같이 전원의 상승이 느린 경우라든가 상승이 똑같지 않은 경우에는 상기 인버터(55)로부터 충분한 전압의 펄스가 다 나오기 전에 펄스가 종료해 버리는 문제점이 있다. 노드(Q)의 파형진폭의 절대값은 프리챠지용 P채널 트랜지스터(51)의 소오스ㆍ게이트간 전압에 대응하기 때문에, 최악의 경우 상기 프리챠지용 트랜지스터(51)가 온하지 않을 동안에 전원투입시 펄스가 종료해 버릴 가능성도 있을 수 있다. 물론, 지연회로(57)의 지연시간을 전원의 상승보다 충분히 길게 취하면 문제가 없으나, 지연회로(57)의 지연을 증가시키기 위해서는 일반적으로 다대한 패턴면적의 증가를 수반하는 게다가, 사양적으로도 전원의 상승의 최대 값을 규정하는 것은 법용 메모리로서는 어렵다.

상기한 바와 같이 종래의 반도체 집적회로는, 전원의 상승이 느린 경우라든가 상승이 똑같지 않은 경우에는, 전원투입시 펄스의 전압이 충분히 다 나오기 전에 펄스가 종료해 버려 집적회로 내부의 소정의 노드를 소망하는 전위로 설정할 수 없다는 문제가 있다.

[발명의 목적]

본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 전원전압이 어떠한 상승방법을 취하더라도 집적회로 내부의 소정의 노드를 반드시 소망하는 전위로 설정할 수 있는 프리세트회로를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명의 프리세트회로는, 소오스가 제 1 전원에 접속되고, 게이트ㆍ드레인 상호가 접속된 제1MOSFET와, 이 제1MOSFET와 동일도전형이면서 서로의 게이트가 공통으로 접속되고 소오스가 상기 제 1 전원에 접속되며 드레인이 소망하는 전위로 설정해야 할 소정의 노드에 접속된 제2MOSFET와, 상기 제1MOSFET의 드레인과 제 2 전원 사이에 접속된 용량을 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같은 구성의 본 발명의 프리세트회로에서는, 전원투입전에는 제1 MOSFET의 드레인과 용량의 접속점이 제 2 전원의 레벨이고, 전원이 투입되어 전원과 상기 접속점과의 전위치가 제1MOSFET이 문턱치전압을 넘어 제1MOSFET가 온하면 용량에 대하여 프리챠지전류 또는 디스챠지(discharge) 전류가 흐른다. 여기에서, 제1MOSFET와 제2MOSFET의 크기가 같다고 하면, 제1MOSFET와 같은 양의 전류가 제2MOSFET로부터 상기 접속점으로 흘러 이 접속점은 소망하는 전위로 프리챠지 또는 디스챠지되게 된다.

[실시예]

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 반도체 집적회로의 1실시예에 따른 반도체 메모리의 용장회로의 일부를 나타내고 있다. 여기에서, 참조부호 P1은 소오스가 제 1 전원(본 실시예에서는 전원전위 Vcc)에 접속되고 게이트ㆍ드레인 상호가 접속된 제1P채널 MOS트랜지스터, P2는 상기 제1P채널 MOS트랜지스터(P1)와 동일도전형이면서 서로의 게이트가 공통으로 접속되고 소오스가 상기 전원전위(Vcc)에 접속되며 드레인이 소망하는 전위로 설정해야 할 소정의 노드(A)에 접속된 제2P채널 MOS트랜지스터, C는 상기 제1P채널 MOS트랜지스터(P1)의 드레인과 제 2 전원(본 실시예에서는 접지전위 Vss) 사이에 접속된 용량이다. 상기 2개의 P채널 MOS트랜지스터(P1 및 P2)는 커런트미러회로(CM)를 형성하고 있다.

상기 노드(A)와 접지전위(Vss) 사이에는 불량어드레스를 기억해 두기 위한 EPROM셀(10)이 접속되어 있다. 이 EPROM셀(10)에는 독출시에는 이 셀(10)의 드레인전압을 설정하고 기입시에는 노드(A)로의 고전압인가를 방지하는 선택용 N채널 MOS트랜지스터(11)와, 기억용 N채널 부유게이트형 트랜지스터(12)가 직렬로 접속되어 있고, 상기 노드(A)에 선택용 트랜지스터(11)의 드레인이 접속되며, 기억용 트랜지스터(12)의 소오스가 접지전위(Vss)에 접속되어 있다. 상기 선택용 트랜지스터(11)로서 공핍형 MOS트랜지스터가 이용되는 경우에는 그 게이트는 접지전위(Vss)에 접속된다.

또한, 상기 선택용 트랜지스터(11)로서 증가형 MOS트랜지스터가 이용되는 경우에는, 그 게이트에는 EPROM셀(10)에 대한 기입/독출에 대응하여 접지전위(Vss)/바이어스전위가 인가된다.

그리고, 상기 노드(A)에는 독출회로(13)의 입력단이 접속되어 있고 선택용 트랜지스터(11)와 부유게이트형 트랜지스터(12)와의 접속점에 기입용 MOS트랜지스터 (14)의 일단이 접속되어 있다.

상기 제1도의 회로에 있어서, EPROM셀(10)에 대한 기입/독출은 종래와 마찬가지로 행해진다. 즉, EPROM셀(10)에 대한 기입시에는 기입용 트랜지스터(14)의 타단에 고전압의 기입전압(Vpp)이 인가되고, 기입용 트랜지스터(14)의 게이트에 기입제어신호가 인가되며, 기억용 트랜지스터(12)의 게이트에 기입전압(Vpp)이 인가된다. 이때, 노드(A)와 기억용 트랜지스터(12)는 선택용 트랜지스터(11)에 의해 분리된다. 이에 대해, 상기 EPROM셀(10)로부터의 독출상태일 때에는, 기입용 트랜지스터(14)는 오프상태로 되고, 기억용 트랜지스터(12)의 게이트에 독출전압(통상의 전원전압 Vcc)이 인가되며, 기억용 트랜지스터(12)는 기입/비기입상태에 따라 결정되는 문턱치전압에 대응하여 오프/온상태로 되어 노드(A)에 독출데이터가 나타난다.

한편, 전원투입전에는 제1P채널 MOS트랜지스터(P1)의 드레인과 용량(C)과의 접속점(노드 B)은 ″L″레벨이고, 전원이 투입되어 전원과 노드(B)와의 전위차가 제1P채널 MOS트랜지스터(P1)의 문턱치전압(Vth)을 넘어 제1P채널 MOS트랜지스터 (P1)가 온하면 용량(C)에 대해 충전전류가 흐른다. 여기에서, 상기 2개의 MOS트랜지스터(P1 및 P2)의 크기가 같다고 하면, 제1P채널 MOS트랜지스터(P1)와 같은 양의 전류가 제2P채널 MOS트랜지스터(P2)로부터 노드(A)로 흘러 이 노드(A)가 프리챠지되게 된다.

제1도의 회로의 특징의 하나는, 전원투입시에는 전원의 상승시간에 구애받지 않고 노드(B)는 최종적으로는 전원(Vcc―Vth)까지 상승한다는 점에 있다. 따라서, 노드(A)에는 노드(B)와 마찬가지로 총량 Q＝C(Vcc－Vth)의 전하가 유입되고, 이 노드(A)가 고임피던스이면[EPROM셀(10)이 기입되어 있으면] 반드시 ″H″레벨로 프리챠지된다.

제1도의 회로의 또 하나의 특징은, 정상상태에 있어서 직류전류는 흐르지 않고 CMOS회로의 특징인 스탠바이전류가 0인 사양을 만족하는 것이 가능하다는 점에 있다.

또한, 충전의 전하량(Q)을 크게 하기 위해서는 용량(C)을 크게 취하는 단순한 방법도 있으나, MOS트랜지스터(P1)에 대하여 MOS트랜지스터(P2)의 컨덕턴스를 크게 취함으로써 전하량(Q)을 벌 수 있어서 용량(C)을 크게 취하는 것에 따른 칩면적의 증대를 억제할 수 있다. 예컨대, MOS트랜지스터의 채널폭(W)/채널길이(L)의 비를 MOS트랜지스터(P1)와 MOS트랜지스터(P2)에서 m으로 취하면, MOS트랜지스터 (P2)에는 커런트미러의 원리로 mQ의 전하가 흐르게 된다.

또, 어드레스 1비트분의 기억에 대해 상기한 바와 같은 제2P채널 MOS트랜지스터(P2), EPROM셀(10), 독출회로(13), 기입용 트랜지스터(14)의 1조가 필요하지만, 제1P채널 MOS트랜지스터(P1) 및 용량(C)은 메모리 전체에서 1개 있으면 되므로 면적적인 증대로는 되지 않는다.

또, 제1도의 회로는 노드(A)를 ″H″레벨로 프리챠지하는 예를 나타내었으나, 제2도에 나타낸 바와 같이 노드(A)와 접지전위(Vss) 사이에 N채널의 커런트미러회로 (CM')의 출력측 트랜지스터(N2)를 접속하고, 그 입력측 트랜지스터(N1)의 드레인과 전원전위(Vcc) 사이에 용량(C)을 접속하면, 전원투입시에 노드(A)를 ″H″레벨로 디스챠지할 수도 있다. 제2도에 있어서, 제1도중과 동일부분에는 동일부분을 붙이고 있다.

또, 상기 각 실시예에서는 용장의 치환어드레스의 데이터가 기입된 EPROM셀( 10)이 접속된 노드(A)를 프리챠지 또는 디스챠지하는 경우를 나타내었으나, 용장을 사용하는가 사용하지 않는가의 데이터가 기입된 EPROM셀이 접속된 노드라든가 용장의 치환데이터 또는 용장의 유무를 나타내는 기호데이터(Signature data)가 기입된 PROM셀이 접속된 노드와 같이 용장관계의 정보가 저장되는 불휘발성 메모리셀이 접속된 노드 등, 요컨대 전원투입시에 집적회로 내부의 소정의 노드를 소망하는 전위로 설정할 필요가 있는 경우에 본 발명을 적용할 수 있다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상술한 바와 같이 본 발명에 따른 프리세트회로에 의하면, 전원전압이 어떠한 상승방법을 취하더라도 집적회로 내부의 소정의 노드를 반드시 소망하는 전위로 설정할 수 있다.

Claims

소오스가 제1전원에 접속되고, 게이트ㆍ드레인 상호가 접속된 제1MOSFET (P1,N1)와, 이 제1MOSFET(P1,N1)와 동일도전형이면서 서로의 게이트가 공통으로 접속되고, 소오스가 상기 제 1 전원에 접속되며, 드레인이 소망하는 전위로 설정해야 할 소정의 노드에 접속된 제2MOSFET(P2,N2) 및, 상기 제1MOSFET(P1,N1)의 드레인과 제 2 전원 사이에 접속된 용량(C)을 구비하여 구성된 것을 특징으로 하는 프리세트회로.
제1항에 있어서, 상기 노드에 불휘발성 메모리셀이 접속되고, 이 불휘발성 메모리셀에는 용장괸계의 저보가 저장되는 것을 특징으로 하는 프리세트회로.
제1항 또는 제2항에 있어서, 1개의 제1MOSFET의 게이트에 대해 복수개의 제2MOSFET의 게이트가 공통으로 접속되는 것을 특징으로 하는 프리세트회로.
제1항 또는 제2항에 있어서, 제1MOSFET(P1,N1)보다도 제2MOSFET( P2,N2)의 컨덕턴스가 큰 것을 특징으로 하는 프리세트회로.