JP2014116729A - パワーオンリセット回路 - Google Patents

Abstract

【課題】パワーオンリセット信号がセットされない事態を抑制する技術を提供すること。
【解決手段】キャパシタＣ１の一端が電源電圧端子３に接続されており、キャパシタＣ１の他端が電流源２を介して基準電圧端子４に接続されている。インバータ回路ＩＮＶ１の入力がキャパシタＣ１の他端と電流源２の中間ノードＮ１に接続されており、インバータ回路ＩＮＶ１の出力が出力端子５に接続されている。電流源２は、電源電圧端子３に印加される電源電圧Ｖｄｄが所定電圧以上になったときに電流の生成を開始するように構成されている。
【選択図】図１

Description

本発明は、パワーオンリセット回路に関する。

電源投入後の一定期間にリセット信号を出力するパワーオンリセット回路が知られており、その一例が特許文献１に開示されている。図７に、特許文献１に開示される技術が適用されたパワーオンリセット回路１００を概略して示す。

パワーオンリセット回路１００では、キャパシタＣ１０の一端が電源電圧端子１３に接続されており、キャパシタＣ１０の他端が電流源１２を介して基準電圧端子１４に接続されている。インバータ回路ＩＮＶ１０は、回路構成が共通の第１インバータ回路１０ａと第２インバータ回路１０ｂを有している。第１インバータ回路ＩＮＶ１０ａの入力がキャパシタＣ１０の他端と電流源１２の中間ノードＮ１０に接続されており、第１インバータ回路ＩＮＶ１０ａの出力が第２インバータ回路ＩＮＶ１０ｂの入力に接続されており、第２インバータ回路ＩＮＶ１０ｂの出力が出力端子１５に接続されている。

パワーオンリセット回路１００では、電源電圧Ｖｄｄの投入前において全てのノードがローレベルである。電源電圧端子１３に電源電圧Ｖｄｄが印加されると、キャパシタＣ１０の容量カップリングによって中間ノードＮ１０の電圧がインバータ回路ＩＮＶ１０の論理閾値電圧を越えて電源電圧Ｖｄｄまで上昇する。このため、第１インバータ回路ＩＮＶ１０ａでは、入力電圧がハイレベルとなり、出力電圧がローレベルに維持される。さらに、第２インバータ回路ＩＮＶ１０ｂでは、入力電圧がローレベルとなるので、出力電圧がハイレベルとなる。この結果、出力端子１５にパワーオンリセット信号ＰＯＲがセットされる。その後、電流源１２を介してキャパシタＣ１０の他端に蓄積された電荷が放電されると、中間ノードＮ１０の電圧が低下する。中間ノードＮ１０の電圧がインバータ回路ＩＮＶ１０の論理閾値電圧を下回ると、第１インバータ回路ＩＮＶ１０ａの出力電圧がローレベルからハイレベルに反転し、次いで、第２インバータ回路ＩＮＶ１０ｂの出力電圧がハイレベルからローレベルに反転し、パワーオンリセット信号ＰＯＲが解除される。

特開２０１２−１０５００７号公報

図７に示されるパワーオンリセット回路１００では、電流源１２がキャパシタＣ１０から電荷を常に放電するように構成されている。このため、電源電圧Ｖｄｄが投入された直後の中間ノードＮ１０の電圧は、電源電圧Ｖｄｄの立上がり速度と電流源１２による放電速度に基づいて決定される。例えば、電源電圧Ｖｄｄの立上がり速度が遅い場合、中間ノードＮ１０の電圧がインバータ回路ＩＮＶ１０の論理閾値電圧を上回ることができず、パワーオンリセット信号ＰＯＲをセットすることができない事態が発生する。

本明細書は、パワーオンリセット信号がセットされない事態を抑制する技術を提供することを目的としている。

本明細書で開示されるパワーオンリセット回路は、電源電圧端子、基準電圧端子、キャパシタ、電流源、インバータ回路、及び出力端子を備えている。キャパシタの一端が電源電圧端子に接続されており、キャパシタの他端が電流源を介して基準電圧端子に接続されている。インバータ回路の入力がキャパシタの他端と電流源の間の中間ノードに接続されており、インバータ回路の出力が出力端子に接続されている。電流源は、電源電圧端子に印加される電圧が所定電圧以上になったときに電流の生成を開始するように構成されている。

上記パワーオンリセット回路では、電源電圧が所定電圧に上昇するまでは、電流源が電流を生成しない。このため、電源電圧が所定電圧に上昇するまでは、キャパシタと電流源の間の中間ノードの電圧が、容量カップリングによって電源電圧に追随して上昇することができる。したがって、電源電圧端子に印加される電源電圧の立上がり速度が遅い場合でも、パワーオンリセット信号をセットすることができない事態が発生することを抑制することができる。

図１は、第１実施例のパワーオンリセット回路の構成を示す。 図２は、第１実施例のパワーオンリセット回路の変形例の構成を示す。 図３は、第１実施例のパワーオンリセット回路のタイミングチャートを示す。 図４は、第２実施例のパワーオンリセット回路の構成を示す。 図５は、第２実施例のパワーオンリセット回路のタイミングチャートを示す。 図６は、第２実施例のパワーオンリセット回路の変形例の構成を示す。 図７は、従来のパワーオンリセット回路の構成を示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

（特徴１）本明細書で開示されるパワーオンリセット回路の一実施形態は、電源電圧端子、基準電圧端子、キャパシタ、電流源、インバータ回路、及び出力端子を備えている。キャパシタの一端が電源電圧端子に接続されており、キャパシタの他端が電流源を介して基準電圧端子に接続されている。インバータ回路の入力がキャパシタと電流源の間の中間ノードに接続されており、インバータ回路の出力が出力端子に接続されている。
（特徴２）電流源は、電源電圧端子に印加される電圧が所定電圧以上になったときに電流の生成を開始するように構成されていてもよい。
（特徴３）電流源が電流の生成を開始する所定電圧が、インバータ回路が論理を反転する論理閾値電圧以上に設定されていてもよい。この実施形態のパワーオンリセット回路では、インバータ回路の入力電圧が論理閾値電圧を確実に越えるので、パワーオンリセット信号を確実にセットすることができる。
（特徴４）電流源は、第１抵抗素子、ダイオード接続された第１トランジスタ、及び第２トランジスタを有していてもよい。この場合、第１抵抗素子と第１トランジスタは、電源電圧端子と基準電圧端子の間に直列に接続されており、第１抵抗素子が電源電圧端子側に接続されており、第１トランジスタが基準電圧端子側に接続されていてもよい。さらに、第２トランジスタは、キャパシタの他端と基準電圧端子の間に接続されているとともに制御端子が第１トランジスタの制御端子に接続されていてもよい。この電流源は、カレントミラー回路を構成している。
（特徴５）電流源は、ダイオード接続された第３トランジスタ、及び第４トランジスタをさらに有していてもよい。この場合、第３トランジスタと第４トランジスタは、電源電圧端子と基準電圧端子の間に直列に接続されており、第３トランジスタが電源電圧端子側に接続されており、第４トランジスタが基準電圧端子側に接続されているとともに制御端子が第１トランジスタの制御端子に接続されていてもよい。また、インバータ回路は、電流制限用トランジスタ、及び論理用トランジスタを有していてもよい。この場合、電流制限用トランジスタと論理用トランジスタは、電源電圧端子と基準電圧端子の間に直列に接続されており、電流制限用トランジスタが電源電圧端子側に接続されているとともに制御端子が第３トランジスタの制御端子に接続されており、論理用トランジスタが基準電圧端子側に接続されているとともに制御端子がキャパシタの他端と電流源の第２トランジスタの間の中間ノードに接続されていてもよい。電流制限用トランジスタが設けられていることにより、インバータ回路を流れる貫通電流が抑えられ、低消費電力なパワーオンリセット回路が提供される。さらに、インバータ回路がＣＭＯＳ回路ではなく、１つの論理用トランジスタで論理反転されるので、論理閾値電圧が低く抑えられる。
（特徴６）電流源は、第２抵抗素子をさらに有していてもよい。この場合、第２抵抗素子は、第１トランジスタと基準電圧端子の間、及び第２トランジスタと基準電圧端子の間に接続されていてもよい。第２抵抗素子が設けられていると、第２抵抗素子の電圧降下分によって電流源が電流の生成を開始する所定電圧を上昇させることができる。

以下、図面を参照して各実施例を説明する。なお、共通する構成要素に関しては共通した符号を付し、その説明を省略することがある。

図１に示されるように、第１実施例のパワーオンリセット回路１は、定電流源２、キャパシタＣ１、及びインバータ回路ＩＮＶ１を備えている。

定電流源２は、カレントミラー回路を構成しており、第１抵抗素子Ｒ１、第１トランジスタＴｒ１、及び第２トランジスタＴｒ２を有している。第１トランジスタＴｒ１と第２トランジスタＴｒ２は、ｎ型の電界効果トランジスタである。

第１抵抗素子Ｒ１と第１トランジスタＴｒ１は、電源電圧端子３と基準電圧端子４の間に直列に接続されている。第１抵抗素子Ｒ１では、その一端が電源電圧端子３に接続されており、その他端が第１トランジスタＴｒ１のドレイン端子に接続されている。第１トランジスタＴｒ１では、ドレイン端子と制御端子が短絡してダイオード接続されており、ソース端子が基準電圧端子４に接続されている。第２トランジスタＴｒ２は、キャパシタＣ１と基準電圧端子４の間に接続されている。第２トランジスタＴｒ２では、ドレイン端子がキャパシタＣ１に接続されており、制御端子が第１トランジスタＴｒ１の制御端子に接続されており、ソース端子が基準電圧端子４に接続されている。

定電流源２は、第１抵抗素子Ｒ１と第１トランジスタＴｒ１を介して電源電圧端子３から基準電圧端子４に向けて流れる電流に比例した電流を第２トランジスタＴｒ２のドレイン端子からソース端子に向けて流れるように生成する。定電流源２は、電源電圧端子３に印加された電源電圧Ｖｄｄが所定電圧に達するまで電流の生成を開始しないように構成されている。定電流源２が電流の生成を開始する所定電圧は、第１トランジスタＴｒ１の製造プロセス条件に基づいて調整可能である。後述するように、定電流源２が電流の生成を開始する所定電圧は、インバータ回路ＩＮＶ１の論理閾値電圧以上となるように調整される。

なお、図２に示されるように、定電流源２は、第２抵抗素子Ｒ２をさらに有していてもよい。この例では、第１トランジスタＴｒ１のソース端子と第２トランジスタＴｒ２のソース端子が短絡し、双方のソース端子が第２抵抗素子Ｒ２を介して基準電圧端子４に接続されている。第２抵抗素子Ｒ２が設けられていると、第２抵抗素子Ｒ２の電圧降下によって定電流源２が電流の生成を開始する電圧が上昇する。このため、第２抵抗素子Ｒ２が設けられていると、定電流源２が電流の生成を開始する所定電圧がインバータ回路ＩＮＶ１の論理閾値電圧以上となるように調整することが容易となる。

図１に戻る。キャパシタＣ１は、電源電圧端子３と定電流源２の第２トランジスタＴｒ２の間に接続されている。キャパシタＣ１では、その一端が電源電圧端子３に接続されており、その他端が定電流源２の第２トランジスタＴｒ２のドレイン端子に接続されている。

インバータ回路ＩＮＶ１は、回路構成が共通の第１インバータ回路１ａと第２インバータ回路１ｂを有している。第１インバータ回路ＩＮＶ１ａでは、その入力がキャパシタＣ１と定電流源２の第２トランジスタＴｒ２の間の中間ノードＮ１に接続されており、その出力が第２インバータ回路ＩＮＶ１ｂの入力に接続されている。第２インバータ回路ＩＮＶ１ｂでは、その出力が出力端子５に接続されている。なお、第２インバータ回路ＩＮＶ１ｂを省略すると、ハイレベルとローレベルが逆の態様のパワーオンリセット信号ＰＯＲを生成することができる。

第１インバータ回路ＩＮＶ１ａと第２インバータ回路ＩＮＶ１ｂの各々は、ＣＭＯＳ回路として構成されている。この場合、インバータ回路ＩＮＶ１の論理閾値電圧は、電源電圧Ｖｄｄと基準電圧Ｖｓｓの中間値に設定されていてもよい。この例に代えて、インバータ回路ＩＮＶ１には、後述の実施例のような回路構成を採用することもできる。

図３に、パワーオンリセット回路１のタイミングチャートを示す。パワーオンリセット回路１では、電源電圧Ｖｄｄの投入前（ｔ０）において全てのノードがローレベルである。時間ｔ１において、電源電圧端子３に電源電圧Ｖｄｄが印加されると、キャパシタＣ１の容量カップリングによって中間ノードＮ１の電圧Ｖａがインバータ回路ＩＮＶ１の論理閾値電圧を越えて電源電圧Ｖｄｄまで上昇する。このため、第１インバータ回路ＩＮＶ１ａでは、入力電圧（Ｖａに相当する）がハイレベルとなり、出力電圧（Ｖｂに相当する）がローレベルに維持される。さらに、第２インバータ回路ＩＮＶ１ｂでは、入力電圧（Ｖｂに相当する）がローレベルとなるので、出力がハイレベルとなる。この結果、出力端子５にパワーオンリセット信号ＰＯＲがセットされる。

上記したように、定電流源２は、電源電圧Ｖｄｄが投入された直後において、電源電圧Ｖｄｄが所定電圧を越えるまで電流を生成しない。具体的には、定電流源２は、電源電圧Ｖｄｄがインバータ回路ＩＮＶ１の論理閾値電圧を越えるまで電流を生成しない。このため、電源電圧Ｖｄｄがインバータ回路ＩＮＶ１の論理閾値電圧を越えるまでは、中間ノードＮ１の電圧Ｖａが、容量カップリングによって電源電圧Ｖｄｄに追随して上昇することができる。したがって、中間ノードＮ１の電圧Ｖａがインバータ回路ＩＮＶ１の論理閾値電圧を確実に越えることができるので、パワーオンリセット信号ＰＯＲが確実にセットされる。

その後、キャパシタＣ１の中間ノードＮ１側に蓄積された電荷が定電流源２を介して放電されると、中間ノードＮ１の電圧Ｖａが一定速度で低下する。時間ｔ２において、中間ノードＮ１の電圧Ｖａがインバータ回路ＩＮＶ１の論理閾値電圧を下回ると、第１インバータ回路ＩＮＶ１ａの出力電圧（Ｖｂに相当する）がローレベルからハイレベルに反転し、第２インバータ回路ＩＮＶ１０ｂの出力電圧がハイレベルからローレベルに反転し、パワーオンリセット信号ＰＯＲが解除される。

パワーオンリセット信号ＰＯＲが解除された後も、キャパシタＣ１の中間ノードＮ１側に蓄積された電荷が定電流源２を介して放電され、中間ノードＮ１の電圧Ｖａが一定速度で低下し、基準電圧Ｖｓｓに達する。その後、時間ｔ３において、電源電圧Ｖｄｄが基準電圧Ｖｓｓになると、キャパシタＣ１の容量カップリングによって中間ノードＮ１の電圧Ｖａが基準電圧Ｖｓｓよりも低下する。ダイオードの順方向電圧をＶｆとすると、第２トランジスタＴｒ２の寄生ダイオードの存在によって中間ノードＮ１の電圧ＶａはＶｓｓ−Ｖｆとなる。

時間ｔ４において、電源電圧端子３に電源電圧Ｖｄｄが印加されると、キャパシタＣ１の容量カップリングによって中間ノードＮ１の電圧ＶａがＶｄｄ−Ｖｆにまで上昇する。一般的に、ダイオードの順方向電圧Ｖｆは０．７Ｖ程度なので、Ｖｄｄ−Ｖｆがインバータ回路ＩＮＶ１の論理閾値電圧よりも大きい関係が満たされる。このため、第１インバータ回路ＩＮＶ１ａの入力電圧（Ｖａに相当する）がハイレベルとなり、出力電圧（Ｖｂに相当する）がローレベルになる。さらに、第２インバータ回路ＩＮＶ１ｂでは、入力電圧（Ｖｂに相当する）がローレベルとなるので、出力がハイレベルとなる。この結果、出力端子５にパワーオンリセット信号ＰＯＲがセットされる。このように、パワーオンリセット回路１では、電源電圧Ｖｄｄがオンとオフが繰返されるような場合でも、パワーオンリセット信号ＰＯＲを確実にセットすることができる。

図４に示されるように、第２実施例のパワーオンリセット回路１０Ａでは、定電流源２が、第３トランジスタＴｒ３と第４トランジスタＴｒ４をさらに有していることを１つの特徴としている。第３トランジスタＴｒ３はｐ型の電界効果トランジスタであり、第４トランジスタＴｒ２はｎ型の電界効果トランジスタである。

第３トランジスタＴｒ３と第４トランジスタＴｒ４は、電源電圧端子３と基準電圧端子４の間に直列に接続されている。第３トランジスタＴｒ３では、ドレイン端子と制御端子が短絡してダイオード接続されており、ソース端子が電源電圧端子３に接続されている。第４トランジスタＴｒ４では、ドレイン端子が第３トランジスタＴｒ３のドレイン端子に接続されており、制御端子が第１トランジスタＴｒ１の制御端子に接続されており、ソース端子が基準電圧端子４に接続されている。

パワーオンリセット回路１０Ａでは、インバータ回路ＩＮＶ１がＣＭＯＳ回路の構成でないことを１つの特徴としている。第１インバータ回路ＩＮＶ１ａは、電流制限用第１トランジスタＴｒ１１と論理用第１トランジスタＴｒ１２を有している。電流制限用第１トランジスタＴｒ１１はｐ型の電界効果トランジスタであり、論理用第１トランジスタＴｒ１２はｎ型の電界効果トランジスタである。

電流制限用第１トランジスタＴｒ１１と論理用第１トランジスタＴｒ１２は、電源電圧端子３と基準電圧端子４の間に直列に接続されている。電流制限用第１トランジスタＴｒ１１では、ソース端子が電源電圧端子３に接続されており、制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、ドレイン端子が論理用第１トランジスタＴｒ１２のドレイン端子に接続されている。論理用第１トランジスタＴｒ１２では、制御端子がキャパシタＣ１と第２トランジスタＴｒ２の間の中間ノードＮ１に接続されており、ソース端子が基準電圧端子４に接続されている。

パワーオンリセット回路１０Ａでは、第２インバータ回路ＩＮＶ１ｂも、電流制限用第２トランジスタＴｒ１３と論理用第２トランジスタＴｒ１４を有している。電流制限用第２トランジスタＴｒ１３はｐ型の電界効果トランジスタであり、論理用第２トランジスタＴｒ１４はｎ型の電界効果トランジスタである。

電流制限用第２トランジスタＴｒ１３と論理用第２トランジスタＴｒ１４は、電源電圧端子３と基準電圧端子４の間に直列に接続されている。電流制限用第２トランジスタＴｒ１３では、ソース端子が電源電圧端子３に接続されており、制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、ドレイン端子が論理用第２トランジスタＴｒ１４のドレイン端子に接続されている。論理用第２トランジスタＴｒ１４では、制御端子が第１インバータ回路ＩＮＶ１ａの電流制限用第１トランジスタＴｒ１１と論理用第１トランジスタＴｒ１２の間の中間ノードＮ２に接続されており、ソース端子が基準電圧端子４に接続されている。電流制限用第２トランジスタＴｒ１３と論理用第２トランジスタＴｒ１４の間の中間ノードＮ３は、出力端子５に接続されている。

パワーオンリセット回路１０Ａでは、第１インバータ回路ＩＮＶ１ａと第２インバータ回路ＩＮＶ１ｂの各々の論理閾値電圧が、ｎ型の電界効果トランジスタである論理用第１トランジスタＴｒ１２と論理用第２トランジスタＴｒ１４の閾値電圧と略同値である。このため、インバータ回路ＩＮＶ１の論理閾値電圧は、ＣＭＯＳ回路の場合に比して低くなる。また、この例では、定電流源２の第１トランジスタＴｒ１も、ｎ型の電界効果トランジスタであり、論理用第１トランジスタＴｒ１２と論理用第２トランジスタＴｒ１４と同一の製造プロセスで形成され、その閾値電圧が論理用第１トランジスタＴｒ１２と論理用第２トランジスタＴｒ１４の閾値電圧と略同値となるように調整される。このため、定電流源２が電流の生成を開始する所定電圧がインバータ回路ＩＮＶ１の論理閾値電圧と一致する。

パワーオンリセット回路１０Ａでは、第１インバータ回路ＩＮＶ１ａの電流制限用第１トランジスタＴｒ１１の制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、カレントミラー回路を構成している。同様に、第２インバータ回路ＩＮＶ１ｂの電流制限用第２トランジスタＴｒ１３の制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、カレントミラー回路を構成している。このため、電流制限用第１トランジスタＴｒ１と電流制限用第２トランジスタＴｒ１３の各々を流れる電流は、定電流源２の第３トランジスタＴｒ３を流れる電流に比例するように制限される。

図５に、パワーオンリセット回路１０Ａのタイミングチャートを示す。パワーオンリセット回路１０Ａでは、電源電圧Ｖｄｄに対する電圧Ｖａ，Ｖｂ及びパワーオンリセット信号の挙動は、図１及び図２に示されるパワーオンリセット回路１と同様である。パワーオンリセット回路１０Ａでは、インバータ回路ＩＮＶ１を流れる電流が図１及び図２に示されるパワーオンリセット回路１と異なっている。

図１に示されるパワーオンリセット回路１のように、インバータ回路ＩＮＶ１がＣＭＯＳ回路で構成されている場合、インバータ回路ＩＮＶ１が論理反転するタイミング（ｔ２，ｔ５）において、破線で示されるような貫通電流が流れる。この貫通電流は、ＣＭＯＳ回路を構成するｐ型の電界効果トランジスタとｎ型の電界効果トランジスタの閾値電圧と入力電圧の関係によって、これらのトランジスタが同時にオンする間に電源電圧端子３と基準電圧端子４の間を流れるものである。一方、図４に示されるパワーオンリセット回路１０Ａでは、電流制限用トランジスタＴｒ１２，１４によってインバータ回路ＩＮＶ１を流れる電流が制限されるので、そのような貫通電流が抑制される。このため、パワーオンリセット回路１０Ａのインバータ回路ＩＮＶ１は、低消費電力なものとなる。

なお、図６に示されるように、インバータ回路ＩＮＶ１がＣＭＯＳ回路１０１，１０２で構成されていても、ｐ型の電界効果トランジスタの電流制限用トランジスタＴｒ１０１，１０３とｎ型の電界効果トランジスタの電流制限用トランジスタ１０２，１０４を付加することで、貫通電流を抑えることができる。ｐ型の電流制限用トランジスタＴｒ１０１，１０３は、電源電圧端子３とＣＭＯＳ回路１０１，１０２の間に接続されており、ソース端子が電源電圧端子３に接続されており、制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、ドレイン端子がＣＭＯＳ回路１０１，１０２に接続されている。ｐ型の電流制限用トランジスタＴｒ１０１，１０３の制御端子が定電流源２の第３トランジスタＴｒ３の制御端子に接続されており、カレントミラー回路を構成している。ｎ型の電流制限用トランジスタ１０２，１０４は、ＣＭＯＳ回路１０１，１０２と基準電圧端子４の間に接続されており、ドレイン端子がＣＭＯＳ回路１０１，１０２に接続されており、制御端子が定電流源２の第１トランジスタＴｒ１の制御端子に接続されており、ソース端子が基準電圧端子４に接続されている。ｎ型の電流制限用トランジスタ１０２，１０４の制御端子が定電流源２の第１トランジスタＴｒ１の制御端子に接続されており、カレントミラー回路を構成している。この例では、ｐ型の電流制限用トランジスタＴｒ１０１，１０３とｎ型の電流制限用トランジスタ１０２，１０４の各々が電源電圧端子３と基準電圧端子４の間を流れる貫通電流を制限する。なお、ｐ型の電流制限用トランジスタＴｒ１０１，１０３とｎ型の電流制限用トランジスタ１０２，１０４は、いずれか一方を備えていてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：パワーオンリセット回路
２：定電流源
３：電源電圧端子
４：基準電圧端子
５：出力端子
ＩＮＶ１：インバータ回路
ＩＮＶ１ａ：第１インバータ回路
ＩＮＶ１ｂ：第２インバータ回路
Ｃ１：キャパシタ
Ｒ１：第１抵抗素子
Ｔｒ１：第１トランジスタ
Ｔｒ２：第２トランジスタ

Claims (8)

1. パワーオンリセット回路であって、
   電源電圧端子、基準電圧端子、キャパシタ、電流源、インバータ回路、及び出力端子を備えており、
   前記キャパシタの一端が前記電源電圧端子に接続されており、前記キャパシタの他端が前記電流源を介して前記基準電圧端子に接続されており、
   前記インバータ回路の入力が前記キャパシタと前記電流源の間の中間ノードに接続されており、前記インバータ回路の出力が前記出力端子に接続されており、
   前記電流源は、前記電源電圧端子に印加される電圧が所定電圧以上になったときに電流の生成を開始するように構成されているパワーオンリセット回路。
2. 前記電流源が電流の生成を開始する前記所定電圧が、前記インバータ回路が論理を反転する論理閾値電圧以上に設定されている請求項１に記載のパワーオンリセット回路。
3. 前記電流源は、第１抵抗素子、ダイオード接続された第１トランジスタ、及び第２トランジスタを有しており、
   前記第１抵抗素子と前記第１トランジスタは、前記電源電圧端子と前記基準電圧端子の間に直列に接続されており、前記第１抵抗素子が前記電源電圧端子側に接続されており、前記第１トランジスタが前記基準電圧端子側に接続されており、
   前記第２トランジスタは、前記キャパシタの前記他端と前記基準電圧端子の間に接続されているとともに制御端子が前記第１トランジスタの制御端子に接続されている請求項１又は２に記載のパワーオンリセット回路。
4. 前記電流源は、ダイオード接続された第３トランジスタ、及び第４トランジスタをさらに有しており、
   前記第３トランジスタと前記第４トランジスタは、前記電源電圧端子と前記基準電圧端子の間に直列に接続されており、前記第３トランジスタが前記電源電圧端子側に接続されており、前記第４トランジスタが前記基準電圧端子側に接続されているとともに制御端子が前記第１トランジスタの制御端子に接続されており、
   前記インバータ回路は、電流制限用トランジスタ、及び論理用トランジスタを有しており、
   前記電流制限用トランジスタと前記論理用トランジスタは、前記電源電圧端子と前記基準電圧端子の間に直列に接続されており、前記電流制限用トランジスタが前記電源電圧端子側に接続されているとともに制御端子が前記第３トランジスタの制御端子に接続されており、前記論理用トランジスタが前記基準電圧端子側に接続されているとともに制御端子が前記キャパシタの前記他端と前記電流源の前記第２トランジスタの間の前記中間ノードに接続されている請求項３に記載のパワーオンリセット回路。
5. 前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ、及び前記論理用トランジスタは、ｎ型の電界効果トランジスタであり、
   前記第３トランジスタ、及び前記電流制限用トランジスタは、ｐ型の電界効果トランジスタである請求項４に記載のパワーオンリセット回路。
6. 前記電流源は、第２抵抗素子をさらに有しており、
   前記第２抵抗素子は、前記第１トランジスタと前記基準電圧端子の間、及び前記第２トランジスタと前記基準電圧端子の間に接続されている請求項３〜５のいずれか一項に記載のパワーオンリセット回路。
7. 前記電流源は、ダイオード接続された第３トランジスタ、及び第４トランジスタをさらに有しており、
   前記第３トランジスタと前記第４トランジスタは、前記電源電圧端子と前記基準電圧端子の間に直列に接続されており、前記第３トランジスタが前記電源電圧端子側に接続されており、前記第４トランジスタが前記基準電圧端子側に接続されているとともに制御端子が前記第１トランジスタの制御端子に接続されており、
   前記インバータ回路は、前記電源電圧端子と前記基準電圧端子の間に接続されている電流制限用トランジスタを有しており、
   前記電流制限用トランジスタの制御端子は、前記第３トランジスタの制御端子又は前記第４トランジスタの制御端子に接続されている請求項３に記載のパワーオンリセット回路。
8. パワーオンリセット回路であって、
   電源電圧端子、基準電圧端子、キャパシタ、電流源、インバータ回路、及び出力端子を備えており、
   前記キャパシタの一端が前記電源電圧端子に接続されており、前記キャパシタの他端が前記電流源を介して前記基準電圧端子に接続されており、
   前記インバータ回路の入力が前記キャパシタと前記電流源の間の中間ノードに接続されており、前記インバータ回路の出力が前記出力端子に接続されており、
   前記電流源は、第１抵抗素子、ダイオード接続された第１トランジスタ、及び第２トランジスタを有しており、
   前記第１抵抗素子と前記第１トランジスタは、前記電源電圧端子と前記基準電圧端子の間に直列に接続されており、前記第１抵抗素子が前記電源電圧端子側に接続されており、前記第１トランジスタが前記基準電圧端子側に接続されており、
   前記第２トランジスタは、前記キャパシタの前記他端と前記基準電圧端子の間に接続されているとともに制御端子が前記第１トランジスタの制御端子に接続されているパワーオンリセット回路。

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