JPS61224197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61224197A JPS61224197A JP60065556A JP6555685A JPS61224197A JP S61224197 A JPS61224197 A JP S61224197A JP 60065556 A JP60065556 A JP 60065556A JP 6555685 A JP6555685 A JP 6555685A JP S61224197 A JPS61224197 A JP S61224197A
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業トの利用分野〉
この発明は、半導体基板に集積された半導体固定記憶装
置、詳しくは、同一の半導体基板上に降圧回路を形成し
、記憶セルの接続された行線には降圧回路から、Ｔ＃、
流を供給し、その他の回路には基準電圧源から直接的に
ｆｉ濠衛供給し、これにより、その電流負荷を減少させ
て降圧回路を小形化し、もって、記憶セルのための面積
を増加させた半導体固定記憶装置に関する。
置、詳しくは、同一の半導体基板上に降圧回路を形成し
、記憶セルの接続された行線には降圧回路から、Ｔ＃、
流を供給し、その他の回路には基準電圧源から直接的に
ｆｉ濠衛供給し、これにより、その電流負荷を減少させ
て降圧回路を小形化し、もって、記憶セルのための面積
を増加させた半導体固定記憶装置に関する。
〈従来の技術〉
情報処理分野での、記憶装置に対する基本的要望は高速
で、かつ学位ビット当りが廉価な記憶装欝の実現であり
、かかる要望に添うべく半導体記憶装置の記憶セル密度
が絶えず増大し続けている、所定のチー７プ面積Ｈに高
密度の記憶セルを集積するためには、デザインルールの
緊縮を図り、ｎ位記憶セルに要する面積を減少させるこ
とが有効である。しかしながら、デザインルールの緊縮
は、回路の電流密度のＬ昇をもたらすことから、半導体
記憶Ｓ置を構成する各回路へ供給される電圧の降下が図
られない限り、各回路中の素子を接続する配線の発熱め
エレクトロマイグレーシ璽ンによる断線の恐れがある。
で、かつ学位ビット当りが廉価な記憶装欝の実現であり
、かかる要望に添うべく半導体記憶装置の記憶セル密度
が絶えず増大し続けている、所定のチー７プ面積Ｈに高
密度の記憶セルを集積するためには、デザインルールの
緊縮を図り、ｎ位記憶セルに要する面積を減少させるこ
とが有効である。しかしながら、デザインルールの緊縮
は、回路の電流密度のＬ昇をもたらすことから、半導体
記憶Ｓ置を構成する各回路へ供給される電圧の降下が図
られない限り、各回路中の素子を接続する配線の発熱め
エレクトロマイグレーシ璽ンによる断線の恐れがある。
したがって、高集積度の半導体記憶装置の使用には、シ
ステムの基準電圧を降圧させる降圧回路が必要であり、
かかる降圧回路を同一の半導体基板ヒに集積した半導体
記憶装置がＩｌｌ造されるようになってきた。
ステムの基準電圧を降圧させる降圧回路が必要であり、
かかる降圧回路を同一の半導体基板ヒに集積した半導体
記憶装置がＩｌｌ造されるようになってきた。
かかる降圧回路を有する典嬰的な半導体記憶装置の構成
を第２図に基づいて説明すれば以下の通りである。
を第２図に基づいて説明すれば以下の通りである。
符号ｌは単一の半導体基板を模式的に示しており、この
半導体基板ｌには、複数の行線２．３．４と複数の列＆
ｉ５．６．７．との交点毎に記憶セル８．９．１０・・
・が配設されている。各記憶セル８〜１０には２値情報
のいずれかが製造時に固定的に記憶されており、具体的
には、２値情報「０」を記憶しているセル８、ｌＯはゲ
ート、ソース、ドレインがそれぞれ列線５１行線２．４
および接地電位に接続されたＮチャンネル、エンハンス
メント形電界効果トランジスタ（以下、Ｎ形ＦＥＴ ）
口。
半導体基板ｌには、複数の行線２．３．４と複数の列＆
ｉ５．６．７．との交点毎に記憶セル８．９．１０・・
・が配設されている。各記憶セル８〜１０には２値情報
のいずれかが製造時に固定的に記憶されており、具体的
には、２値情報「０」を記憶しているセル８、ｌＯはゲ
ート、ソース、ドレインがそれぞれ列線５１行線２．４
および接地電位に接続されたＮチャンネル、エンハンス
メント形電界効果トランジスタ（以下、Ｎ形ＦＥＴ ）
口。
１２で構成されている。これに対し、２値情報「ｌ」を
記憶しているセル９は、電界効果形トランジスタが形成
されない構造となるように、その半導体製造工程が用意
されている。
記憶しているセル９は、電界効果形トランジスタが形成
されない構造となるように、その半導体製造工程が用意
されている。
各行線２〜４は一端においてプリチャージ用小型ＦＥ７
１３．１４．１５のソース・ドレイン間電流通路を介し
て降圧回路ＩＢに接続されており、Ｎ形ＦＥＴ！３〜１
５のゲートはタイミング発生回路１７の出力端子に接続
されている。各行線２〜４の他端はトランスフチゲート
用Ｎ形ＦＥ７１８．１９．２０のソース・ドレイン間電
流通路を介して共通バス２１に接続されており、 ＮＪ
ｆ！！＋ＦＥ７１８〜２０の各ゲートは行デコーダ２２
の出力端子に接続されている。
１３．１４．１５のソース・ドレイン間電流通路を介し
て降圧回路ＩＢに接続されており、Ｎ形ＦＥＴ！３〜１
５のゲートはタイミング発生回路１７の出力端子に接続
されている。各行線２〜４の他端はトランスフチゲート
用Ｎ形ＦＥ７１８．１９．２０のソース・ドレイン間電
流通路を介して共通バス２１に接続されており、 ＮＪ
ｆ！！＋ＦＥ７１８〜２０の各ゲートは行デコーダ２２
の出力端子に接続されている。
一方、各列線５〜７は行デコーダ２２の出力端子に接続
されており、列デコーダ２３および行デコーダ２２の各
入力端子はアドレス端子２４に接続されている。
されており、列デコーダ２３および行デコーダ２２の各
入力端子はアドレス端子２４に接続されている。
前述の共通バス２１はセンス回路２５の入力端子に接続
されており、該センス回路２５は共通バス２１を介して
印加される行線２〜４の電圧を参照電圧と比較する。セ
ンス回路２５の出力端子は出力バッファ２６の入力端子
に接続されており、該出力バッファ２６の出力端子はデ
ータ出力端子２７に接続されている。
されており、該センス回路２５は共通バス２１を介して
印加される行線２〜４の電圧を参照電圧と比較する。セ
ンス回路２５の出力端子は出力バッファ２６の入力端子
に接続されており、該出力バッファ２６の出力端子はデ
ータ出力端子２７に接続されている。
前述の降圧回路１６は直列に接続された１対のＮ形ＦＥ
Ｔ ２８．２３で構成されており、各ＦＥＴ２８．２９
のドレインはゲートに接続されている。 ＦＥＴ ２８
のドレインは基準電圧（５ｖ）用端子３０に接続されて
おり、 ＦＥＴ ２９のソースは前述のＦＥＴ １３〜
１５の他に、タイミング発生向ｖ８１７、行デコーダ２
２１列デコーダ２３、センス回路２５、出力バッフ７２
６等にそれぞれ電流を供給している。これらＦＥＴ ２
８．２９に関しては、その閾値が約ｔＶになるように、
ゲート酸化膜厚等が定められており、また、そのチャン
ネル比が各行線２〜４のプリチャージに加え、各回路１
７、２２．２３．２５．２６にも駆動電流を供給可能な
ように充分大きな値に選定されている。したがって、か
かる従来＠置では、降圧回路１Ｂが多大の面積を占める
ので、記憶セル８．９・・・以外の周辺の回路１８、１
７．２２・・・が半導体基板ＩＥに占める面積が全体面
積の１７２をはるかにｈ回っている。
Ｔ ２８．２３で構成されており、各ＦＥＴ２８．２９
のドレインはゲートに接続されている。 ＦＥＴ ２８
のドレインは基準電圧（５ｖ）用端子３０に接続されて
おり、 ＦＥＴ ２９のソースは前述のＦＥＴ １３〜
１５の他に、タイミング発生向ｖ８１７、行デコーダ２
２１列デコーダ２３、センス回路２５、出力バッフ７２
６等にそれぞれ電流を供給している。これらＦＥＴ ２
８．２９に関しては、その閾値が約ｔＶになるように、
ゲート酸化膜厚等が定められており、また、そのチャン
ネル比が各行線２〜４のプリチャージに加え、各回路１
７、２２．２３．２５．２６にも駆動電流を供給可能な
ように充分大きな値に選定されている。したがって、か
かる従来＠置では、降圧回路１Ｂが多大の面積を占める
ので、記憶セル８．９・・・以外の周辺の回路１８、１
７．２２・・・が半導体基板ＩＥに占める面積が全体面
積の１７２をはるかにｈ回っている。
次に、ヒ記構成に係わる半導体記憶装置の作用を第３図
のタイミングチャートを参照しつつ説明すれば以下の通
りである。２値情報ｒＧｊを記憶している記憶セル８に
アクセスする場合について説明すれば、タイミング発生
回路１７はアドレス信号のエツジを検出し、まず、 Ｆ
ＥＴ １３〜１５のゲートに高レベルのΦＰを印加する
（時刻ｔ１）、ゲートに高レベル信号を受けたＦＥＴ
１３〜１５はオン状態となり、降圧回路１６からの電位
が行線２〜４に供給されて、これら行線を略３ｖにプリ
チャージする。
のタイミングチャートを参照しつつ説明すれば以下の通
りである。２値情報ｒＧｊを記憶している記憶セル８に
アクセスする場合について説明すれば、タイミング発生
回路１７はアドレス信号のエツジを検出し、まず、 Ｆ
ＥＴ １３〜１５のゲートに高レベルのΦＰを印加する
（時刻ｔ１）、ゲートに高レベル信号を受けたＦＥＴ
１３〜１５はオン状態となり、降圧回路１６からの電位
が行線２〜４に供給されて、これら行線を略３ｖにプリ
チャージする。
続いて、ＦＥＴ １３〜１５の各ゲートに印加されてい
た高レベル信号が低レベルに移行するので（時刻ｔ２）
、各ＦＥ７１３〜１５はオフ状態に移行し、各行線２〜
４はフローティングの状態になる。この後、タイミング
発生回路からの制御信号に応答してアドレス＠号が行デ
コーダ２２と列デコーダ２３とにより解読されて、記憶
セル８を選択すべく、列線５が高レベルに移行するので
、これ応答してＦＥＴ １１がオン状態に移行すると共
に、 ＦＥＴ １８のゲートにアクティブ信号φＡが印
加されるので、 ＦＥＴ １Ｂがオン状態に移行する（
時刻ｔ３） 、 ＦＥＴ １１がオン状態になると行！
１１２の漂遊容陽はＦＥＴ １１のソース・ドレイン間
電液通路を介して接地されるので、行線２の電圧は徐々
に降下し、これに伴いＦＥＴ １８のソース・ドレイン
電流通路を介して行線２に接続されている共通バス２１
の電圧も降下する。このような共通バス２１の電圧降下
はセンス回路２５にて検知され、記憶セル８に記憶され
ていた２値情報が「Ｏ」であると判断される。このよう
な判断結果は出力バー、ファ２６にて再び５ｖの出力信
号に変換されて出力端子２７から出力される。
た高レベル信号が低レベルに移行するので（時刻ｔ２）
、各ＦＥ７１３〜１５はオフ状態に移行し、各行線２〜
４はフローティングの状態になる。この後、タイミング
発生回路からの制御信号に応答してアドレス＠号が行デ
コーダ２２と列デコーダ２３とにより解読されて、記憶
セル８を選択すべく、列線５が高レベルに移行するので
、これ応答してＦＥＴ １１がオン状態に移行すると共
に、 ＦＥＴ １８のゲートにアクティブ信号φＡが印
加されるので、 ＦＥＴ １Ｂがオン状態に移行する（
時刻ｔ３） 、 ＦＥＴ １１がオン状態になると行！
１１２の漂遊容陽はＦＥＴ １１のソース・ドレイン間
電液通路を介して接地されるので、行線２の電圧は徐々
に降下し、これに伴いＦＥＴ １８のソース・ドレイン
電流通路を介して行線２に接続されている共通バス２１
の電圧も降下する。このような共通バス２１の電圧降下
はセンス回路２５にて検知され、記憶セル８に記憶され
ていた２値情報が「Ｏ」であると判断される。このよう
な判断結果は出力バー、ファ２６にて再び５ｖの出力信
号に変換されて出力端子２７から出力される。
〈従来技術の問題点〉
ヒ記従来の典型的な半導体固定記憶装置は各行線２〜４
のプリチャージや、全回路１７．２２．２３．２５゜２
６の駆動のために、降圧回路１Ｂにて降圧された低電圧
源が使用されることから、デザインルールを緊縮させて
も１発熱やエレクトロブイグレージョンによる断線を被
ることがないものの、半導体固定記憶装置の駆動に必要
な全電力を降圧回路１Ｇを通して供給しなければならな
いので、 ＦＥＴ ２８．２９のチャンネル幅を著しく
拡大して多量の電流を通さなければならず、このような
チャンネル幅過大のＦＥＴ ２８．２９を所定面積の半
導体基板上に形成すると、記憶セルの形成に割ける面積
が減少し、デザインルールの緊縮にもかかわらず、記憶
セル密度の充分な向りが図れないという問題点があった
、く閤−を解決するための手段〉 本発明は、大型の降圧回路用ＦＥＴの組み込みに起因す
る記憶セルのための面積の不足という問題点に着目して
なされたものであり、各行線に接続されたトランスファ
ゲートに対しては、基準電圧を所定電圧にまで降圧させ
る降圧回路を介して低電圧を供給するが、アドレス手段
と検知手段と出力手段とに対しては、基準電圧を直接的
に供給するようにし、これにより、降圧回路を構成する
ＦＥＴの小壓化を図り、もって記憶セルの占める面積を
拡張し、デザインルールの緊縮による記憶セル密度の向
ヒが充分に図れるようにしたことを要旨としている。
のプリチャージや、全回路１７．２２．２３．２５゜２
６の駆動のために、降圧回路１Ｂにて降圧された低電圧
源が使用されることから、デザインルールを緊縮させて
も１発熱やエレクトロブイグレージョンによる断線を被
ることがないものの、半導体固定記憶装置の駆動に必要
な全電力を降圧回路１Ｇを通して供給しなければならな
いので、 ＦＥＴ ２８．２９のチャンネル幅を著しく
拡大して多量の電流を通さなければならず、このような
チャンネル幅過大のＦＥＴ ２８．２９を所定面積の半
導体基板上に形成すると、記憶セルの形成に割ける面積
が減少し、デザインルールの緊縮にもかかわらず、記憶
セル密度の充分な向りが図れないという問題点があった
、く閤−を解決するための手段〉 本発明は、大型の降圧回路用ＦＥＴの組み込みに起因す
る記憶セルのための面積の不足という問題点に着目して
なされたものであり、各行線に接続されたトランスファ
ゲートに対しては、基準電圧を所定電圧にまで降圧させ
る降圧回路を介して低電圧を供給するが、アドレス手段
と検知手段と出力手段とに対しては、基準電圧を直接的
に供給するようにし、これにより、降圧回路を構成する
ＦＥＴの小壓化を図り、もって記憶セルの占める面積を
拡張し、デザインルールの緊縮による記憶セル密度の向
ヒが充分に図れるようにしたことを要旨としている。
く作 用〉
本発明に係わる半導体固定記憶装置では、外部からアク
セス要求があると、基準電圧を所定電圧まで降圧する降
圧手段からトランスファゲートを介して行線に所定の低
電圧を供給すると共に、基＊を圧により駆動されるアド
レス手段がアドレス信号に基づいて複数セル中の１つの
記憶セルを選択し、その選択された記憶セルに記憶され
ていた２値情鰭に従って行線の電圧を定める。続いて。
セス要求があると、基準電圧を所定電圧まで降圧する降
圧手段からトランスファゲートを介して行線に所定の低
電圧を供給すると共に、基＊を圧により駆動されるアド
レス手段がアドレス信号に基づいて複数セル中の１つの
記憶セルを選択し、その選択された記憶セルに記憶され
ていた２値情鰭に従って行線の電圧を定める。続いて。
基準電圧により駆動される検知手段が、そのときの行線
の電圧に基づいて、その記憶セルに記憶されている２値
情報を判別し、該判別結果を表わす出力信号を基準電圧
により駆動される出力回路から外部に出力するものであ
る。
の電圧に基づいて、その記憶セルに記憶されている２値
情報を判別し、該判別結果を表わす出力信号を基準電圧
により駆動される出力回路から外部に出力するものであ
る。
〈実施例〉
第１図は本発明の一実施例の構成を示す回路図であり、
まず、同図に基づいてその構成を説明する。なお、第１
図中従来の半導体固定記憶装置と同一構成部分は同一符
号のみ付してその説明を省略する。基準電圧（５ｖ）用
端子３０はタイミング発生回路１７、行デコーダ２２、
列デコーダ２３、センス回路２５、出力バッフ７２６と
共に降圧回路４１に並列接続されており、該降圧回路４
１は、互いに直列に接続された２個のＮ ｙＢＦＥＴ
４２．４３で構成されている、各ＦＥＴ４２．４３の各
ゲートはそれぞれ、当該ＦＥＴのドレインに接続されて
おり、 ＦＥＴ ４２のドレインは基Ｍｓ電圧用端子３
０に、そのソースはＦＥＴ ４３のドレインにそれぞれ
接続されている。 ＦＥＴ ４２．４３の各チャンネル
幅は従来の半導体固定記憶装置の降圧回路１ＢのＦＥＴ
２８．２９のそれに比べ著しく減縮されており、それ
故に、 ＦＥＴ ４２．４３が半導体基板１に占める面
積も大幅に削減されている。 ＦＥＴ ４２，４３の闇
値は略々ＩＶに選定されているので、ＦＥＴ ４３のソ
ース電圧は略３ｖに維持される。
まず、同図に基づいてその構成を説明する。なお、第１
図中従来の半導体固定記憶装置と同一構成部分は同一符
号のみ付してその説明を省略する。基準電圧（５ｖ）用
端子３０はタイミング発生回路１７、行デコーダ２２、
列デコーダ２３、センス回路２５、出力バッフ７２６と
共に降圧回路４１に並列接続されており、該降圧回路４
１は、互いに直列に接続された２個のＮ ｙＢＦＥＴ
４２．４３で構成されている、各ＦＥＴ４２．４３の各
ゲートはそれぞれ、当該ＦＥＴのドレインに接続されて
おり、 ＦＥＴ ４２のドレインは基Ｍｓ電圧用端子３
０に、そのソースはＦＥＴ ４３のドレインにそれぞれ
接続されている。 ＦＥＴ ４２．４３の各チャンネル
幅は従来の半導体固定記憶装置の降圧回路１ＢのＦＥＴ
２８．２９のそれに比べ著しく減縮されており、それ
故に、 ＦＥＴ ４２．４３が半導体基板１に占める面
積も大幅に削減されている。 ＦＥＴ ４２，４３の闇
値は略々ＩＶに選定されているので、ＦＥＴ ４３のソ
ース電圧は略３ｖに維持される。
ＦＥＴ４３のソースはＦＥＴ４４．４５．４９のドレイ
ンに接続されており、 ＦＥＴ ４４〜４６のソースは
行線２〜４に、 ＦＥＴ ４４〜４６のゲートはＦＥＴ
１８〜２０のゲートにそれぞれ接続されている０行Ｉ
Ｉ ４７，４９．４９の幅は狭小化されており、また、
記憶セル８，１０．・・・を構成するＦＥＴ ５０．５
１のデザインルールも他の回路１７．２２．２３．２５
．２８等に比べ緊縮されている。その結果。
ンに接続されており、 ＦＥＴ ４４〜４６のソースは
行線２〜４に、 ＦＥＴ ４４〜４６のゲートはＦＥＴ
１８〜２０のゲートにそれぞれ接続されている０行Ｉ
Ｉ ４７，４９．４９の幅は狭小化されており、また、
記憶セル８，１０．・・・を構成するＦＥＴ ５０．５
１のデザインルールも他の回路１７．２２．２３．２５
．２８等に比べ緊縮されている。その結果。
記憶セル８．９．１０．・・・が半導体基板ｌ七に占め
る面積は、全体面積の１／２以Ｈに汲んでおり、したが
って、記憶セル８．９．１０．・・・の敬は従来の半導
体固定記憶装置に比べ増加している。また、この場合、
ＦＥＴ ５０．５１．・・・のチャン木ルコンダクタ
ンスはＦＥＴ ４４〜４６のそれに比べ小さく選定され
ている。
る面積は、全体面積の１／２以Ｈに汲んでおり、したが
って、記憶セル８．９．１０．・・・の敬は従来の半導
体固定記憶装置に比べ増加している。また、この場合、
ＦＥＴ ５０．５１．・・・のチャン木ルコンダクタ
ンスはＦＥＴ ４４〜４６のそれに比べ小さく選定され
ている。
行！！４７〜４９はＮ形ＦＥＴ ５２〜５４のドレイン
に接続されており、ｉｔ ＦＥＴのソースは接地されて
いる。
に接続されており、ｉｔ ＦＥＴのソースは接地されて
いる。
ＦＥＴ ５２〜５４のゲートはタイミング発生回路１７
のディスチャージ指令信号ΦＤ…端子に接続されており
、タイミング発生回路１７の他の出力端子は各デコーダ
２２．２３等に接続されているが第１図中ではその図示
が省略されている。
のディスチャージ指令信号ΦＤ…端子に接続されており
、タイミング発生回路１７の他の出力端子は各デコーダ
２２．２３等に接続されているが第１図中ではその図示
が省略されている。
次に、上記構成の作用を第４図（Ａ）、（Ｂ）に示され
たタイミングチャートをも参照しつつ説明すれば以下の
通りである。
たタイミングチャートをも参照しつつ説明すれば以下の
通りである。
まず、記憶セル８にアクセスする場合には、第４図（Ａ
）に示されるように、タイミング発生回路１７がアドレ
ス信号のエツジを検出して、まず、ディスチャージ指令
信号ΦＤを高レベルに移行させ（＃刻ｋｌ） 、 ＦＥ
Ｔ ５２〜５４をオン状態する。その結果、行線４７〜
４９はＦＥ丁５２〜５４のソース・ドレイン間電源通路
を介して接地される０次に、ディスチャージ指令信号６
Ｄを低レベルに移行させた後（時刻ｔ２）行デコーダ２
２と列レコーダ２３とは、アドレス信号に応答して、ア
クティブ信号φＡを高レベルに移行させてこれをＦＥＴ
５０のゲートに対して選択的に供給すると共に、 Ｆ
ＥＴ １８．４４のゲートに対してもそれぞれ高レベル
のアクティブ信号ΦＡを選択的に供給する。（時刻ｔ３
）、高レベルのアクティブ信号ΦＡを受けてＦＥＴ ４
４はオン状態になるので１行線４７には、 ＦＥＴ ４
４のソース争ドレイン間電流通路を介して降圧回路４１
からの電流が供給されるが、一方、その間、ＦＥＴ ５
０もオン状態に移行しているので１行線４７の電圧は降
圧回路４１の出力電圧（３ｖ）をＦＥＴ ４４のチャン
ネル抵抗値とＦＥＴ５０のそれとで、按分した値に向っ
て徐々に上昇する（時刻ｔ４）、そして、その間、ＦＥ
Ｔ １８もオン状態に移行しているので１行線４７の電
圧はＦＥＴ １８を介して共通バス２１にトランスファ
され、該バスの電圧がセンス回路２５に供給される。セ
ンス回路２５は共通バス２１にトランスファされた行線
４７の定常状態での電圧と参照電圧との大小関係を判別
し、これにより、記憶セル８に記憶されている２値情報
を判別し、その判別結髪を表わす出力信号を出力バッフ
ァ２６を介して出力端子２７に出力する。上記動作例で
は１行ＩＱ４７の電圧が、 ＦＥＴ ５０，４４により
按分されて、参照電圧よりも低い按分電圧に保たれてい
るので、記憶セル８の２値情報は「０」と判別される。
）に示されるように、タイミング発生回路１７がアドレ
ス信号のエツジを検出して、まず、ディスチャージ指令
信号ΦＤを高レベルに移行させ（＃刻ｋｌ） 、 ＦＥ
Ｔ ５２〜５４をオン状態する。その結果、行線４７〜
４９はＦＥ丁５２〜５４のソース・ドレイン間電源通路
を介して接地される０次に、ディスチャージ指令信号６
Ｄを低レベルに移行させた後（時刻ｔ２）行デコーダ２
２と列レコーダ２３とは、アドレス信号に応答して、ア
クティブ信号φＡを高レベルに移行させてこれをＦＥＴ
５０のゲートに対して選択的に供給すると共に、 Ｆ
ＥＴ １８．４４のゲートに対してもそれぞれ高レベル
のアクティブ信号ΦＡを選択的に供給する。（時刻ｔ３
）、高レベルのアクティブ信号ΦＡを受けてＦＥＴ ４
４はオン状態になるので１行線４７には、 ＦＥＴ ４
４のソース争ドレイン間電流通路を介して降圧回路４１
からの電流が供給されるが、一方、その間、ＦＥＴ ５
０もオン状態に移行しているので１行線４７の電圧は降
圧回路４１の出力電圧（３ｖ）をＦＥＴ ４４のチャン
ネル抵抗値とＦＥＴ５０のそれとで、按分した値に向っ
て徐々に上昇する（時刻ｔ４）、そして、その間、ＦＥ
Ｔ １８もオン状態に移行しているので１行線４７の電
圧はＦＥＴ １８を介して共通バス２１にトランスファ
され、該バスの電圧がセンス回路２５に供給される。セ
ンス回路２５は共通バス２１にトランスファされた行線
４７の定常状態での電圧と参照電圧との大小関係を判別
し、これにより、記憶セル８に記憶されている２値情報
を判別し、その判別結髪を表わす出力信号を出力バッフ
ァ２６を介して出力端子２７に出力する。上記動作例で
は１行ＩＱ４７の電圧が、 ＦＥＴ ５０，４４により
按分されて、参照電圧よりも低い按分電圧に保たれてい
るので、記憶セル８の２値情報は「０」と判別される。
一方、記憶セル９にアクセスした場合には、行線４９に
は接地に向う電路の形成がないので、第４図ＣＢ）に示
されているように１行線４９の電圧が降圧回路４１の出
力電圧（３ｖ）に向って上昇し。
は接地に向う電路の形成がないので、第４図ＣＢ）に示
されているように１行線４９の電圧が降圧回路４１の出
力電圧（３ｖ）に向って上昇し。
（時刻ｔ４）これに応答してセンス回路２５では、記憶
セル９の２値情報が「１」と判別され、その結果、出力
バッファ２６で再び基準電圧（５ｖ）に昇圧された出力
信号が出力される。その他の作用に関しては、前記記憶
セル８にアクセスする場合と同様である。
セル９の２値情報が「１」と判別され、その結果、出力
バッファ２６で再び基準電圧（５ｖ）に昇圧された出力
信号が出力される。その他の作用に関しては、前記記憶
セル８にアクセスする場合と同様である。
く効 果〉
以Ｈ説明してきたように、大発明によれば１行線には、
降圧手最により所定電圧まで降圧した低電圧を供給し、
アドレス手段、検知手段には、基準電圧を直接的に供給
するように構成したことにより、降圧回路の電流負荷を
大幅に削減することができるので、降圧回路を含む、記
憶セル以外の回路の半導体基板−Ｈに占める面積を著し
く減少させ、これにより、発熱等による断線を回避しつ
つ、残余の半導体基板上に高密度に記憶セルを形成する
ことがせきるという優れた効果が得られる。
降圧手最により所定電圧まで降圧した低電圧を供給し、
アドレス手段、検知手段には、基準電圧を直接的に供給
するように構成したことにより、降圧回路の電流負荷を
大幅に削減することができるので、降圧回路を含む、記
憶セル以外の回路の半導体基板−Ｈに占める面積を著し
く減少させ、これにより、発熱等による断線を回避しつ
つ、残余の半導体基板上に高密度に記憶セルを形成する
ことがせきるという優れた効果が得られる。
加えて１本発明の一実施例では、アドレス信号で指定さ
れた記憶セルが接続されている行線に対してのみ降圧回
路からの電流を供給するように構成したことにより、降
圧回路の電流負荷をより一層削減することができるので
、記憶セルの形成可能な半導体基板上の面積をさらに増
加でき、記憶セルの密度を一層向上させることができる
という実益が有する。
れた記憶セルが接続されている行線に対してのみ降圧回
路からの電流を供給するように構成したことにより、降
圧回路の電流負荷をより一層削減することができるので
、記憶セルの形成可能な半導体基板上の面積をさらに増
加でき、記憶セルの密度を一層向上させることができる
という実益が有する。
第１図は本発明の一実施例を示す電気回路図。
第２図は従来の典型例を示す電気回路図、第３図は第２
図で示した回路のタイミングチャート、第４図（Ａ）
（Ｂ）は第１図で示した回路のタイミングチャートであ
る。 ■・・・・・・・・・・・・半導体基板 ５〜７・・
・・・・列線８〜】０・・・・・・記憶セル １８〜２０．２２．２３・・・・・・アドレス手段（ト
ランス２アゲート、行デコーダ。 列デコーダ） ２５・・・・・・・・・・・・検知手段（センス回路）
２６・・・・・・・・・・・・出力手段（出力バッファ
）４１・・・・・・・・・・・・降圧手段（降圧回路）
４４〜４６・旧・・トランスファゲート（ＮＪ！！！
Ｆ Ｅ Ｔ）４７〜４９・・・・・・行線 特許出願人 ８木テキサス・インスッルメンツ株式会社 第３図 ■ ↑ 第４図 （Ａ） （Ｂ）
図で示した回路のタイミングチャート、第４図（Ａ）
（Ｂ）は第１図で示した回路のタイミングチャートであ
る。 ■・・・・・・・・・・・・半導体基板 ５〜７・・
・・・・列線８〜】０・・・・・・記憶セル １８〜２０．２２．２３・・・・・・アドレス手段（ト
ランス２アゲート、行デコーダ。 列デコーダ） ２５・・・・・・・・・・・・検知手段（センス回路）
２６・・・・・・・・・・・・出力手段（出力バッファ
）４１・・・・・・・・・・・・降圧手段（降圧回路）
４４〜４６・旧・・トランスファゲート（ＮＪ！！！
Ｆ Ｅ Ｔ）４７〜４９・・・・・・行線 特許出願人 ８木テキサス・インスッルメンツ株式会社 第３図 ■ ↑ 第４図 （Ａ） （Ｂ）
Claims (1)
- 複数の行線４７〜４９と複数の列線５〜７との各交点
に設けられ２値情報のいずれか一方を固定的に記憶する
複数の記憶セル８〜１０と、行線を電圧源に接続するト
ランスファゲート４４〜４６と、外部から印加されるア
ドレス信号に基づいて複数の記憶セルから１つの記憶セ
ルを選択し該選択された記憶セルに記憶されている２値
情報に従って行線の電圧を定めるアドレス手段１８〜２
０、２２、２３と、行線の電圧に基づいて選択された記
憶セルに記憶されていた２値情報を判別する検知手段２
５Ｃと、該検知手段の判別結果に基づいて選択された記
憶セルに記憶されていた２値情報を表わす出力信号を出
力する出力手段２６とを半導体基板１上に集積した半導
体固定記憶装置において、前記半導体基板に外部から供
給される基準電圧を所定電圧まで降下させる降圧手段４
１を設け、該降圧手段を行線に接線されたトランスファ
ゲートに接続する共に、アドレス手段と検知手段と出力
手段とには基準電圧源を直接的に接続するようにしたこ
とを特徴とする半導体固定記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555685A JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
| US07/180,648 US4862413A (en) | 1985-03-29 | 1988-04-04 | Semiconductor ROM with reduced supply voltage requirement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555685A JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224197A true JPS61224197A (ja) | 1986-10-04 |
| JPH0656720B2 JPH0656720B2 (ja) | 1994-07-27 |
Family
ID=13290391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6555685A Expired - Fee Related JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4862413A (ja) |
| JP (1) | JPH0656720B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214493A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800502B2 (ja) * | 1991-10-15 | 1998-09-21 | 日本電気株式会社 | 半導体メモリ装置 |
| US5440519A (en) * | 1994-02-01 | 1995-08-08 | Micron Semiconductor, Inc. | Switched memory expansion buffer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186294A (en) * | 1981-05-13 | 1982-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021781A (en) * | 1974-11-19 | 1977-05-03 | Texas Instruments Incorporated | Virtual ground read-only-memory for electronic calculator or digital processor |
| US4318014A (en) * | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
| JPS56114193A (en) * | 1980-02-09 | 1981-09-08 | Fujitsu Ltd | Semiconductor memory device |
| JPS5740798A (en) * | 1980-08-20 | 1982-03-06 | Matsushita Electric Ind Co Ltd | Read-only storage device |
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
| JPS60136996A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体記憶装置 |
| JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-03-29 JP JP6555685A patent/JPH0656720B2/ja not_active Expired - Fee Related
-
1988
- 1988-04-04 US US07/180,648 patent/US4862413A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186294A (en) * | 1981-05-13 | 1982-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214493A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656720B2 (ja) | 1994-07-27 |
| US4862413A (en) | 1989-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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