JPH0656720B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0656720B2 JPH0656720B2 JP6555685A JP6555685A JPH0656720B2 JP H0656720 B2 JPH0656720 B2 JP H0656720B2 JP 6555685 A JP6555685 A JP 6555685A JP 6555685 A JP6555685 A JP 6555685A JP H0656720 B2 JPH0656720 B2 JP H0656720B2
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、半導体基板に集積された半導体記憶装置、
詳しくは、同一の半導体基板上に降圧回路を形成し、記
憶セルの接続された行線には降圧回路から、電流を供給
し、その他の回路には基準電圧源から直接的に電流を供
給し、これにより、その電流負荷を減少させて降圧回路
を小型化し、もって、記憶セルのための面積を増加させ
た半導体記憶装置に関する。
詳しくは、同一の半導体基板上に降圧回路を形成し、記
憶セルの接続された行線には降圧回路から、電流を供給
し、その他の回路には基準電圧源から直接的に電流を供
給し、これにより、その電流負荷を減少させて降圧回路
を小型化し、もって、記憶セルのための面積を増加させ
た半導体記憶装置に関する。
＜従来の技術＞ 情報処理分野での、記憶装置に対する基本的要望は高速
で、かつ単位ビット当りが廉価な記憶装置の実現であ
り、かかる要望に添うべく半導体記憶装置の記憶セル密
度が絶えず増大し続けている。所定のチップ面積上に高
密度の記憶セルを集積するためには、デザインルールの
緊縮を図り、単位記憶セルに要する面積を減少させるこ
とが有効である。しかしながら、デザインルールの緊縮
は、回路の電流密度の上昇をもたらすことから、半導体
記憶装置を構成する各回路へ供給される電圧の降下が図
られない限り、各回路中の素子を接続する配線の発熱や
エレクトロマイグレーションによる断線の恐れがある。
したがって、高集積度の半導体記憶装置の使用には、シ
ステムの基準電圧を降圧させる降圧回路が必要であり、
かかる降圧回路を同一の半導体基板上に集積した半導体
記憶装置が製造されるようになってきた。
で、かつ単位ビット当りが廉価な記憶装置の実現であ
り、かかる要望に添うべく半導体記憶装置の記憶セル密
度が絶えず増大し続けている。所定のチップ面積上に高
密度の記憶セルを集積するためには、デザインルールの
緊縮を図り、単位記憶セルに要する面積を減少させるこ
とが有効である。しかしながら、デザインルールの緊縮
は、回路の電流密度の上昇をもたらすことから、半導体
記憶装置を構成する各回路へ供給される電圧の降下が図
られない限り、各回路中の素子を接続する配線の発熱や
エレクトロマイグレーションによる断線の恐れがある。
したがって、高集積度の半導体記憶装置の使用には、シ
ステムの基準電圧を降圧させる降圧回路が必要であり、
かかる降圧回路を同一の半導体基板上に集積した半導体
記憶装置が製造されるようになってきた。
かかる降圧回路を有する典型的な半導体記憶装置の構成
を第２図に基づいて説明すれば以下の通りである。
を第２図に基づいて説明すれば以下の通りである。
符号１は単一の半導体基板を模式的に示しており、この
半導体基板１には、複数の行線２、３、４と複数の列線
５、６、７、との交点毎に記憶セル８、９、10…が配設
されている。各記憶セル８〜10には２値情報のいずれか
が製造時に固定的に記憶されており、具体的には、２値
情報「０」を記憶しているセル８、10はゲート、ソー
ス、ドレインがそれぞれ列線５、行線２、４および接地
電位に接続されたＮチャンネル、エンハンスメント形電
界効果トランジスタ（以下、Ｎ形FET）11、12で構成され
ている。これに対し、２値情報「１」を記憶しているセ
ル９は、電界効果形トランジスタが形成されない構造と
なるように、その半導体製造工程が用意されている。
半導体基板１には、複数の行線２、３、４と複数の列線
５、６、７、との交点毎に記憶セル８、９、10…が配設
されている。各記憶セル８〜10には２値情報のいずれか
が製造時に固定的に記憶されており、具体的には、２値
情報「０」を記憶しているセル８、10はゲート、ソー
ス、ドレインがそれぞれ列線５、行線２、４および接地
電位に接続されたＮチャンネル、エンハンスメント形電
界効果トランジスタ（以下、Ｎ形FET）11、12で構成され
ている。これに対し、２値情報「１」を記憶しているセ
ル９は、電界効果形トランジスタが形成されない構造と
なるように、その半導体製造工程が用意されている。
各行線２〜４は一端においてプリチャージ用小型FET13、
14、15のソース・ドレイン間電流通路を介して降圧回路1
6に接続されており、Ｎ形FET13〜15のタイミング発生回
路17の出力端子に接続されている。各行線２〜４の他端
はトランスファゲート用Ｎ形FET18、19、20のソース・ド
レイン間電流通路を介して共通バス21に接続されてお
り、Ｎ形FET18〜20の各ゲートは行デコーダ22の出力端
子に接続されている。
14、15のソース・ドレイン間電流通路を介して降圧回路1
6に接続されており、Ｎ形FET13〜15のタイミング発生回
路17の出力端子に接続されている。各行線２〜４の他端
はトランスファゲート用Ｎ形FET18、19、20のソース・ド
レイン間電流通路を介して共通バス21に接続されてお
り、Ｎ形FET18〜20の各ゲートは行デコーダ22の出力端
子に接続されている。
一方、各列線５〜７は列デコーダ23の出力端子に接続さ
れており、列デコーダ23および行デコーダ22の各入力端
子はアトレス端子24に接続されている。
れており、列デコーダ23および行デコーダ22の各入力端
子はアトレス端子24に接続されている。
前述の共通バス21はセンス回路25の入力端子に接続され
ており、該センス回路25は共通バス21を介して印加され
る行線２〜４の電圧を参照電圧と比較する。センス回路
25の出力端子は出力バッファ26の入力端子に接続されて
おり、該出力バッファ26の出力端子はデータ出力端子27
に接続されている。
ており、該センス回路25は共通バス21を介して印加され
る行線２〜４の電圧を参照電圧と比較する。センス回路
25の出力端子は出力バッファ26の入力端子に接続されて
おり、該出力バッファ26の出力端子はデータ出力端子27
に接続されている。
前述の降圧回路16は直列に接続された１対のＮ形FET28、
29で構成されており、各FET28、29のドレインはゲートに
接続されている。FET28のドレインは第１の基準電圧(5
V)用端子30に接続されておりFET29のソースは、第２の
基準電圧源として、前述のFET13〜15の他に、タイミン
グ発生回路17、行デコーダ22、列デコーダ23、センス回
路25、出力バッファ26等にそれぞれ電流を供給してい
る。これらFET28、29に関しては、その閾値が約1Vになる
ように、ゲート酸化膜厚等が定められており、また、そ
のチャンネル比が各行線２〜４のプリチャージに加え、
各回路17、22、23、25、26にも駆動電流を供給可能なように
充分大きな値に選定されている。したがって、かかる従
来装置では、降圧回路16が多大の面積を占めるので、記
憶セル８、９…以外の周辺の回路16、17、22…が半導体基
板１上に占める面積が全体面積の1/2をはるかに上回っ
ている。
29で構成されており、各FET28、29のドレインはゲートに
接続されている。FET28のドレインは第１の基準電圧(5
V)用端子30に接続されておりFET29のソースは、第２の
基準電圧源として、前述のFET13〜15の他に、タイミン
グ発生回路17、行デコーダ22、列デコーダ23、センス回
路25、出力バッファ26等にそれぞれ電流を供給してい
る。これらFET28、29に関しては、その閾値が約1Vになる
ように、ゲート酸化膜厚等が定められており、また、そ
のチャンネル比が各行線２〜４のプリチャージに加え、
各回路17、22、23、25、26にも駆動電流を供給可能なように
充分大きな値に選定されている。したがって、かかる従
来装置では、降圧回路16が多大の面積を占めるので、記
憶セル８、９…以外の周辺の回路16、17、22…が半導体基
板１上に占める面積が全体面積の1/2をはるかに上回っ
ている。
次に、上記構成に係わる半導体記憶装置の作用を第３図
のタイミングチャートを参照しつつ説明すれば以下の通
りである。２値情報「０」を記憶している記憶セル８に
アクセスする場合について説明すれば、タイミング発生
回路17はアドレス信号のエッジを検出し、まず、FET13
〜15のゲートに高レベルのφＰを印加する（時刻t1）。
ゲートに高レベル信号を受けたFET13〜15は一斉にオン
状態となり、降圧回路16からの電流が行線２〜４に供給
されて、これら行線を略3Vにプリチャージする。続い
て、FET13〜15の各ゲートに印加されていた高レベル信
号が低レベルに移行するので（時刻t2）、各FET13〜15
はオフ状態に移行し、各行線２〜４はフローティングの
状態になる。この後、タイミング発生回路からの制御信
号に応答してアドレス信号が行デコーダ22と列デコーダ
23とにより解読されて、記憶セル８を選択すべく、列線
５が高レベルに移行するので、これ応答してFET11がオ
ン状態に移行すると共に、FET18のゲートにアクティブ
信号φＡが印加されるので、FET18がオン状態に移行す
る（時刻t3）。FET11がオン状態になると行線２の漂遊
容量はFET11のソース・ドレイン間電流通路を介して接
地されるので、行線２の電圧は徐々に降下し、これに伴
いFET18のソース・ドレイン電流通路を介して行線２に
接続されている共通バス21の電圧も降下する。このよう
な共通バス21の電圧降下はセンス回路25にて検知され、
記憶セル８に記憶されていた２値情報が「０」であると
判断される。このような判断結果は出力バッファ26にて
再び5Vの出力信号に変換されて出力端子27から出力され
る。
のタイミングチャートを参照しつつ説明すれば以下の通
りである。２値情報「０」を記憶している記憶セル８に
アクセスする場合について説明すれば、タイミング発生
回路17はアドレス信号のエッジを検出し、まず、FET13
〜15のゲートに高レベルのφＰを印加する（時刻t1）。
ゲートに高レベル信号を受けたFET13〜15は一斉にオン
状態となり、降圧回路16からの電流が行線２〜４に供給
されて、これら行線を略3Vにプリチャージする。続い
て、FET13〜15の各ゲートに印加されていた高レベル信
号が低レベルに移行するので（時刻t2）、各FET13〜15
はオフ状態に移行し、各行線２〜４はフローティングの
状態になる。この後、タイミング発生回路からの制御信
号に応答してアドレス信号が行デコーダ22と列デコーダ
23とにより解読されて、記憶セル８を選択すべく、列線
５が高レベルに移行するので、これ応答してFET11がオ
ン状態に移行すると共に、FET18のゲートにアクティブ
信号φＡが印加されるので、FET18がオン状態に移行す
る（時刻t3）。FET11がオン状態になると行線２の漂遊
容量はFET11のソース・ドレイン間電流通路を介して接
地されるので、行線２の電圧は徐々に降下し、これに伴
いFET18のソース・ドレイン電流通路を介して行線２に
接続されている共通バス21の電圧も降下する。このよう
な共通バス21の電圧降下はセンス回路25にて検知され、
記憶セル８に記憶されていた２値情報が「０」であると
判断される。このような判断結果は出力バッファ26にて
再び5Vの出力信号に変換されて出力端子27から出力され
る。
＜従来技術の問題点＞ 上記従来の典型的な半導体記憶装置は各行線２〜４のプ
リチャージや、全回路17,22,23,25,26の駆動のために、
降圧回路16にて降圧された低電圧源が使用されることか
ら、デザインルールを緊縮させても、発熱やエレクトロ
マイグレーションによる断線を被ることがないものの、
半導体記憶装置の駆動に必要な全電力を降圧回路16を通
して供給しなければならないので、FET28,29のチャンネ
ル幅を著しく拡大して多量の電流を通さなければなら
ず、このようなチャンネル幅過大のFET28,29を所定面積
の半導体基板上に形成すると、記憶セルの形成に割ける
面積が減少し、デザインルールの緊縮にもかかわらず、
記憶セル密度の充分な向上が図れないという問題点があ
った。
リチャージや、全回路17,22,23,25,26の駆動のために、
降圧回路16にて降圧された低電圧源が使用されることか
ら、デザインルールを緊縮させても、発熱やエレクトロ
マイグレーションによる断線を被ることがないものの、
半導体記憶装置の駆動に必要な全電力を降圧回路16を通
して供給しなければならないので、FET28,29のチャンネ
ル幅を著しく拡大して多量の電流を通さなければなら
ず、このようなチャンネル幅過大のFET28,29を所定面積
の半導体基板上に形成すると、記憶セルの形成に割ける
面積が減少し、デザインルールの緊縮にもかかわらず、
記憶セル密度の充分な向上が図れないという問題点があ
った。
＜問題を解決するための手段＞ 本発明は、大型の降圧回路用FETの組み込みに起因する
記憶セルのための面積の不足という問題点に着目してな
されたものであり、各行線に接続された入力用トランス
ファゲートに対しては、基準電圧を所定電圧にまで降圧
させる降圧回路を介して低電圧を供給するが、アドレス
手段と検知手段と出力手段とに対しては、基準電圧を直
接的に供給するようにし、これにより、降圧回路を構成
するFETの小型化を図り、もって記憶セルの占める面積
を拡張し、デザインルールの緊縮による記憶セル密度の
向上が充分に図れるようにしたことを要旨としている。
記憶セルのための面積の不足という問題点に着目してな
されたものであり、各行線に接続された入力用トランス
ファゲートに対しては、基準電圧を所定電圧にまで降圧
させる降圧回路を介して低電圧を供給するが、アドレス
手段と検知手段と出力手段とに対しては、基準電圧を直
接的に供給するようにし、これにより、降圧回路を構成
するFETの小型化を図り、もって記憶セルの占める面積
を拡張し、デザインルールの緊縮による記憶セル密度の
向上が充分に図れるようにしたことを要旨としている。
＜作用＞ 本発明に係わる半導体固定記憶装置では、外部からアク
セス要求があると、基準電圧を所定電圧まで降圧する降
圧手段から入力用トランスファゲートを介して行線に所
定の低電圧を供給すると共に、基準電圧により駆動され
るアドレス手段がアドレス信号に基づいて複数セル中の
１つの記憶セルを選択し、その選択された記憶セルに記
憶されていた２値情報に従って行線の電圧を定める。続
いて、基準電圧により駆動される検知手段が、そのとき
の行線の電圧に基づいて、その記憶セルに記憶されてい
る２値情報を判別し、該判別結果を表わす出力信号を基
準電圧により駆動される出力回路から外部に出力するも
のである。
セス要求があると、基準電圧を所定電圧まで降圧する降
圧手段から入力用トランスファゲートを介して行線に所
定の低電圧を供給すると共に、基準電圧により駆動され
るアドレス手段がアドレス信号に基づいて複数セル中の
１つの記憶セルを選択し、その選択された記憶セルに記
憶されていた２値情報に従って行線の電圧を定める。続
いて、基準電圧により駆動される検知手段が、そのとき
の行線の電圧に基づいて、その記憶セルに記憶されてい
る２値情報を判別し、該判別結果を表わす出力信号を基
準電圧により駆動される出力回路から外部に出力するも
のである。
＜実施例＞ 第１図は本発明の一実施例の構成を示す回路図であり、
まず、同図に基づいてその構成を説明する。なお、第１
図中従来の半導体記憶装置と同一構成部分は同一符号の
み付してその説明を省略する。第１の基準電圧(5V)用端
子30はタイミング発生回路17、アドレス手段を構成する
行デコーダ22、列デコーダ23、検知手段としてのセンス
回路25、出力手段としての出力バッファ26と共に降圧回
路41に並列接続されており、該降圧回路41は、互いに直
列に接続された２個のＮ型FET42,43で構成されている。
各FET42,43の各ゲートはそれぞれ、当該FETのドレイン
に接続されており、FET42のドレインは基準電圧用端子3
0に、そのソースはFET43のドレインにそれぞれ接続され
ている。FET42,43の各チャンネル幅は従来の半導体固定
記憶装置の降圧回路16のFET28,29のそれに比べ著しく減
縮されており、それ故に、FET42,43が半導体基板１に占
める面積も大幅に削減されている。FET42,43の閾値は略
々1Vに選定されているので、第２の基準電圧としてのFE
T43のソース電圧は、第１の基準電圧よりも低く、略3V
に維持される。
まず、同図に基づいてその構成を説明する。なお、第１
図中従来の半導体記憶装置と同一構成部分は同一符号の
み付してその説明を省略する。第１の基準電圧(5V)用端
子30はタイミング発生回路17、アドレス手段を構成する
行デコーダ22、列デコーダ23、検知手段としてのセンス
回路25、出力手段としての出力バッファ26と共に降圧回
路41に並列接続されており、該降圧回路41は、互いに直
列に接続された２個のＮ型FET42,43で構成されている。
各FET42,43の各ゲートはそれぞれ、当該FETのドレイン
に接続されており、FET42のドレインは基準電圧用端子3
0に、そのソースはFET43のドレインにそれぞれ接続され
ている。FET42,43の各チャンネル幅は従来の半導体固定
記憶装置の降圧回路16のFET28,29のそれに比べ著しく減
縮されており、それ故に、FET42,43が半導体基板１に占
める面積も大幅に削減されている。FET42,43の閾値は略
々1Vに選定されているので、第２の基準電圧としてのFE
T43のソース電圧は、第１の基準電圧よりも低く、略3V
に維持される。
FET43のソースは入力用トランスファゲート手段として
のFET44,45,46のドレインに接続されており、FET44〜46
のソースは行線２〜４に、FET44〜46のゲートは出力用
トランスファゲート手段としてのFET18〜20のゲートに
それぞれ接続されている。行線47,48,49の幅は狭少化さ
れており、また、記憶セル８，10，…を構成するFET50,
51のデザインルールも他の回路17,22,23,25,26等に比べ
緊縮されている。その結果、記憶セル８、９，10，…が
半導体基板１上に占める面積は、全体面積の1/2以上に
及んでおり、したがって、記憶セル８，９，10，…の数
は従来の半導体固定記憶装置に比べ増加している。ま
た、この場合、FET50,51，…のチャンネルコンダクタン
スはFET44〜46のそれに比べ小さく選定されている。
のFET44,45,46のドレインに接続されており、FET44〜46
のソースは行線２〜４に、FET44〜46のゲートは出力用
トランスファゲート手段としてのFET18〜20のゲートに
それぞれ接続されている。行線47,48,49の幅は狭少化さ
れており、また、記憶セル８，10，…を構成するFET50,
51のデザインルールも他の回路17,22,23,25,26等に比べ
緊縮されている。その結果、記憶セル８、９，10，…が
半導体基板１上に占める面積は、全体面積の1/2以上に
及んでおり、したがって、記憶セル８，９，10，…の数
は従来の半導体固定記憶装置に比べ増加している。ま
た、この場合、FET50,51，…のチャンネルコンダクタン
スはFET44〜46のそれに比べ小さく選定されている。
行線47〜49はディスチャージ手段としてのＮ形FET52〜5
4のドレインに接続されており、該FETのソースは接地さ
れている。FET52〜54のゲートはタイミング発生回路17
のディスチャージ指令信号φＤ用端子に接続されてお
り、タイミング発生回路17の他の出力端子は各デコーダ
22、23等に接続されているが第１図中ではその図示が省
略されている。
4のドレインに接続されており、該FETのソースは接地さ
れている。FET52〜54のゲートはタイミング発生回路17
のディスチャージ指令信号φＤ用端子に接続されてお
り、タイミング発生回路17の他の出力端子は各デコーダ
22、23等に接続されているが第１図中ではその図示が省
略されている。
次に、上記構成の作用を第４図(A),(B)に示されたタイ
ミングチャートをも参照しつつ説明すれば以下の通りで
ある。
ミングチャートをも参照しつつ説明すれば以下の通りで
ある。
まず、記憶セル８にアクセスする場合には、第４図(A)
に示されるように、タイミング発生回路17がアドレス信
号のエッシを検出して、まず、ディスチャージ指令信号
φＤを高レベルに移行させ（時刻t1）、ディスチャージ
手段としてのFET52〜54をオン状態にする。その結果、
行線47〜49はFET52〜54のソース・ドレイン間電流通路
を介して接地され、これにより、すべての行線47〜49が
一斉にディスチャージされる。次に、ディスチャージ指
令信号φＤを低レベルに移行させて（時刻t2）、FET52
〜54をオフ状態に戻すことで、すべての行線47〜49をフ
ローティング状態に保つ。それに引き続いて、行デコー
ダ22と列デコーダ23とが、アドレス信号に応答して、ア
クティブ信号φＡを高レベルに移行させてこれをFET50
のゲートに対して選択的に供給すると共に、FET18,44の
ゲートに対してもそれぞれ高レベルのアクティブ信号φ
Ａを選択的に供給する。（時刻t3）。高レベルのアクテ
ィブ信号φＡを受けて、入力用トランスファゲート手段
としてのFET44はオン状態になるので、行線47には、FET
44のソース・ドレイン間電流通路を介して降圧回路41か
らの電流が供給されるが、一方、その間、FET50もオン
状態に移行しているので、行線47の電圧は降圧回路41の
出力電圧(3V)をFET44のチャンネル抵抗値とFET50のそれ
とで、按分した値に向って徐々に上昇する（時刻t4）。
そして、その間、FET44ひいては行デコーダ22に連動し
て、FET18もオン状態に移行しているので、行線47の電
圧は出力用トランスファゲート手段としてのFET18を介
して共通バス21にトランスファされ、該バスの電圧がセ
ンス回路25に供給される。センス回路25は共通バス21に
トランスファされた行線47の定常状態での電圧と参照電
圧との大小関係を判別し、これにより、記憶セル８に記
憶されている２値情報を判別し、その判別結果を表わす
出力信号を出力バッファ26を介して出力端子27に出力す
る。上記動作例では、行線47の電圧が、FET50,44により
按分されて、参照電圧よりも低い按分電圧に保たれてい
るので、記憶セル８の２値情報は「０」と判別される。
に示されるように、タイミング発生回路17がアドレス信
号のエッシを検出して、まず、ディスチャージ指令信号
φＤを高レベルに移行させ（時刻t1）、ディスチャージ
手段としてのFET52〜54をオン状態にする。その結果、
行線47〜49はFET52〜54のソース・ドレイン間電流通路
を介して接地され、これにより、すべての行線47〜49が
一斉にディスチャージされる。次に、ディスチャージ指
令信号φＤを低レベルに移行させて（時刻t2）、FET52
〜54をオフ状態に戻すことで、すべての行線47〜49をフ
ローティング状態に保つ。それに引き続いて、行デコー
ダ22と列デコーダ23とが、アドレス信号に応答して、ア
クティブ信号φＡを高レベルに移行させてこれをFET50
のゲートに対して選択的に供給すると共に、FET18,44の
ゲートに対してもそれぞれ高レベルのアクティブ信号φ
Ａを選択的に供給する。（時刻t3）。高レベルのアクテ
ィブ信号φＡを受けて、入力用トランスファゲート手段
としてのFET44はオン状態になるので、行線47には、FET
44のソース・ドレイン間電流通路を介して降圧回路41か
らの電流が供給されるが、一方、その間、FET50もオン
状態に移行しているので、行線47の電圧は降圧回路41の
出力電圧(3V)をFET44のチャンネル抵抗値とFET50のそれ
とで、按分した値に向って徐々に上昇する（時刻t4）。
そして、その間、FET44ひいては行デコーダ22に連動し
て、FET18もオン状態に移行しているので、行線47の電
圧は出力用トランスファゲート手段としてのFET18を介
して共通バス21にトランスファされ、該バスの電圧がセ
ンス回路25に供給される。センス回路25は共通バス21に
トランスファされた行線47の定常状態での電圧と参照電
圧との大小関係を判別し、これにより、記憶セル８に記
憶されている２値情報を判別し、その判別結果を表わす
出力信号を出力バッファ26を介して出力端子27に出力す
る。上記動作例では、行線47の電圧が、FET50,44により
按分されて、参照電圧よりも低い按分電圧に保たれてい
るので、記憶セル８の２値情報は「０」と判別される。
一方、記憶セル９にアクセスした場合には、行線48には
接地に向う電路の形成がないので、第４図（Ｂ）に示さ
れているように、行線48の電圧が降圧回路41の出力電圧
(3V)に向って上昇し、（時刻t4）これに応答してセンス
回路25では、記憶セル９の２値情報が「１」と判別さ
れ、その結果、出力バッファ26で再び基準電圧(5V)に昇
圧された出力信号が出力される。その他の作用に関して
は、前記記憶セル８にアクセスする場合と同様である。
接地に向う電路の形成がないので、第４図（Ｂ）に示さ
れているように、行線48の電圧が降圧回路41の出力電圧
(3V)に向って上昇し、（時刻t4）これに応答してセンス
回路25では、記憶セル９の２値情報が「１」と判別さ
れ、その結果、出力バッファ26で再び基準電圧(5V)に昇
圧された出力信号が出力される。その他の作用に関して
は、前記記憶セル８にアクセスする場合と同様である。
＜効果＞ 以上説明してきたように、本発明によれば、行線には、
降圧手段により所定電圧まで降圧した低電圧を供給し、
アドレス手段、検知手段には、基準電圧を直接的に供給
するように構成したことにより、降圧回路の電流負荷を
大幅に削減することができるので、降圧回路を含む、記
憶セル以外の回路の半導体基板上に占める面積を著しく
減少させ、これにより、発熱等による断線を回避しつ
つ、残余の半導体基板上に高密度に記憶セルを形成する
ことがせきるという優れた効果が得られる。
降圧手段により所定電圧まで降圧した低電圧を供給し、
アドレス手段、検知手段には、基準電圧を直接的に供給
するように構成したことにより、降圧回路の電流負荷を
大幅に削減することができるので、降圧回路を含む、記
憶セル以外の回路の半導体基板上に占める面積を著しく
減少させ、これにより、発熱等による断線を回避しつ
つ、残余の半導体基板上に高密度に記憶セルを形成する
ことがせきるという優れた効果が得られる。
加えて、本発明によれば、入力用トランスファゲート手
段を介して、アドレス信号で指定された記憶セルが接続
されている行線、つまり、アドレス手段により選択され
た１つの行線に対してのみ降圧回路からの電流を供給す
るように構成したことにより、降圧回路の電流負荷をよ
り一層削減することができるので、記憶セルの形成可能
な半導体基板上の面積をさらに増加でき、記憶セルの密
度を一層向上させることができるという実益が有する。
段を介して、アドレス信号で指定された記憶セルが接続
されている行線、つまり、アドレス手段により選択され
た１つの行線に対してのみ降圧回路からの電流を供給す
るように構成したことにより、降圧回路の電流負荷をよ
り一層削減することができるので、記憶セルの形成可能
な半導体基板上の面積をさらに増加でき、記憶セルの密
度を一層向上させることができるという実益が有する。
第１図は本発明の一実施例を示す電気回路図、第２図は
従来の典型例を示す電気回路図、第３図は第２図で示し
た回路のタイミングチャート、第４図(A)(B)は第１図で
示した回路のタイミングチャートである。 １……半導体基板、５〜７……列線 ８〜10……記憶セル 18〜20,22,23……アドレス手段 （トランスファゲート，行デコーダ，列デコーダ） 25……検知手段（センス回路） 26……出力手段（出力バッファ） 41……降圧手段（降圧回路） 44〜46……トランスファゲート（Ｎ型ＦＥＴ） 47〜49……行線
従来の典型例を示す電気回路図、第３図は第２図で示し
た回路のタイミングチャート、第４図(A)(B)は第１図で
示した回路のタイミングチャートである。 １……半導体基板、５〜７……列線 ８〜10……記憶セル 18〜20,22,23……アドレス手段 （トランスファゲート，行デコーダ，列デコーダ） 25……検知手段（センス回路） 26……出力手段（出力バッファ） 41……降圧手段（降圧回路） 44〜46……トランスファゲート（Ｎ型ＦＥＴ） 47〜49……行線
Claims (1)
- 【請求項１】複数の行線47〜49と複数の列線５〜７の各
交点に設けられた２値情報のいずれか一方を記憶する複
数の記憶セル８〜10と、 アドレス信号に基づいて、１つの行線と１つの列線を選
択して、複数の記憶セル８〜10から１つの記憶セルを選
択するアドレス手段22、23と、 アドレス手段22、23による１つの行線47、48、49の選択に
先行して、すべての行線47、48、49を一斉にディスチャー
ジして、フローティング状態に保つディスチャージ手段
52、53、54と、 アドレス手段22、23による行線47、48、49の選択に連動し
て、選択された１つの行線47、48、49を共通バス21に対し
て接続する出力用トランスファゲート手段18、19、20と、 電源の第１の基準電圧を第１の基準電圧よりも低い第２
の基準電圧に降下させて出力する降圧手段41と、 降圧手段41と各行線47、48、49との間に接続され、アドレ
ス手段22、23による行線47、48、49の選択に連動して、選
択された１つの行線47、48、49に対して、降圧手段41から
の第２の基準電圧を供給する入力用トランスファゲート
手段44、45、46と、 共通バス21の電圧を検知して、アドレス手段22、23によ
り選択された記憶セルに記憶された２値情報を判別する
検知手段25と、 検知手段25の判別結果に基づいて、該選択された記憶セ
ルに記憶された２値情報を表わす出力信号を出力する出
力手段26とを含んで成り、 前記降圧手段41に供給される第１の基準電圧がアドレス
手段22、23、検知手段25及び出力手段26に対して供給さ
れていることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555685A JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
| US07/180,648 US4862413A (en) | 1985-03-29 | 1988-04-04 | Semiconductor ROM with reduced supply voltage requirement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555685A JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224197A JPS61224197A (ja) | 1986-10-04 |
| JPH0656720B2 true JPH0656720B2 (ja) | 1994-07-27 |
Family
ID=13290391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6555685A Expired - Fee Related JPH0656720B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4862413A (ja) |
| JP (1) | JPH0656720B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743954B2 (ja) * | 1988-06-30 | 1995-05-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2800502B2 (ja) * | 1991-10-15 | 1998-09-21 | 日本電気株式会社 | 半導体メモリ装置 |
| US5440519A (en) * | 1994-02-01 | 1995-08-08 | Micron Semiconductor, Inc. | Switched memory expansion buffer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021781A (en) * | 1974-11-19 | 1977-05-03 | Texas Instruments Incorporated | Virtual ground read-only-memory for electronic calculator or digital processor |
| US4318014A (en) * | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
| JPS56114193A (en) * | 1980-02-09 | 1981-09-08 | Fujitsu Ltd | Semiconductor memory device |
| JPS5740798A (en) * | 1980-08-20 | 1982-03-06 | Matsushita Electric Ind Co Ltd | Read-only storage device |
| JPS57186294A (en) * | 1981-05-13 | 1982-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
| JPS60136996A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体記憶装置 |
| JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-03-29 JP JP6555685A patent/JPH0656720B2/ja not_active Expired - Fee Related
-
1988
- 1988-04-04 US US07/180,648 patent/US4862413A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224197A (ja) | 1986-10-04 |
| US4862413A (en) | 1989-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |