JPH09130996A - 電源切り換え回路 - Google Patents
電源切り換え回路Info
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- JPH09130996A JPH09130996A JP8129460A JP12946096A JPH09130996A JP H09130996 A JPH09130996 A JP H09130996A JP 8129460 A JP8129460 A JP 8129460A JP 12946096 A JP12946096 A JP 12946096A JP H09130996 A JPH09130996 A JP H09130996A
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Abstract
(57)【要約】
【課題】 従来の電源切り換え回路では、主電源入力時
においても、従電源電圧が主電源電圧より高い場合には
従電源電圧が出力されてしまう。 【解決手段】主電源入力端子および電源出力端子にソー
スおよびドレインが接続される第１の電界効果トランジ
スタと、従電源入力端子および電源出力端子にソースお
よびドレインが接続される第２の電界効果トランジスタ
と、主電源入力の有無により上記２つの電界効果トラン
ジスタのゲート制御を行う制御手段と、主電源電圧と従
電源電圧のうち高い方の電圧を第２の電界効果トランジ
スタのサブストレートに供給するサブストレートバイア
ス手段を備える。
においても、従電源電圧が主電源電圧より高い場合には
従電源電圧が出力されてしまう。 【解決手段】主電源入力端子および電源出力端子にソー
スおよびドレインが接続される第１の電界効果トランジ
スタと、従電源入力端子および電源出力端子にソースお
よびドレインが接続される第２の電界効果トランジスタ
と、主電源入力の有無により上記２つの電界効果トラン
ジスタのゲート制御を行う制御手段と、主電源電圧と従
電源電圧のうち高い方の電圧を第２の電界効果トランジ
スタのサブストレートに供給するサブストレートバイア
ス手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は電子機器の電源切り
換え回路に関するものである。
換え回路に関するものである。
【０００２】
【従来の技術】携帯電子機器の多くは電源として機器内
部にバッテリーを備え、さらにＡＣアダプターによる外
部からの電源入力が可能な構造を有しており、外部電源
入力の有無によって使用電源を切り換える仕組みを備え
ている。また同様な電源切り換え構造は、揮発性メモリ
ーに対するシステム電源とバックアップ電池の切り換え
や、ＩＣカードに対する本体供給電源とバックアップ電
池の切り換え等にも使用されている。
部にバッテリーを備え、さらにＡＣアダプターによる外
部からの電源入力が可能な構造を有しており、外部電源
入力の有無によって使用電源を切り換える仕組みを備え
ている。また同様な電源切り換え構造は、揮発性メモリ
ーに対するシステム電源とバックアップ電池の切り換え
や、ＩＣカードに対する本体供給電源とバックアップ電
池の切り換え等にも使用されている。
【０００３】これらの電源切り換えのスイッチング素子
としては電界効果トランジスタ（以下ＦＥＴと略）が多
く用いられている。電源切り換え用スイッチング素子と
してはダイオードでも代替可能であるが、ダイオードは
その構造上ＰＮ接合による順方向電圧降下が発生してし
まう。この値は通常０．６ボルト程度であるが、数ボル
トのバッテリーを電源としている携帯情報機器にとって
はバッテリー寿命を短縮させる大きな原因となってしま
う。
としては電界効果トランジスタ（以下ＦＥＴと略）が多
く用いられている。電源切り換え用スイッチング素子と
してはダイオードでも代替可能であるが、ダイオードは
その構造上ＰＮ接合による順方向電圧降下が発生してし
まう。この値は通常０．６ボルト程度であるが、数ボル
トのバッテリーを電源としている携帯情報機器にとって
はバッテリー寿命を短縮させる大きな原因となってしま
う。
【０００４】一方電界効果トランジスタでは構造上ＰＮ
接合による電圧降下は発生しない。ＰチャンネルＦＥＴ
の構造を図９に示す。ｐ形半導体のソース１００２とド
レイン１００３がｎ形半導体サブストレート１００１上
に拡散されて形成され、ソース１００２とドレイン１０
０３領域間の半導体表面には薄い酸化膜１００５が形成
され、その上にゲートと呼ばれる金属板１００４が設け
られる。なおソースとドレインは完全に対称を成してお
り、電圧源に接続して初めて定義が可能になるが、図９
においては説明の都合上ソース１００２とドレイン１０
０３を定義している。
接合による電圧降下は発生しない。ＰチャンネルＦＥＴ
の構造を図９に示す。ｐ形半導体のソース１００２とド
レイン１００３がｎ形半導体サブストレート１００１上
に拡散されて形成され、ソース１００２とドレイン１０
０３領域間の半導体表面には薄い酸化膜１００５が形成
され、その上にゲートと呼ばれる金属板１００４が設け
られる。なおソースとドレインは完全に対称を成してお
り、電圧源に接続して初めて定義が可能になるが、図９
においては説明の都合上ソース１００２とドレイン１０
０３を定義している。
【０００５】サブストレート１００１に対して負の電圧
をゲート１００４に印可することにより、ソース１００
２とドレイン１００３間に正電荷が誘起され、ｐ形のチ
ャンネルが形成される。ＦＥＴはこのチャンネル幅によ
って導通、非導通を制御する構造のため、ダイオードや
トランジスタと違いＰＮ接合による電圧降下が発生する
ことはない。チャンネルを電流が通過する際の抵抗（い
わゆるオン抵抗）についてもデバイスの改良により１オ
ーム以下の低いものが実用化されてきている。
をゲート１００４に印可することにより、ソース１００
２とドレイン１００３間に正電荷が誘起され、ｐ形のチ
ャンネルが形成される。ＦＥＴはこのチャンネル幅によ
って導通、非導通を制御する構造のため、ダイオードや
トランジスタと違いＰＮ接合による電圧降下が発生する
ことはない。チャンネルを電流が通過する際の抵抗（い
わゆるオン抵抗）についてもデバイスの改良により１オ
ーム以下の低いものが実用化されてきている。
【０００６】従来の電源切り換え回路の回路例を図１０
に示す。ＦＥＴには構造によってＰチャンネルのものと
Ｎチャンネルのものが存在するが、通常電源切り換え回
路には、制御にバイアス電圧を必要としないＰチャンネ
ルＦＥＴを使用するのが一般的である。
に示す。ＦＥＴには構造によってＰチャンネルのものと
Ｎチャンネルのものが存在するが、通常電源切り換え回
路には、制御にバイアス電圧を必要としないＰチャンネ
ルＦＥＴを使用するのが一般的である。
【０００７】ＦＥＴ１１０４および１１０５のゲートは
主電源入力の有無によって制御され、主電源入力時には
第１のＦＥＴ１１０４は導通状態、第２のＦＥＴ１１０
５は非導通状態になり、電源出力端子１１０３からは主
電源電圧が出力される。逆に主電源非入力時には第１の
ＦＥＴ１１０４が非導通状態、第２のＦＥＴ１１０５が
導通状態となり、電源出力端子１１０３からは従電源電
圧が出力される。なお主電源がＡＣアダプタからの入力
のようにあまり電力消費が問題にされない用途では、第
１のＦＥＴ１１０４の代わりにダイオードが使用される
ことが多い。
主電源入力の有無によって制御され、主電源入力時には
第１のＦＥＴ１１０４は導通状態、第２のＦＥＴ１１０
５は非導通状態になり、電源出力端子１１０３からは主
電源電圧が出力される。逆に主電源非入力時には第１の
ＦＥＴ１１０４が非導通状態、第２のＦＥＴ１１０５が
導通状態となり、電源出力端子１１０３からは従電源電
圧が出力される。なお主電源がＡＣアダプタからの入力
のようにあまり電力消費が問題にされない用途では、第
１のＦＥＴ１１０４の代わりにダイオードが使用される
ことが多い。
【０００８】別の回路例を図１１に示す。主電源電圧を
基準電圧と比較してＦＥＴの制御を行う構成である。基
準電圧を用いることにより、主電源非入力時だけでな
く、例えばアダプタ挿入不備等の原因による主電源電圧
の異常低下の場合にも従電源電圧が出力される。
基準電圧と比較してＦＥＴの制御を行う構成である。基
準電圧を用いることにより、主電源非入力時だけでな
く、例えばアダプタ挿入不備等の原因による主電源電圧
の異常低下の場合にも従電源電圧が出力される。
【０００９】
【発明が解決しようとする課題】従来の手法では、主電
源入力と従電源入力のうち電圧の高いほうが自動的に選
択され出力されてしまうという問題が発生する。これは
ＦＥＴの寄生ダイオードに基因するものである。図９の
ＦＥＴの構造図を見るとわかるように、ドレインとサブ
ストレート間およびソースとサブストレート間はＰＮ接
合になっており、ここにダイオードと同じ働きが生じて
しまう。これが寄生ダイオードである。
源入力と従電源入力のうち電圧の高いほうが自動的に選
択され出力されてしまうという問題が発生する。これは
ＦＥＴの寄生ダイオードに基因するものである。図９の
ＦＥＴの構造図を見るとわかるように、ドレインとサブ
ストレート間およびソースとサブストレート間はＰＮ接
合になっており、ここにダイオードと同じ働きが生じて
しまう。これが寄生ダイオードである。
【００１０】図１０の回路で寄生ダイオードを表示した
回路図を図１２に示す。主電源入力時においても、従電
源電圧が主電源電圧より高い場合、第２のＦＥＴ１１０
５は非導通状態であるにもかかわらず寄生ダイオード１
３０３を通じて従電源電圧が出力されてしまう。実際の
使用状況に当てはめた場合、外部からの電源入力がある
にもかかわらず内蔵バッテリーが消耗されてしまうとい
った事態が発生しうるわけである。この主電源入力と従
電源入力のうち電圧の高いほうが自動的に選択され出力
されてしまう問題はスイッチング素子としてダイオード
を使用した場合でも当然同様に発生する。
回路図を図１２に示す。主電源入力時においても、従電
源電圧が主電源電圧より高い場合、第２のＦＥＴ１１０
５は非導通状態であるにもかかわらず寄生ダイオード１
３０３を通じて従電源電圧が出力されてしまう。実際の
使用状況に当てはめた場合、外部からの電源入力がある
にもかかわらず内蔵バッテリーが消耗されてしまうとい
った事態が発生しうるわけである。この主電源入力と従
電源入力のうち電圧の高いほうが自動的に選択され出力
されてしまう問題はスイッチング素子としてダイオード
を使用した場合でも当然同様に発生する。
【００１１】主電源および従電源のどちらの電圧値もシ
ステム設計者が任意に決められる場合には、上記のよう
な問題は発生しにくい。しかし例えば通常は内蔵バッテ
リー動作し、本体機器に差し込んだ状態で本体から電源
供給を受けるＩＣカードのような、主電源電圧値が決め
られてしまっているケースにおいては、バッテリーとし
て用いる電池個数とのからみから上記問題を避けられな
い事態も発生する。
ステム設計者が任意に決められる場合には、上記のよう
な問題は発生しにくい。しかし例えば通常は内蔵バッテ
リー動作し、本体機器に差し込んだ状態で本体から電源
供給を受けるＩＣカードのような、主電源電圧値が決め
られてしまっているケースにおいては、バッテリーとし
て用いる電池個数とのからみから上記問題を避けられな
い事態も発生する。
【００１２】
【課題を解決するための手段】上記問題を解決するため
に第１の発明の電源切り換え回路は、主電源入力端子と
電源出力端子間の導通の開閉をする第１の電界効果トラ
ンジスタと、従電源入力端子と前記電源出力端子間の導
通の開閉をする第２の電界効果トランジスタと、主電源
入力の有無により前記２つの電界効果トランジスタの開
閉を制御する手段と、主電源電圧と従電源電圧のうち高
い方の電圧を第２の電界効果トランジスタに印加するサ
ブストレートバイアス手段を備え、主電源電圧または従
電源電圧の一方を前記電源出力端子に出力することを特
徴とする。
に第１の発明の電源切り換え回路は、主電源入力端子と
電源出力端子間の導通の開閉をする第１の電界効果トラ
ンジスタと、従電源入力端子と前記電源出力端子間の導
通の開閉をする第２の電界効果トランジスタと、主電源
入力の有無により前記２つの電界効果トランジスタの開
閉を制御する手段と、主電源電圧と従電源電圧のうち高
い方の電圧を第２の電界効果トランジスタに印加するサ
ブストレートバイアス手段を備え、主電源電圧または従
電源電圧の一方を前記電源出力端子に出力することを特
徴とする。
【００１３】さらに第２の発明の電源切り換え回路は、
主電源入力端子および電源出力端子間に接続され主電源
入力時に主電源電圧を従電源電圧より高い値に昇圧する
ための昇圧回路と、従電源入力端子および電源出力端子
にソースおよびドレインが接続される電界効果トランジ
スタと、主電源入力の有無により上記電界効果トランジ
スタのゲートを制御する制御手段を備えることを特徴と
している。
主電源入力端子および電源出力端子間に接続され主電源
入力時に主電源電圧を従電源電圧より高い値に昇圧する
ための昇圧回路と、従電源入力端子および電源出力端子
にソースおよびドレインが接続される電界効果トランジ
スタと、主電源入力の有無により上記電界効果トランジ
スタのゲートを制御する制御手段を備えることを特徴と
している。
【００１４】さらに第３の発明の電源切り換え回路は、
主電源入力端子および電源出力端子にソースおよびドレ
インが接続される第１の電界効果トランジスタと、主電
源入力端子および電源出力端子間に上記第１の電界効果
トランジスタと並列に接続される昇圧回路と、従電源入
力端子および電源出力端子にソースおよびドレインが接
続される第２の電界効果トランジスタと、主電源電圧と
従電源電圧の電圧値を比較する比較手段と、主電源入力
の有無および上記比較手段からの出力によって上記２つ
の電界効果トランジスタのゲート制御および上記昇圧回
路の動作制御を行う制御手段を備え、主電源入力時に主
電源電圧が従電源電圧より高い場合には第１の電界効果
トランジスタを通じて主電源電圧が出力され、従電源電
圧が主電源電圧より高い場合には第１の電界効果トラン
ジスタは非導通状態にされるとともに上記昇圧回路によ
って主電源電圧が従電源電圧より高い値に昇圧され出力
されることを特徴としている。
主電源入力端子および電源出力端子にソースおよびドレ
インが接続される第１の電界効果トランジスタと、主電
源入力端子および電源出力端子間に上記第１の電界効果
トランジスタと並列に接続される昇圧回路と、従電源入
力端子および電源出力端子にソースおよびドレインが接
続される第２の電界効果トランジスタと、主電源電圧と
従電源電圧の電圧値を比較する比較手段と、主電源入力
の有無および上記比較手段からの出力によって上記２つ
の電界効果トランジスタのゲート制御および上記昇圧回
路の動作制御を行う制御手段を備え、主電源入力時に主
電源電圧が従電源電圧より高い場合には第１の電界効果
トランジスタを通じて主電源電圧が出力され、従電源電
圧が主電源電圧より高い場合には第１の電界効果トラン
ジスタは非導通状態にされるとともに上記昇圧回路によ
って主電源電圧が従電源電圧より高い値に昇圧され出力
されることを特徴としている。
【００１５】
（発明の実施の形態１）本発明の基本構成を図１に示
す。第１のＦＥＴ１０４および第２のＦＥＴ１０５は主
電源電圧によって制御され、主電源入力時には主電源電
圧が出力され、主電源非入力時には従電源電圧が出力さ
れるのは従来例で述べたとおりである。さらに本発明に
おいては主電源入力時、電圧選択回路１０８により主電
源電圧と従電源電圧が比較され、高い方の電圧が第２の
ＦＥＴ１０５のサブストレートに供給される。これによ
り従電源電圧が主電源電圧より高い場合には、第２のＦ
ＥＴ１０５のサブストレートには従電源電圧が供給さ
れ、寄生ダイオード１０６による従電源電圧出力を防止
することができる。
す。第１のＦＥＴ１０４および第２のＦＥＴ１０５は主
電源電圧によって制御され、主電源入力時には主電源電
圧が出力され、主電源非入力時には従電源電圧が出力さ
れるのは従来例で述べたとおりである。さらに本発明に
おいては主電源入力時、電圧選択回路１０８により主電
源電圧と従電源電圧が比較され、高い方の電圧が第２の
ＦＥＴ１０５のサブストレートに供給される。これによ
り従電源電圧が主電源電圧より高い場合には、第２のＦ
ＥＴ１０５のサブストレートには従電源電圧が供給さ
れ、寄生ダイオード１０６による従電源電圧出力を防止
することができる。
【００１６】バッファ回路１０９の電源として電圧選択
回路１０８よって選択された電圧が供給されることで、
第２のＦＥＴ１０５の導通・非導通制御を確実に行うこ
とが可能である。なお主電源電圧と従電源電圧の電圧差
が大きい場合には、バッファ回路１０９の前段にレベル
シフト回路を設けた方が良い場合がある。反転回路１１
０は電源電圧より高い電圧値の信号入力が行われる可能
性があるため、入力信号電圧が電源電圧に回り込まない
構造（いわゆるリエントラント構造）を持ったものが必
要である。
回路１０８よって選択された電圧が供給されることで、
第２のＦＥＴ１０５の導通・非導通制御を確実に行うこ
とが可能である。なお主電源電圧と従電源電圧の電圧差
が大きい場合には、バッファ回路１０９の前段にレベル
シフト回路を設けた方が良い場合がある。反転回路１１
０は電源電圧より高い電圧値の信号入力が行われる可能
性があるため、入力信号電圧が電源電圧に回り込まない
構造（いわゆるリエントラント構造）を持ったものが必
要である。
【００１７】本発明の実際の回路図を図２に示す。第２
のＦＥＴ１０５のサブストレートと、主電源入力端子１
０１および従電源入力端子１０２間に、ダイオード２０
１および２０２がカソードをサブストレート側に向けた
方向でそれぞれ接続される。これにより主電源電圧と従
電源電圧が比較され、より高い方電圧が第２のＦＥＴ１
０５のサブストレートに供給される。２つのダイオード
２０１および２０２は当然電圧降下特性が同じものを使
用し、その電圧降下値は第２のＦＥＴ１０５の寄生ダイ
オードのものと同じかより小さくなくてはならない。
のＦＥＴ１０５のサブストレートと、主電源入力端子１
０１および従電源入力端子１０２間に、ダイオード２０
１および２０２がカソードをサブストレート側に向けた
方向でそれぞれ接続される。これにより主電源電圧と従
電源電圧が比較され、より高い方電圧が第２のＦＥＴ１
０５のサブストレートに供給される。２つのダイオード
２０１および２０２は当然電圧降下特性が同じものを使
用し、その電圧降下値は第２のＦＥＴ１０５の寄生ダイ
オードのものと同じかより小さくなくてはならない。
【００１８】さらに第２のＦＥＴ１０５のサブストレー
トを高抵抗２０３を介して出力端子１０３もしくはＧＮ
Ｄに接続することによって、静電気等の影響によってサ
ブストレート電位が異常に上昇してしまうことを防止す
る。
トを高抵抗２０３を介して出力端子１０３もしくはＧＮ
Ｄに接続することによって、静電気等の影響によってサ
ブストレート電位が異常に上昇してしまうことを防止す
る。
【００１９】本発明の他の回路例を図３に示す。第２の
ＦＥＴ１０５のサブストレートと、主電源入力端子およ
び従電源入力端子の間に、それぞれＰチャンネルＦＥＴ
３０８および３０９が接続される。主電源電圧と従電源
電圧は演算増幅回路５０７により比較され、その演算結
果によりＰチャンネルＦＥＴ３０８もしくは３０９のど
ちらか一方が導通状態にされる。これにより主電源電圧
と従電源電圧のうち、高い方の電圧が第２のＦＥＴ５０
５のサブストレートに供給されるわけである。電圧比較
のための分割抵抗３０１から３０４の値は当然Ａ：Ｂ＝
Ｃ：Ｄである必要がある。
ＦＥＴ１０５のサブストレートと、主電源入力端子およ
び従電源入力端子の間に、それぞれＰチャンネルＦＥＴ
３０８および３０９が接続される。主電源電圧と従電源
電圧は演算増幅回路５０７により比較され、その演算結
果によりＰチャンネルＦＥＴ３０８もしくは３０９のど
ちらか一方が導通状態にされる。これにより主電源電圧
と従電源電圧のうち、高い方の電圧が第２のＦＥＴ５０
５のサブストレートに供給されるわけである。電圧比較
のための分割抵抗３０１から３０４の値は当然Ａ：Ｂ＝
Ｃ：Ｄである必要がある。
【００２０】（発明の実施の形態２）上記した第１の発
明ではＦＥＴのサブストレートを制御することが必要で
あったが、通常市販されているＦＥＴではサブストレー
トとソースがあらかじめ接続されているものが多い。こ
のようにサブストレートを制御することが不可能なＦＥ
Ｔを用いて、なおかつ電源選択の問題を解決するのが以
下に述べる第２の発明である。
明ではＦＥＴのサブストレートを制御することが必要で
あったが、通常市販されているＦＥＴではサブストレー
トとソースがあらかじめ接続されているものが多い。こ
のようにサブストレートを制御することが不可能なＦＥ
Ｔを用いて、なおかつ電源選択の問題を解決するのが以
下に述べる第２の発明である。
【００２１】第２の発明の基本構成を図４に示す。主電
源入力端子４０１と電源出力端子４０３間に昇圧回路４
０４を備え、主電源入力時には昇圧回路４０４により主
電源電圧が従電源電圧より高い値まで昇圧されて出力さ
れる。主電源非入力時には従来例同様、従電源電圧が出
力されるが、その時昇圧回路４０４は動作停止状態にお
かれ、従電源に余分な電力を消費させない構成にする必
要がある。主電源入力は昇圧回路を通ることで当然損失
が発生するので、主電源側の電力損失があまり問題にさ
れない用途で有効である。
源入力端子４０１と電源出力端子４０３間に昇圧回路４
０４を備え、主電源入力時には昇圧回路４０４により主
電源電圧が従電源電圧より高い値まで昇圧されて出力さ
れる。主電源非入力時には従来例同様、従電源電圧が出
力されるが、その時昇圧回路４０４は動作停止状態にお
かれ、従電源に余分な電力を消費させない構成にする必
要がある。主電源入力は昇圧回路を通ることで当然損失
が発生するので、主電源側の電力損失があまり問題にさ
れない用途で有効である。
【００２２】第２の発明の実際の回路図を図５に示す。
図５の例においては昇圧回路としてダイオードクランプ
による２倍昇圧を使用しており、主電源電圧は常時２倍
の電圧に昇圧されて出力されるため、従電源電圧が主電
源電圧より高い場合でも２倍以内に収まる用途で使用可
能である。パルス発生回路５０４の電源を主電源電圧か
ら取ることにより、主電源非入力時には昇圧動作は停止
し、従電源電圧に余分な電力を消費させない。
図５の例においては昇圧回路としてダイオードクランプ
による２倍昇圧を使用しており、主電源電圧は常時２倍
の電圧に昇圧されて出力されるため、従電源電圧が主電
源電圧より高い場合でも２倍以内に収まる用途で使用可
能である。パルス発生回路５０４の電源を主電源電圧か
ら取ることにより、主電源非入力時には昇圧動作は停止
し、従電源電圧に余分な電力を消費させない。
【００２３】第２の発明の他の回路例を図６に示す。主
電源入力時には、演算増幅回路６０５によって主電源電
圧と従電源電圧が常時比較され、従電源電圧の方が高い
ときのみ昇圧動作が行われる構成である。昇圧回路とし
てチョッパ式昇圧回路を備え、スイッチング制御回路６
０７はＡＮＤ回路７０６からの出力がハイレベルの場合
に駆動され、ＮチャンネルＦＥＴ６０８のスイッチング
動作を行う。主電源非入力時にはＡＮＤ回路７０６の出
力は常にロウレベルになり、昇圧動作は停止される構成
になっているが、主電源非入力時にはスイッチング制御
回路６０７内のクロック発信自体を停止させてしまう構
成も有効である。
電源入力時には、演算増幅回路６０５によって主電源電
圧と従電源電圧が常時比較され、従電源電圧の方が高い
ときのみ昇圧動作が行われる構成である。昇圧回路とし
てチョッパ式昇圧回路を備え、スイッチング制御回路６
０７はＡＮＤ回路７０６からの出力がハイレベルの場合
に駆動され、ＮチャンネルＦＥＴ６０８のスイッチング
動作を行う。主電源非入力時にはＡＮＤ回路７０６の出
力は常にロウレベルになり、昇圧動作は停止される構成
になっているが、主電源非入力時にはスイッチング制御
回路６０７内のクロック発信自体を停止させてしまう構
成も有効である。
【００２４】（発明の実施の形態３）上記した第２の発
明では主電源電圧は常に昇圧回路を通って出力されるた
め損失が発生し、主電源側の電力消費が問題となる用途
での使用は難しい。第３の発明においては第１のＦＥＴ
と並列に昇圧回路を設けることによってこの問題を解決
する。
明では主電源電圧は常に昇圧回路を通って出力されるた
め損失が発生し、主電源側の電力消費が問題となる用途
での使用は難しい。第３の発明においては第１のＦＥＴ
と並列に昇圧回路を設けることによってこの問題を解決
する。
【００２５】第３の発明の基本構成を図７に示す。主電
源入力時には、電圧比較回路７０６によって主電源電圧
と従電源電圧の比較が行われ、その出力によって第１の
ＦＥＴ７０４および昇圧回路７０７の制御が行われる。
すなわち主電源電圧が従電源電圧よりが高い場合には、
第１のＦＥＴ７０４が導通状態にされるとともに、昇圧
回路は動作停止状態にされ、主電源電圧が第１のＦＥＴ
７０４を通して出力される。主電源電圧が従電源電圧よ
り低い場合には、第１のＦＥＴ７０４は非導通状態にさ
れるとともに昇圧回路は動作状態になり、主電源電圧が
従電源電圧より高い電圧値に昇圧されて出力される。
源入力時には、電圧比較回路７０６によって主電源電圧
と従電源電圧の比較が行われ、その出力によって第１の
ＦＥＴ７０４および昇圧回路７０７の制御が行われる。
すなわち主電源電圧が従電源電圧よりが高い場合には、
第１のＦＥＴ７０４が導通状態にされるとともに、昇圧
回路は動作停止状態にされ、主電源電圧が第１のＦＥＴ
７０４を通して出力される。主電源電圧が従電源電圧よ
り低い場合には、第１のＦＥＴ７０４は非導通状態にさ
れるとともに昇圧回路は動作状態になり、主電源電圧が
従電源電圧より高い電圧値に昇圧されて出力される。
【００２６】本発明においては主電源電圧値が従電源電
圧より高い場合には第１のＦＥＴ７０４を通じて出力さ
れるため、主電源電圧が常時昇圧回路を通じて出力され
る第２の発明の構成に比べて主電源側の電力消費を押さ
えることが可能である。
圧より高い場合には第１のＦＥＴ７０４を通じて出力さ
れるため、主電源電圧が常時昇圧回路を通じて出力され
る第２の発明の構成に比べて主電源側の電力消費を押さ
えることが可能である。
【００２７】本発明の実際の回路図を図８に示す。図６
の回路と同様、昇圧回路としてチョッパ式回路を備え、
スイッチング制御回路８０７はＡＮＤ回路８０６からの
出力がハイレベルの場合に駆動される。もちろん昇圧回
路としてはダイオードクランプ式等他の回路を使用する
ことも可能である。なお図８においては各回路の電源記
述は省略してある。
の回路と同様、昇圧回路としてチョッパ式回路を備え、
スイッチング制御回路８０７はＡＮＤ回路８０６からの
出力がハイレベルの場合に駆動される。もちろん昇圧回
路としてはダイオードクランプ式等他の回路を使用する
ことも可能である。なお図８においては各回路の電源記
述は省略してある。
【００２８】
【発明の効果】以上述べたように本発明を用いること
で、２つの電源入力のうちどちらを出力させるかを、電
圧の大小によらず任意に選択することが可能である。
で、２つの電源入力のうちどちらを出力させるかを、電
圧の大小によらず任意に選択することが可能である。
【図１】第１の発明の基本構成図である。
【図２】第１の発明の回路図である。
【図３】第１の発明の別の回路図である。
【図４】第２の発明の基本構成図である。
【図５】第２の発明の回路図である。
【図６】第２の発明の別の回路図である。
【図７】第３の発明の基本構成図である。
【図８】第３の発明の回路図である。
【図９】電界効果トランジスタの構造図である。
【図１０】従来の電源切り換え回路の回路図である。
【図１１】従来の電源切り換え回路の別の回路図であ
る。
る。
【図１２】寄生ダイオードを表示した従来の電源切り換
え回路の回路図である。
え回路の回路図である。
１０１ 主電源入力端子 １０２ 従電源入力端子 １０３ 電源出力端子 １０４ 第１のＦＥＴ １０５ 第２のＦＥＴ １０６、１０７ 寄生ダイオード １０８ 電圧選択回路 １０９ バッファ回路 １１０ 反転回路 ２０１、２０２ ダイオード ２０３ 高抵抗 ３０６ 演算増幅回路 ４０４ 昇圧回路
Claims (6)
- 【請求項１】 主電源入力端子と電源出力端子間の導通
の開閉をする第１の電界効果トランジスタと、従電源入
力端子と前記電源出力端子間の導通の開閉をする第２の
電界効果トランジスタと、主電源入力の有無により前記
２つの電界効果トランジスタの開閉を制御する手段と、
主電源電圧と従電源電圧のうち高い方の電圧を第２の電
界効果トランジスタに印加するサブストレートバイアス
手段を備え、主電源電圧または従電源電圧の一方を前記
電源出力端子に出力することを特徴とする電源切り換え
回路。 - 【請求項２】 サブストレートバイアス手段は、第２の
電界効果トランジスタのサブストレートにカソードが接
続され、主電源入力端子および従電源入力端子にアノー
ドが接続される２つのダイオードから成ることを特徴と
する請求項１記載の電源切り換え回路。 - 【請求項３】 サブストレートバイアス手段は、主電源
電圧と従電源電圧の電圧値を比較するための演算増幅回
路と、第２の電界効果トランジスタのサブストレートお
よび主電源入力端子にソースおよびドレインが接続され
る第３の電界効果トランジスタと、第２の電界効果トラ
ンジスタのサブストレートおよび従電源入力端子にソー
スおよびサブストレートが接続される第４の電界効果ト
ランジスタと、上記演算増幅回路の出力によって上記第
３および第４の電界効果トランジスタのゲートを制御す
る制御手段から成ることを特徴とする請求項１記載の電
源切り換え回路。 - 【請求項４】 主電源入力もしくは従電源入力のどちら
か一方を出力する電源切り換え回路であり、主電源入力
端子および電源出力端子間に接続され主電源入力時に主
電源電圧を従電源電圧より高い値に昇圧するための昇圧
回路と、従電源入力端子および電源出力端子にソースお
よびドレインが接続される電界効果トランジスタと、主
電源入力の有無により上記電界効果トランジスタのゲー
トを制御する制御手段を備えることを特徴とする電源切
り換え回路。 - 【請求項５】 主電源電圧と従電源電圧の電圧値を比較
する比較手段と、該比較手段からの出力により上記昇圧
回路の動作制御を行う制御手段を備え、主電源入力時に
従電源電圧が主電源電圧より高いときのみ、上記昇圧回
路を動作させることを特徴とする請求項４記載の電源切
り換え回路。 - 【請求項６】 主電源入力もしくは従電源入力のどちら
か一方を出力する電源切り換え回路であり、主電源入力
端子および電源出力端子にソースおよびドレインが接続
される第１の電界効果トランジスタと、主電源入力端子
および電源出力端子間に上記第１の電界効果トランジス
タと並列に接続される昇圧回路と、従電源入力端子およ
び電源出力端子にソースおよびドレインが接続される第
２の電界効果トランジスタと、主電源電圧と従電源電圧
の電圧値を比較する比較手段と、主電源入力の有無およ
び上記比較手段からの出力によって上記２つの電界効果
トランジスタのゲート制御および上記昇圧回路の動作制
御を行う制御手段を備え、主電源入力時に主電源電圧が
従電源電圧より高い場合には第１の電界効果トランジス
タを通じて主電源電圧が出力され、従電源電圧が主電源
電圧より高い場合には第１の電界効果トランジスタは非
導通状態にされるとともに上記昇圧回路によって主電源
電圧が従電源電圧より高い値に昇圧され出力されること
を特徴とする電源切り換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8129460A JPH09130996A (ja) | 1995-09-01 | 1996-05-24 | 電源切り換え回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22513995 | 1995-09-01 | ||
| JP7-225139 | 1995-09-01 | ||
| JP8129460A JPH09130996A (ja) | 1995-09-01 | 1996-05-24 | 電源切り換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130996A true JPH09130996A (ja) | 1997-05-16 |
Family
ID=26464834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8129460A Pending JPH09130996A (ja) | 1995-09-01 | 1996-05-24 | 電源切り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130996A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008086100A (ja) * | 2006-09-27 | 2008-04-10 | Seiko Epson Corp | 電源切換回路 |
| JP2008118732A (ja) * | 2006-10-31 | 2008-05-22 | Mitsumi Electric Co Ltd | 電源切替え回路 |
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| JP2012070500A (ja) * | 2010-09-22 | 2012-04-05 | Ricoh Co Ltd | 電源装置、電子機器装置および画像形成装置 |
| JP2013102423A (ja) * | 2011-10-20 | 2013-05-23 | Yamaha Corp | 電源切換装置 |
| JP2015027247A (ja) * | 2013-07-24 | 2015-02-05 | エルジー イノテック カンパニー リミテッド | 補助電源を内蔵した無線充電装置と補助電源装置 |
| JP2015192301A (ja) * | 2014-03-28 | 2015-11-02 | 日本電気株式会社 | 電源供給装置および電源供給方法 |
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| CN108110885A (zh) * | 2017-12-29 | 2018-06-01 | 惠州华阳通用电子有限公司 | 一种供电自动切换装置 |
-
1996
- 1996-05-24 JP JP8129460A patent/JPH09130996A/ja active Pending
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| US9219362B2 (en) | 2010-01-20 | 2015-12-22 | Semiconductor Components Industries, Llc | Power supply circuit |
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| CN108110885A (zh) * | 2017-12-29 | 2018-06-01 | 惠州华阳通用电子有限公司 | 一种供电自动切换装置 |
| CN108110885B (zh) * | 2017-12-29 | 2020-07-31 | 惠州华阳通用电子有限公司 | 一种供电自动切换装置 |
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