JPH0748548B2 - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPH0748548B2 JPH0748548B2 JP63089423A JP8942388A JPH0748548B2 JP H0748548 B2 JPH0748548 B2 JP H0748548B2 JP 63089423 A JP63089423 A JP 63089423A JP 8942388 A JP8942388 A JP 8942388A JP H0748548 B2 JPH0748548 B2 JP H0748548B2
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- JP
- Japan
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- voltage
- circuit
- substrate
- generation circuit
- semiconductor substrate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基板電圧発生回路に関し、特に所望の集積
回路と共に半導体基板上に形成され当該半導体基板に対
して印加される所定のバイアス電圧を発生するための基
板電圧発生回路に関する。
回路と共に半導体基板上に形成され当該半導体基板に対
して印加される所定のバイアス電圧を発生するための基
板電圧発生回路に関する。
［従来の技術］ 第３図は従来の基板電圧発生回路の一例を示す回路図で
ある。図において、この基板電圧発生回路は、インバー
タ１〜８と、NORゲート９と、容量10と、ｎチャネルMOS
トランジスタ11および12と、電圧レベル検出器13とによ
って構成されている。図示のごとく、インバータ１〜６
は直列に接続され、インバータ６の出力はNORゲート９
の一方入力端に入力されている。また、NORゲート９の
他方入力端には、電圧レベル検出器13の出力が入力され
ている。そして、NORゲート９の出力はインバータ１に
入力されるとともに、インバータ７に入力されている。
また、インバータ８の出力は容量10の一方電極に入力さ
れている。そして、容量10の他方電極はダイオード接続
されたMOSトランジスタ11および12に接続されている。M
OSトランジスタ11のドレイン端がこの基板電圧発生回路
の出力端であり、これが基板バイアス配線SBLに接続さ
れ、これによって半導体基板（図示せず）が一定電圧V
BBでバイアスされる。また、電圧レベル検出器13にはこ
の基板バイアス配線SBLが接続されている。また、容量1
0とダイオード接続された２つのMOSトランジスタ11およ
び12により形成される回路は、チャージポンプ回路と呼
ばれており、負電圧を発生するのに使われる周知の回路
である。
ある。図において、この基板電圧発生回路は、インバー
タ１〜８と、NORゲート９と、容量10と、ｎチャネルMOS
トランジスタ11および12と、電圧レベル検出器13とによ
って構成されている。図示のごとく、インバータ１〜６
は直列に接続され、インバータ６の出力はNORゲート９
の一方入力端に入力されている。また、NORゲート９の
他方入力端には、電圧レベル検出器13の出力が入力され
ている。そして、NORゲート９の出力はインバータ１に
入力されるとともに、インバータ７に入力されている。
また、インバータ８の出力は容量10の一方電極に入力さ
れている。そして、容量10の他方電極はダイオード接続
されたMOSトランジスタ11および12に接続されている。M
OSトランジスタ11のドレイン端がこの基板電圧発生回路
の出力端であり、これが基板バイアス配線SBLに接続さ
れ、これによって半導体基板（図示せず）が一定電圧V
BBでバイアスされる。また、電圧レベル検出器13にはこ
の基板バイアス配線SBLが接続されている。また、容量1
0とダイオード接続された２つのMOSトランジスタ11およ
び12により形成される回路は、チャージポンプ回路と呼
ばれており、負電圧を発生するのに使われる周知の回路
である。
次に、第３図に示す従来回路の動作について説明する。
電圧レベル検出器13はしきい値VREFを有しており、電圧
レベル検出器13に入力される基板電圧の絶対値｜VBB｜
が｜VREF｜より小さいときはその出力が“L"となり、｜
VBB｜が｜VREF｜より大きいときはその出力が“H"とな
るように構成されている。今、｜VBB｜が｜VREF｜より
小さいときは、電圧レベル検出器13の出力が“L"となる
ので、インバータ６の出力が“L"であれば、NORゲート
９の出力は“H"、インバータ６の出力が“H"であればNO
Rゲート９の出力は“L"となる。すなわち、このときは
インバータ１〜６と、NORゲート９によりいわゆるリン
グ発振器が形成され、NORゲート９の出力は“H"→“L"
→“H"→“L"を繰返す。したがって、この発振信号がチ
ャージポンプ回路に入力されているので、｜VBB｜の値
が次第に大きくなっていく。そして、｜VBB｜が｜VREF
｜より大きくなったときは、電圧レベル検出器13の出力
は“H"となり、このためNORゲート９の出力は“L"に固
定され、発振が止まる。したがって、このときはチャー
ジポンプ回路の動作も停止し、それ以上｜VBB｜の値が
大きくならないようにする。すなわち、第３図の回路は
｜VBB｜が｜VREF｜より小さいときだけ動作するように
構成されている。
電圧レベル検出器13はしきい値VREFを有しており、電圧
レベル検出器13に入力される基板電圧の絶対値｜VBB｜
が｜VREF｜より小さいときはその出力が“L"となり、｜
VBB｜が｜VREF｜より大きいときはその出力が“H"とな
るように構成されている。今、｜VBB｜が｜VREF｜より
小さいときは、電圧レベル検出器13の出力が“L"となる
ので、インバータ６の出力が“L"であれば、NORゲート
９の出力は“H"、インバータ６の出力が“H"であればNO
Rゲート９の出力は“L"となる。すなわち、このときは
インバータ１〜６と、NORゲート９によりいわゆるリン
グ発振器が形成され、NORゲート９の出力は“H"→“L"
→“H"→“L"を繰返す。したがって、この発振信号がチ
ャージポンプ回路に入力されているので、｜VBB｜の値
が次第に大きくなっていく。そして、｜VBB｜が｜VREF
｜より大きくなったときは、電圧レベル検出器13の出力
は“H"となり、このためNORゲート９の出力は“L"に固
定され、発振が止まる。したがって、このときはチャー
ジポンプ回路の動作も停止し、それ以上｜VBB｜の値が
大きくならないようにする。すなわち、第３図の回路は
｜VBB｜が｜VREF｜より小さいときだけ動作するように
構成されている。
［発明が解決しようとする課題］ 上記のごとく、第３図の従来回路では電圧レベル検出器
13の出力信号によってリング発振器を間欠的に動作させ
るようにしているが、それは基板電圧発生回路で消費さ
れる電力を低減するためである。特に、ダイナミックRA
M等のように待機時の電力をできるだけ低減することが
要求されるような半導体集積回路に、第３図のような回
路が用いられている。すなわち、ダイナミックRAMの待
機時には接合リーク電流を補償する分だけチャージポン
プ回路を間欠的に動作させればよいことから、第３図に
示すような回路が用いられている。しかしながら、ダイ
ナミックRAMの動作時には大きなチャージポンプ電流を
供給する必要があるため、第３図の回路を構成する各回
路素子はそのサイズ（トランジスタについてはゲート
幅，容量については電極の面積）を大きくする必要があ
る。そのため、第３図の回路で消費される電力は、間欠
的に動作をさせても、まだまだ大きいという問題があっ
た。
13の出力信号によってリング発振器を間欠的に動作させ
るようにしているが、それは基板電圧発生回路で消費さ
れる電力を低減するためである。特に、ダイナミックRA
M等のように待機時の電力をできるだけ低減することが
要求されるような半導体集積回路に、第３図のような回
路が用いられている。すなわち、ダイナミックRAMの待
機時には接合リーク電流を補償する分だけチャージポン
プ回路を間欠的に動作させればよいことから、第３図に
示すような回路が用いられている。しかしながら、ダイ
ナミックRAMの動作時には大きなチャージポンプ電流を
供給する必要があるため、第３図の回路を構成する各回
路素子はそのサイズ（トランジスタについてはゲート
幅，容量については電極の面積）を大きくする必要があ
る。そのため、第３図の回路で消費される電力は、間欠
的に動作をさせても、まだまだ大きいという問題があっ
た。
ところで、電子材料1986年１月号の第42頁には、前述の
第３図の回路よりもさらに消費電力を低減し得る基板電
圧発生回路が示されている。すなわち、この文献には、
定常的に動作する低消費電力の基板電圧発生回路と、半
導体記憶装置の動作時のみ動作する電流供給能力の大き
な基板バイアス発生回路の２つを設けて半導体基板のバ
イアス電圧を発生することが開示されている。このよう
な構成によれば、半導体記憶装置の待機時は低消費電力
の基板バイアス発生回路のみが動作するので、第３図に
示す回路に比べて消費電力をさらに軽減することができ
る。しかしながら、この文献に開示された構成では、低
消費電力の基板バイアス発生回路が定常的に動作してい
るため、半導体記憶装置の待機時においても定常的に電
力消費が生じ、その消費電力はまだ大きいという問題が
あった。
第３図の回路よりもさらに消費電力を低減し得る基板電
圧発生回路が示されている。すなわち、この文献には、
定常的に動作する低消費電力の基板電圧発生回路と、半
導体記憶装置の動作時のみ動作する電流供給能力の大き
な基板バイアス発生回路の２つを設けて半導体基板のバ
イアス電圧を発生することが開示されている。このよう
な構成によれば、半導体記憶装置の待機時は低消費電力
の基板バイアス発生回路のみが動作するので、第３図に
示す回路に比べて消費電力をさらに軽減することができ
る。しかしながら、この文献に開示された構成では、低
消費電力の基板バイアス発生回路が定常的に動作してい
るため、半導体記憶装置の待機時においても定常的に電
力消費が生じ、その消費電力はまだ大きいという問題が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来の基板電圧発生回路よりもさらに消費
電力の低減が図れ、しかも半導体集積回路の動作時には
十分大きな電流で半導体基板をバイアスし得るような基
板電圧発生回路を提供することを目的とする。
れたもので、従来の基板電圧発生回路よりもさらに消費
電力の低減が図れ、しかも半導体集積回路の動作時には
十分大きな電流で半導体基板をバイアスし得るような基
板電圧発生回路を提供することを目的とする。
［課題を解決するための手段］ この発明に係る基板電圧発生回路は、第１のしきい値電
圧を有し半導体基板の電圧の絶対値が当該第１のしきい
値電圧の絶対値よりも大きいか小さいかに応じてその出
力信号のレベルが２状態に変化する第１の電圧レベル検
出手段と、第１のしきい値電圧とは異なる第２のしきい
値電圧を有し半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じてそ
の出力信号のレベルが２状態に変化する第２の電圧レベ
ル検出手段と、第１の電圧レベル検出手段の出力信号に
応答して動作し所定のバイアス電圧を発生する第１の電
圧発生手段と、第２の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第２の電
圧発生手段とを備えており、第１の電圧発生手段と第２
の電圧発生手段はその消費電力が異なった値に設定され
ている。
圧を有し半導体基板の電圧の絶対値が当該第１のしきい
値電圧の絶対値よりも大きいか小さいかに応じてその出
力信号のレベルが２状態に変化する第１の電圧レベル検
出手段と、第１のしきい値電圧とは異なる第２のしきい
値電圧を有し半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じてそ
の出力信号のレベルが２状態に変化する第２の電圧レベ
ル検出手段と、第１の電圧レベル検出手段の出力信号に
応答して動作し所定のバイアス電圧を発生する第１の電
圧発生手段と、第２の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第２の電
圧発生手段とを備えており、第１の電圧発生手段と第２
の電圧発生手段はその消費電力が異なった値に設定され
ている。
［作用］ この発明においては、第１および第２の電圧発生手段を
いずれも間欠的に動作させることにより、半導体基板上
に形成される集積回路の待機時における消費電力を極め
て低減させるようにしている。
いずれも間欠的に動作させることにより、半導体基板上
に形成される集積回路の待機時における消費電力を極め
て低減させるようにしている。
［実施例］ 第１図はこの発明の一実施例を示す回路図である。この
実施例では、第３図に示す従来回路と同様の構成の基板
電圧発生回路が２組設けられており、これら２組の回路
は所望の集積回路と共に半導体基板（図示せず）上に形
成されている。すなわち、一方の回路はインバータ1a〜
8aと、NORゲート9aと、容量10aと、ｎチャネルMOSトラ
ンジスタ11aおよび12aと、電圧レベル検出器13aとで構
成されており、他方の回路はインバータ1b〜8bと、NOR
ゲート9bと、容量10bと、ｎチャネルMOSトランジスタ11
bおよび12bと、電圧レベル検出器13bとで構成されてい
る。これら２組の回路における各構成要素の接続関係
は、第３図に示す従来回路と同じである。ここで重要な
ことは、一方のレベル検出器13aのしきい値電圧｜VREF1
｜が、他方のレベル検出器13bのしきい値電圧｜VREF2｜
より、大きな値に設定されていることである。また、こ
れらの回路で、インバータ1a〜8a,NORゲート9a,容量10
a,MOSトランジスタ11aおよび12aのサイズ（トランジス
タについてはゲート幅，容量については電極の面積）
は、インバータ1b〜8b,NORゲート9b,容量10b,MOSトラン
ジスタ11bおよび12bのサイズに比べて、小さく設定され
ている。したがって、インバータ1a〜8a,NORゲート9a,
容量10a,MOSトランジスタ11aおよび12aを含む基板電圧
発生回路は、インバータ1b〜8b,NORゲート9b,容量10b,M
OSトランジスタ11bおよび12bを含む基板電圧発生回路よ
りもその消費電力が小さいものとなっている。
実施例では、第３図に示す従来回路と同様の構成の基板
電圧発生回路が２組設けられており、これら２組の回路
は所望の集積回路と共に半導体基板（図示せず）上に形
成されている。すなわち、一方の回路はインバータ1a〜
8aと、NORゲート9aと、容量10aと、ｎチャネルMOSトラ
ンジスタ11aおよび12aと、電圧レベル検出器13aとで構
成されており、他方の回路はインバータ1b〜8bと、NOR
ゲート9bと、容量10bと、ｎチャネルMOSトランジスタ11
bおよび12bと、電圧レベル検出器13bとで構成されてい
る。これら２組の回路における各構成要素の接続関係
は、第３図に示す従来回路と同じである。ここで重要な
ことは、一方のレベル検出器13aのしきい値電圧｜VREF1
｜が、他方のレベル検出器13bのしきい値電圧｜VREF2｜
より、大きな値に設定されていることである。また、こ
れらの回路で、インバータ1a〜8a,NORゲート9a,容量10
a,MOSトランジスタ11aおよび12aのサイズ（トランジス
タについてはゲート幅，容量については電極の面積）
は、インバータ1b〜8b,NORゲート9b,容量10b,MOSトラン
ジスタ11bおよび12bのサイズに比べて、小さく設定され
ている。したがって、インバータ1a〜8a,NORゲート9a,
容量10a,MOSトランジスタ11aおよび12aを含む基板電圧
発生回路は、インバータ1b〜8b,NORゲート9b,容量10b,M
OSトランジスタ11bおよび12bを含む基板電圧発生回路よ
りもその消費電力が小さいものとなっている。
次に、第１図に示す実施例の動作について説明する。こ
の第１図に示す基板電圧発生回路は、基板電圧VBBの値
により、以下の３通りの動作モードが存在する。すなわ
ち、 ｜VBB｜＞｜VREF1｜…第１および第２のチャージポン
プ回路とも動作しない ｜VREF1｜＞｜VBB｜＞｜VREF2｜…第１のチャージポ
ンプ回路のみ動作する ｜VREF2｜＞｜VBB｜…第１および第２のチャージポン
プ回路とも動作する の３通りである。
の第１図に示す基板電圧発生回路は、基板電圧VBBの値
により、以下の３通りの動作モードが存在する。すなわ
ち、 ｜VBB｜＞｜VREF1｜…第１および第２のチャージポン
プ回路とも動作しない ｜VREF1｜＞｜VBB｜＞｜VREF2｜…第１のチャージポ
ンプ回路のみ動作する ｜VREF2｜＞｜VBB｜…第１および第２のチャージポン
プ回路とも動作する の３通りである。
ダイナミックRAM等の待機時には前述したように接合リ
ーク電流成分のみを補充してやればよいから、このとき
は、サイズの小さいすなわち消費電力の小さい第１のチ
ャージポンプ回路の動作のみで十分である。そして、待
機時における基板電圧発生回路の動作モードは、と
のみであり、の場合は起こらない。したがって、サイ
ズの大きなすなわち消費電力の大きな第２のチャージポ
ンプ回路は、ダイナミックRAMの待機時には動作しない
ので、第３図に示す従来例に比べてさらに低消費電力化
が可能になる。一方、ダイナミックRAMの動作時には、
大きな基板電流が流れるため、大きなチャージポンプ電
流を供給する必要がある。このときは、の動作モード
になるので、この要求を満たすことができる。
ーク電流成分のみを補充してやればよいから、このとき
は、サイズの小さいすなわち消費電力の小さい第１のチ
ャージポンプ回路の動作のみで十分である。そして、待
機時における基板電圧発生回路の動作モードは、と
のみであり、の場合は起こらない。したがって、サイ
ズの大きなすなわち消費電力の大きな第２のチャージポ
ンプ回路は、ダイナミックRAMの待機時には動作しない
ので、第３図に示す従来例に比べてさらに低消費電力化
が可能になる。一方、ダイナミックRAMの動作時には、
大きな基板電流が流れるため、大きなチャージポンプ電
流を供給する必要がある。このときは、の動作モード
になるので、この要求を満たすことができる。
なお、ダイナミックRAMの待機時には、低消費電力の第
１のチャージポンプ回路が間欠的に動作することになり
（との動作）、前述した文献に開示された従来回
路、すなわち低消費電力のバイアス電圧発生回路を定常
的に動作させるものに比べてさらに消費電力の低減を図
ることができる。
１のチャージポンプ回路が間欠的に動作することになり
（との動作）、前述した文献に開示された従来回
路、すなわち低消費電力のバイアス電圧発生回路を定常
的に動作させるものに比べてさらに消費電力の低減を図
ることができる。
第２図はこの発明の他の実施例を示す回路図である。こ
の実施例においても第１図の実施例と同様に、２種類の
電圧レベル検出器13aおよび13bが設けられている。一
方、この実施例では、２組の基板電圧発生回路間でリン
グ発振器が共用されている。この点が第１図の実施例と
異なっている。
の実施例においても第１図の実施例と同様に、２種類の
電圧レベル検出器13aおよび13bが設けられている。一
方、この実施例では、２組の基板電圧発生回路間でリン
グ発振器が共用されている。この点が第１図の実施例と
異なっている。
すなわち、第２図の回路では、次の３通りの動作モード
がある。
がある。
｜VBB｜＞｜VREF1｜…第１および第２のチャージポン
プ回路とも動作しない（リング発振器も動作しない）。
プ回路とも動作しない（リング発振器も動作しない）。
｜VREF1｜＞｜VBB｜＞｜VREF2｜…第１のチャージポ
ンプ回路のみ動作する（リング発振器も動作する）。
ンプ回路のみ動作する（リング発振器も動作する）。
｜VREF2｜＞｜VBB｜…第１および第２のチャージポン
プ回路とも動作する。
プ回路とも動作する。
すなわち、第２図の実施例も、第１図の実施例と同様の
動作を行ない、したがって同じ効果が得られる。
動作を行ない、したがって同じ効果が得られる。
［発明の効果］ 以上のように、この発明によれば、２組の電圧レベル検
出手段を設け、これら２組の電圧レベル検出手段の出力
信号によって２組の電圧発生手段（消費電力がそれぞれ
異なった値に設定されている）をそれぞれ間欠的に動作
させるようにしているので、半導体基板上に形成される
集積回路の待機時には消費電力を極めて低減でき、また
動作時には十分大きな電流で半導体基板をバイアスし得
るような基板電圧発生回路を得ることができる。
出手段を設け、これら２組の電圧レベル検出手段の出力
信号によって２組の電圧発生手段（消費電力がそれぞれ
異なった値に設定されている）をそれぞれ間欠的に動作
させるようにしているので、半導体基板上に形成される
集積回路の待機時には消費電力を極めて低減でき、また
動作時には十分大きな電流で半導体基板をバイアスし得
るような基板電圧発生回路を得ることができる。
第１図はこの発明の一実施例を示す回路図である。 第２図はこの発明の他の実施例を示す回路図である。 第３図は従来の基板電圧発生回路の一例を示す回路図で
ある。 図において、1a〜8a,1b〜8bはインバータ、9aおよび9b
はNORゲート、10aおよび10bは容量、11a,11b,12aおよび
12bはMOSトランジスタ、13aおよび13bは電圧レベル検出
器を示す。
ある。 図において、1a〜8a,1b〜8bはインバータ、9aおよび9b
はNORゲート、10aおよび10bは容量、11a,11b,12aおよび
12bはMOSトランジスタ、13aおよび13bは電圧レベル検出
器を示す。
Claims (1)
- 【請求項１】半導体基板上に形成され、当該半導体基板
に対して印加される所定のバイアス電圧を発生するため
の基板電圧発生回路であって、 第１のしきい値電圧を有し、前記半導体基板の電圧の絶
対値が当該第１のしきい値電圧の絶対値よりも大きいか
小さいかに応じて、その出力信号のレベルが２状態に変
化する第１の電圧レベル検出手段、 前記第１のしきい値電圧とは異なる第２のしきい値電圧
を有し、前記半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じて、
その出力信号のレベルが２状態に変化する第２の電圧レ
ベル検出手段、 前記第２の電圧レベル検出手段の出力信号に応答して動
作し、前記所定のバイアス電圧を発生する第１の電圧発
生手段、および 前記第２の電圧レベル検出手段の出力信号に応答して動
作し、前記所定のバイアス電圧を発生する第２の電圧発
生手段を備え、 前記第１の電圧発生手段と前記第２の電圧発生手段は、
その消費電力が異なった値に設定されている、基板電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089423A JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089423A JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260848A JPH01260848A (ja) | 1989-10-18 |
| JPH0748548B2 true JPH0748548B2 (ja) | 1995-05-24 |
Family
ID=13970249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089423A Expired - Lifetime JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748548B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
| US6628564B1 (en) | 1998-06-29 | 2003-09-30 | Fujitsu Limited | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
-
1988
- 1988-04-12 JP JP63089423A patent/JPH0748548B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01260848A (ja) | 1989-10-18 |
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