JPH01260848A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPH01260848A JPH01260848A JP63089423A JP8942388A JPH01260848A JP H01260848 A JPH01260848 A JP H01260848A JP 63089423 A JP63089423 A JP 63089423A JP 8942388 A JP8942388 A JP 8942388A JP H01260848 A JPH01260848 A JP H01260848A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- substrate
- circuit
- gate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000001514 detection method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、基板電圧発生回路に関し、特に所望の集積
回路と共に半導体基板上に形成され当該半導体基板に対
して印加される一定のバイアス電圧を発生するための基
板電圧発生回路に関する。
回路と共に半導体基板上に形成され当該半導体基板に対
して印加される一定のバイアス電圧を発生するための基
板電圧発生回路に関する。
［従来の技術］
第３図は従来の基板電圧発生回路の一例を示す回路図で
ある。図において、この基板電圧発生回路は、インバー
タ１〜８と、ＮＯＲゲート９と、容量１０と、ｎチャネ
ルＭＯＳトランジスタ１１および１２と、電圧レベル検
出器１３とによって構成されている。図示のごとく、イ
ンバータ１〜６は直列に接続され、インバータ６の出力
はＮ。
ある。図において、この基板電圧発生回路は、インバー
タ１〜８と、ＮＯＲゲート９と、容量１０と、ｎチャネ
ルＭＯＳトランジスタ１１および１２と、電圧レベル検
出器１３とによって構成されている。図示のごとく、イ
ンバータ１〜６は直列に接続され、インバータ６の出力
はＮ。
Ｒゲート９の一方入力端に入力されている。また、ＮＯ
Ｒゲート９の他方入力端には、電圧レベル検出器１３の
出力が入力されている。そして、Ｎ。
Ｒゲート９の他方入力端には、電圧レベル検出器１３の
出力が入力されている。そして、Ｎ。
Ｒゲート９の出力はインバータ１に入力されるとともに
、インバータ７に入力されている。また、インバータ８
の出力は容量１０の一方電極に入力されている。そして
、容量１０の他方電極はダイオード接続されたＭＯＳ）
ランジスタ１１および１２に接続されている。ＭＯＳ）
ランジスタ１１のドレイン端がこの基板電圧発生回路の
出力端であり、これが基板バイアス配線ＳＢＬに接続さ
れ、これによって半導体基板（図示せず）が一定電圧Ｖ
ＢＢでバイアスされる。また、電圧レベル検出器１３に
はこの基板バイアス配線ＳＢＬが接続されている。また
、容量１０とダイオード接続された２つのＭＯＳトラン
ジスタ１１および１２により形成される回路は、チャー
ジポンプ回路と呼ばれており、負電圧を発生するのに使
われる周知の回路である。
、インバータ７に入力されている。また、インバータ８
の出力は容量１０の一方電極に入力されている。そして
、容量１０の他方電極はダイオード接続されたＭＯＳ）
ランジスタ１１および１２に接続されている。ＭＯＳ）
ランジスタ１１のドレイン端がこの基板電圧発生回路の
出力端であり、これが基板バイアス配線ＳＢＬに接続さ
れ、これによって半導体基板（図示せず）が一定電圧Ｖ
ＢＢでバイアスされる。また、電圧レベル検出器１３に
はこの基板バイアス配線ＳＢＬが接続されている。また
、容量１０とダイオード接続された２つのＭＯＳトラン
ジスタ１１および１２により形成される回路は、チャー
ジポンプ回路と呼ばれており、負電圧を発生するのに使
われる周知の回路である。
次に、第３図に示す従来回路の動作について説明する。
電圧レベル検出器１３はしきい値ＶＲＥ、を有しており
、電圧レベル検出器１３に入力される基板電圧の絶対値
１ＶａａｌがｌＶｇＥｒｌより小さいときはその出力が
Ｌ”となり、１ｖ［ＩＢ ＩがｌＶｉ＋：ｒｌより大き
いときはその出力が“Ｈ”となるように構成されている
。今、ＩＶａａｌがＩＶＲＥＦＩより小さいときは、電
圧レベル検出器１３の出力が′Ｌ＃となるので、インバ
ータ６の出力が“Ｌ”であれば、ＮＯＲゲート９の出力
は“Ｈ″、インバータ６の出力が“Ｈ“であればＮＯＲ
ゲート９の出力はＬ０となる。
、電圧レベル検出器１３に入力される基板電圧の絶対値
１ＶａａｌがｌＶｇＥｒｌより小さいときはその出力が
Ｌ”となり、１ｖ［ＩＢ ＩがｌＶｉ＋：ｒｌより大き
いときはその出力が“Ｈ”となるように構成されている
。今、ＩＶａａｌがＩＶＲＥＦＩより小さいときは、電
圧レベル検出器１３の出力が′Ｌ＃となるので、インバ
ータ６の出力が“Ｌ”であれば、ＮＯＲゲート９の出力
は“Ｈ″、インバータ６の出力が“Ｈ“であればＮＯＲ
ゲート９の出力はＬ０となる。
すなわち、このときはインバータ１〜６と、ＮＯＲゲー
ト９によりいわゆるリング発振器が形成され、ＮＯＲ’
Ｆ’−ト９の出力は’Ｈ’ −’Ｌ’ →“Ｈ“−“Ｌ
“を繰返す。したがって、この発振信号がチャージポン
プ回路に入力されているので、１Ｖａａｌの値が次第に
大きくなっていく。そして、１Ｖａａｌがｌ ＶＲＥ
Ｆ ｌ ヨリ大キ＜ ナラｔ：ときは、電圧レベル検
出器１３の出力は“Ｈ”となり、このためＮＯＲゲート
９の出力はＬ”に固定され、発振が止まる。したがって
、このときはチャージポンプ回路の動作も停止し、それ
以上ｌＶＢ！ｌｌの値が大きくならないようにする。す
なワチ、第３図の回路は１Ｖａａｌがｌ ＶＲＥ Ｆｌ
より小さいときだけ動作するように構成されている。
ト９によりいわゆるリング発振器が形成され、ＮＯＲ’
Ｆ’−ト９の出力は’Ｈ’ −’Ｌ’ →“Ｈ“−“Ｌ
“を繰返す。したがって、この発振信号がチャージポン
プ回路に入力されているので、１Ｖａａｌの値が次第に
大きくなっていく。そして、１Ｖａａｌがｌ ＶＲＥ
Ｆ ｌ ヨリ大キ＜ ナラｔ：ときは、電圧レベル検
出器１３の出力は“Ｈ”となり、このためＮＯＲゲート
９の出力はＬ”に固定され、発振が止まる。したがって
、このときはチャージポンプ回路の動作も停止し、それ
以上ｌＶＢ！ｌｌの値が大きくならないようにする。す
なワチ、第３図の回路は１Ｖａａｌがｌ ＶＲＥ Ｆｌ
より小さいときだけ動作するように構成されている。
［発明が解決しようとする課題］
上記のごとく、第３図の従来回路では電圧レベル検出器
１３の出力信号によってリング発振器を間欠的に動作さ
せるようにしているが、それは基板電圧発生回路で消費
される電力を低減するためである。特に、ダイナミック
ＲＡＭ等のように待機時の電力をできるだけ低減するこ
とが要求されるような半導体集積回路に、第３図のよう
な回路が用いられている。すなわち、ダイナミックＲＡ
Ｍの待機時には接合リーク電流を補償する分だけチャー
ジポンプ回路を間欠的に動作させればよいことから、第
３図に示すような回路が用いられている。しかしながら
、ダイナミックＲＡＭの動作時には大きなチャージポン
プ電流を供給する必要があるため、第３図の回路を構成
する各回路素子はそのサイズ（トランジスタについては
ゲート幅。
１３の出力信号によってリング発振器を間欠的に動作さ
せるようにしているが、それは基板電圧発生回路で消費
される電力を低減するためである。特に、ダイナミック
ＲＡＭ等のように待機時の電力をできるだけ低減するこ
とが要求されるような半導体集積回路に、第３図のよう
な回路が用いられている。すなわち、ダイナミックＲＡ
Ｍの待機時には接合リーク電流を補償する分だけチャー
ジポンプ回路を間欠的に動作させればよいことから、第
３図に示すような回路が用いられている。しかしながら
、ダイナミックＲＡＭの動作時には大きなチャージポン
プ電流を供給する必要があるため、第３図の回路を構成
する各回路素子はそのサイズ（トランジスタについては
ゲート幅。
容量については電極の面積）を大きくする必要がある。
そのため、第３図の回路で消費される電力は、間欠的に
動作をさせても、まだまだ大きいという問題があった。
動作をさせても、まだまだ大きいという問題があった。
ところで、電子材料１９８６年１月号の第４２頁には、
前述の第３図の回路よりもさらに消費電力を低減し得る
基板電圧発生回路が示されている。
前述の第３図の回路よりもさらに消費電力を低減し得る
基板電圧発生回路が示されている。
すなわち、この文献には、定常的に動作する低消ａ電力
の基板電圧発生回路と、半導体記憶装置の動作時のみ動
作する電流供給能力の大きな基板バイアス発生回路の２
つを設けて半導体基板のバイアス電圧を発生することが
開示されている。このような構成によれば、半導体記憶
装置の待機時は低消費電力の基板バイアス発生回路のみ
が動作するので、第３図に示す回路に比べて消費電力を
さらに軽減することができる。しかしμから、この文献
に開示された構成では、低消費電力の基板バイアス発生
回路が定常的に動作しているため、半導体記憶装置の待
機時においても定常的に電力消費が生じ、その消費電力
はまだ大きいという問題があった。
の基板電圧発生回路と、半導体記憶装置の動作時のみ動
作する電流供給能力の大きな基板バイアス発生回路の２
つを設けて半導体基板のバイアス電圧を発生することが
開示されている。このような構成によれば、半導体記憶
装置の待機時は低消費電力の基板バイアス発生回路のみ
が動作するので、第３図に示す回路に比べて消費電力を
さらに軽減することができる。しかしμから、この文献
に開示された構成では、低消費電力の基板バイアス発生
回路が定常的に動作しているため、半導体記憶装置の待
機時においても定常的に電力消費が生じ、その消費電力
はまだ大きいという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来の基板電圧発生回路よりもさらに消費
電力の低減が図れ、しかも半導体集積回路の動作時には
十分大きな電流で半導体基板をバイアスし得るような基
板電圧発生回路を提供することを目的とする。
れたもので、従来の基板電圧発生回路よりもさらに消費
電力の低減が図れ、しかも半導体集積回路の動作時には
十分大きな電流で半導体基板をバイアスし得るような基
板電圧発生回路を提供することを目的とする。
［課題を解決するための手段］
この発明に係る基板電圧発生回路は、第１のしきい値電
圧を有し半導体基板の電圧の絶対値が当該第１のしきい
値電圧の絶対値よりも大きいか小さいかに応じてその出
力信号のレベルが２状態に変化する第１の電圧レベル検
出手段と、第１のしきい値電圧とは異なる第２のしきい
値電圧を有し半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じてそ
の出力信号のレベルが２状態に変化する第２の電圧レベ
ル検出手段と、第１の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第１の電
圧発生手段と、第２の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第２の電
圧発生手段とを備えており、第１の電圧発生手段と第２
の電圧発生手段はその消費電力が異なった値に設定され
ている。
圧を有し半導体基板の電圧の絶対値が当該第１のしきい
値電圧の絶対値よりも大きいか小さいかに応じてその出
力信号のレベルが２状態に変化する第１の電圧レベル検
出手段と、第１のしきい値電圧とは異なる第２のしきい
値電圧を有し半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じてそ
の出力信号のレベルが２状態に変化する第２の電圧レベ
ル検出手段と、第１の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第１の電
圧発生手段と、第２の電圧レベル検出手段の出力信号に
応答して動作し一定のバイアス電圧を発生する第２の電
圧発生手段とを備えており、第１の電圧発生手段と第２
の電圧発生手段はその消費電力が異なった値に設定され
ている。
［作用］
この発明においては、第１および第２の電圧発生手段を
いずれも間欠的に動作させることにより、半導体基板上
に形成される集積回路の待機時における消費電力を極め
て低減させるようにしている。
いずれも間欠的に動作させることにより、半導体基板上
に形成される集積回路の待機時における消費電力を極め
て低減させるようにしている。
［実施例］
第１図はこの発明の一実施例を示す回路図である。この
実施例では、第３図に示す従来回路と同様の構成の基板
電圧発生回路が２組設けられており、これら２組の回路
は所望の集積回路と共に半導体基板（図示せず）上に形
成されている。すなわち、一方の回路はインバータ１ａ
〜８ａと、ＮＯＲゲート９ａと、容ｆｆｉ １０ ａと
、ｎチャネルＭＯＳトランジスタ１１ａおよび１２ａと
、電圧し −ベル検出器１３ａとで構成されており、他
方の回路はインバータ１ｂ〜８ｂと、ＮＯＲゲート９ｂ
と、容ｆｆ１ｌＯｂと、ｎチャネルＭＯＳトランジスタ
１１ｂおよび１２ｂと、電圧レベル検出器１３ｂとで構
成されている。これら２組の回路における各構成要素の
接続関係は、第３図に示す従来回路と同じである。ここ
で重要なことは、一方のレベル検出器１３ａのしきい値
電圧ＩＶＲＥ４，１が、他方のレベル検出器１３ｂのし
きい値電圧１ＶＲＥＦ２１より、大きな値に設定されて
いることである。また、これらの回路で、インバータｌ
ミル８ａ、ＮＯＲゲート９ａ、容ｊｌＨ１０ａ、ＭＯＳ
トランジスタｌ１ｇおよび１２ａのサイズ（トランジス
タについてはゲート幅、容量については電極の面積）は
、インバータ１ｂ〜８ｂ、 ＮＯＲゲート９ｂ、容ｆｆ
１ｌ Ｏｂ、 ＭＯＳ ）ランジスタ１１ｂおよび１２
ｂのサイズに比べて、小さ（設定されている。したがっ
て、インバータ１ａ〜８ａ、ＮＯＲゲート９ａ、容ｆｆ
１ｌＯａ、ＭＯ３）ランジスタｌｌａおよび１２ａを含
む基板電圧発生回路は、インバータ１ｂ〜８ｂ、ＮＯＲ
ゲート９ｂ、容量１０ｂ、ＭＯＳトランジスタｌｌｂお
よび１２ｂを含む基板電圧発生回路よりもその消費電力
が小さいものとなっている。
実施例では、第３図に示す従来回路と同様の構成の基板
電圧発生回路が２組設けられており、これら２組の回路
は所望の集積回路と共に半導体基板（図示せず）上に形
成されている。すなわち、一方の回路はインバータ１ａ
〜８ａと、ＮＯＲゲート９ａと、容ｆｆｉ １０ ａと
、ｎチャネルＭＯＳトランジスタ１１ａおよび１２ａと
、電圧し −ベル検出器１３ａとで構成されており、他
方の回路はインバータ１ｂ〜８ｂと、ＮＯＲゲート９ｂ
と、容ｆｆ１ｌＯｂと、ｎチャネルＭＯＳトランジスタ
１１ｂおよび１２ｂと、電圧レベル検出器１３ｂとで構
成されている。これら２組の回路における各構成要素の
接続関係は、第３図に示す従来回路と同じである。ここ
で重要なことは、一方のレベル検出器１３ａのしきい値
電圧ＩＶＲＥ４，１が、他方のレベル検出器１３ｂのし
きい値電圧１ＶＲＥＦ２１より、大きな値に設定されて
いることである。また、これらの回路で、インバータｌ
ミル８ａ、ＮＯＲゲート９ａ、容ｊｌＨ１０ａ、ＭＯＳ
トランジスタｌ１ｇおよび１２ａのサイズ（トランジス
タについてはゲート幅、容量については電極の面積）は
、インバータ１ｂ〜８ｂ、 ＮＯＲゲート９ｂ、容ｆｆ
１ｌ Ｏｂ、 ＭＯＳ ）ランジスタ１１ｂおよび１２
ｂのサイズに比べて、小さ（設定されている。したがっ
て、インバータ１ａ〜８ａ、ＮＯＲゲート９ａ、容ｆｆ
１ｌＯａ、ＭＯ３）ランジスタｌｌａおよび１２ａを含
む基板電圧発生回路は、インバータ１ｂ〜８ｂ、ＮＯＲ
ゲート９ｂ、容量１０ｂ、ＭＯＳトランジスタｌｌｂお
よび１２ｂを含む基板電圧発生回路よりもその消費電力
が小さいものとなっている。
次に、第１図に示す実施例の動作について説明する。こ
の第１図に示す基板電圧発生回路は、基板電圧Ｖａａの
値により、以下の３通りの動作モードが存在する。すな
わち、 ■ｌＶａ ａ ｌ ＞ＩＶＲＥ Ｆ ＋ ＋・・−
第１および第２のチャージポンプ回路とも動作しない ■ＩＶＩＩＥＦ ｌ ｌ＞１Ｖａａ ｌ＞ＩＶＲＥ
Ｆ ２ １・・・第１のチャージポンプ回路のみ動作す
る■ＩＶａＥＦ２ １＞１Ｖａａ ｌ−第１および第
２のチャージポンプ回路とも動作する の３通りである。
の第１図に示す基板電圧発生回路は、基板電圧Ｖａａの
値により、以下の３通りの動作モードが存在する。すな
わち、 ■ｌＶａ ａ ｌ ＞ＩＶＲＥ Ｆ ＋ ＋・・−
第１および第２のチャージポンプ回路とも動作しない ■ＩＶＩＩＥＦ ｌ ｌ＞１Ｖａａ ｌ＞ＩＶＲＥ
Ｆ ２ １・・・第１のチャージポンプ回路のみ動作す
る■ＩＶａＥＦ２ １＞１Ｖａａ ｌ−第１および第
２のチャージポンプ回路とも動作する の３通りである。
ダイナミックＲＡＭ等の待機時には前述したように接合
リーク電流成分のみを補充してやればよいから、このと
きは、サイズの小さいすなわち消費電力の小さい第１の
チャージポンプ回路の動作のみで十分である。そして、
待機時における基板電圧発生回路の動作モードは、■と
■のみであり、■の場合は起こらない。したがって、サ
イズの太きなすなわち消費電力の大きな第２のチャージ
ポンプ回路は、ダイナミックＲＡＭの待機時には動作し
ないので、第３図に示す従来例に比べてさらに低消費電
力化が可能になる。一方、ダイナミックＲＡＭの動作時
には、大きな基板電流が流れるため、大きなチャージポ
ンプ電流を供給する必要がある。このときは、■の動作
モードになるので、この要求を満たすことができる。
リーク電流成分のみを補充してやればよいから、このと
きは、サイズの小さいすなわち消費電力の小さい第１の
チャージポンプ回路の動作のみで十分である。そして、
待機時における基板電圧発生回路の動作モードは、■と
■のみであり、■の場合は起こらない。したがって、サ
イズの太きなすなわち消費電力の大きな第２のチャージ
ポンプ回路は、ダイナミックＲＡＭの待機時には動作し
ないので、第３図に示す従来例に比べてさらに低消費電
力化が可能になる。一方、ダイナミックＲＡＭの動作時
には、大きな基板電流が流れるため、大きなチャージポ
ンプ電流を供給する必要がある。このときは、■の動作
モードになるので、この要求を満たすことができる。
なお、ダイナミックＲＡＭの待機時には、低消費電力の
第１のチャージポンプ回路が間欠的に動作することにな
り（■と■の動作）、前述した文献に開示された従来回
路、すなわち低消費電力のバイアス電圧発生回路を定常
的に動作させるものに比べてさらに消費電力の低減を図
ることができる。
第１のチャージポンプ回路が間欠的に動作することにな
り（■と■の動作）、前述した文献に開示された従来回
路、すなわち低消費電力のバイアス電圧発生回路を定常
的に動作させるものに比べてさらに消費電力の低減を図
ることができる。
第２図はこの発明の他の実施例を示す回路図である。こ
の実施例においても第１図の実施例と同様に、２種類の
電圧レベル検出器１３ａおよび１３ｂが設けられている
。一方、この実施例では、２組の基板電圧発生回路間で
リング発振器が共用されている。この点が第１図の実施
例と異なっている。
の実施例においても第１図の実施例と同様に、２種類の
電圧レベル検出器１３ａおよび１３ｂが設けられている
。一方、この実施例では、２組の基板電圧発生回路間で
リング発振器が共用されている。この点が第１図の実施
例と異なっている。
すなわち、第２図の回路では、次の３通りの動作モード
がある。
がある。
■ＩＶａａ ｌ＞ＩＶＲＥＦ ＋ ｌ＝第１および
第２のチャージポンプ回路とも動作しない（リング発振
器も動作しない）。
第２のチャージポンプ回路とも動作しない（リング発振
器も動作しない）。
■ＩＶａＥｒ ＋ Ｉ＞１Ｖａａ ｌ＞ｌＶ＊Ｅｒ
２１・・・第１のチャージポンプ回路のみ動作する（
リング発振器も動作する）。
２１・・・第１のチャージポンプ回路のみ動作する（
リング発振器も動作する）。
■ＩＶＩＩＥＦ ２ １＞１Ｖａａ ｌ＝第１および
第２のチャージポンプ回路とも動作する。
第２のチャージポンプ回路とも動作する。
すなわち、第２図の実施例も、第１図の実施例と同様の
動作を行ない、したがって同じ効果が得られる。
動作を行ない、したがって同じ効果が得られる。
［発明の効果］
以上のように、この発明によれば、２組の電圧レベル検
出手段を設け、これら２組の電圧レベル検出手段の出力
信号によって２組の電圧発生手段（消費電力がそれぞれ
異なった値に設定されている）をそれぞれ間欠的に動作
させるようにしているので、半導体基板上に形成される
集積回路の待機時には消費電力を極めて低減でき、また
動作時には十分大きな電流で半導体基板をバイアスし得
るような基板電圧発生回路を得ることができる。
出手段を設け、これら２組の電圧レベル検出手段の出力
信号によって２組の電圧発生手段（消費電力がそれぞれ
異なった値に設定されている）をそれぞれ間欠的に動作
させるようにしているので、半導体基板上に形成される
集積回路の待機時には消費電力を極めて低減でき、また
動作時には十分大きな電流で半導体基板をバイアスし得
るような基板電圧発生回路を得ることができる。
第１図はこの発明の一実施例を示す回路図である。
第２図はこの発明の他の実施例を示す回路図である。
第３図は従来の基板電圧発生回路の一例を示す回路図で
ある。 図において、１ａ〜ｇａ、ｌｂ〜８ｂはインバータ、９
ａおよび９ｂはＮＯＲゲート、１０ａおよび１０ｂは容
量、ｌｌａ、ｌｌｂ、１２ａおよび１２ｂはＭＯＳ）ラ
ンジスタ、１３ａおよび１３ｂは電圧レベル検出器を示
す。 タ傘−譬〈 ８卆・−やら ａ：１ａ：Ｉ 給 〜 手続補正書く自発） １、事件の表示 特願昭 ６３−８９４２３ 号３
、補正をする者 ５、補正のズ・Ｉ象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 特許請求の範囲を別紙のとおり。 （２） 明細書第２頁第１１行の「一定のバイアス」を
「所定のバイアス」に補正する。 （３） 明細書第８頁第１行の「一定のバイアス」を「
所定のバイアス」に補正する。 以上 ２、特許請求の範囲 半導体基板上に形成され、当該半導体基板に対して印加
される所定のバイアス電圧を発生するための基板電圧発
生回路であって、 第１のしきい値電圧を有し、前記半導体基板の電圧の絶
対値が当該第１のしきい値電圧の絶対値よりも大きいか
小さいかに応じて、その出力信号のレベルが２状態に変
化する第１の電圧レベル検出手段、 ゛ 前記第１のしきい値電圧とは異なる第２のしきい
値電圧を有し、前記半導体基板の電圧の絶対値が当該第
２のしきい値電圧の絶対値よりも大きいか小さいかに応
じて、その出力信号のレベルが２状態に変化する第２の
電圧レベル検出手段、前記第２の電圧レベル検出手段の
出力信号に応答して動作し、前記所定のバイアス電圧を
発生する第１の電圧発生手段、および 前記第２の電圧レベル検出手段の出力信号に応答して動
作し、前記汁慮犯バイアス電圧を発生する第２の電圧発
生手段を備え、 前記第１の電圧発生手段と前記第２の電圧発生手段は、
その消費電力が異なった値に設定されている、基板電圧
発生回路。
ある。 図において、１ａ〜ｇａ、ｌｂ〜８ｂはインバータ、９
ａおよび９ｂはＮＯＲゲート、１０ａおよび１０ｂは容
量、ｌｌａ、ｌｌｂ、１２ａおよび１２ｂはＭＯＳ）ラ
ンジスタ、１３ａおよび１３ｂは電圧レベル検出器を示
す。 タ傘−譬〈 ８卆・−やら ａ：１ａ：Ｉ 給 〜 手続補正書く自発） １、事件の表示 特願昭 ６３−８９４２３ 号３
、補正をする者 ５、補正のズ・Ｉ象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 特許請求の範囲を別紙のとおり。 （２） 明細書第２頁第１１行の「一定のバイアス」を
「所定のバイアス」に補正する。 （３） 明細書第８頁第１行の「一定のバイアス」を「
所定のバイアス」に補正する。 以上 ２、特許請求の範囲 半導体基板上に形成され、当該半導体基板に対して印加
される所定のバイアス電圧を発生するための基板電圧発
生回路であって、 第１のしきい値電圧を有し、前記半導体基板の電圧の絶
対値が当該第１のしきい値電圧の絶対値よりも大きいか
小さいかに応じて、その出力信号のレベルが２状態に変
化する第１の電圧レベル検出手段、 ゛ 前記第１のしきい値電圧とは異なる第２のしきい
値電圧を有し、前記半導体基板の電圧の絶対値が当該第
２のしきい値電圧の絶対値よりも大きいか小さいかに応
じて、その出力信号のレベルが２状態に変化する第２の
電圧レベル検出手段、前記第２の電圧レベル検出手段の
出力信号に応答して動作し、前記所定のバイアス電圧を
発生する第１の電圧発生手段、および 前記第２の電圧レベル検出手段の出力信号に応答して動
作し、前記汁慮犯バイアス電圧を発生する第２の電圧発
生手段を備え、 前記第１の電圧発生手段と前記第２の電圧発生手段は、
その消費電力が異なった値に設定されている、基板電圧
発生回路。
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成され、当該半導体基板に対して印
加される一定のバイアス電圧を発生するための基板電圧
発生回路であって、 第１のしきい値電圧を有し、前記半導体基板の電圧の絶
対値が当該第１のしきい値電圧の絶対値よりも大きいか
小さいかに応じて、その出力信号のレベルが２状態に変
化する第１の電圧レベル検出手段、 前記第１のしきい値電圧とは異なる第２のしきい値電圧
を有し、前記半導体基板の電圧の絶対値が当該第２のし
きい値電圧の絶対値よりも大きいか小さいかに応じて、
その出力信号のレベルが２状態に変化する第２の電圧レ
ベル検出手段、前記第１の電圧レベル検出手段の出力信
号に応答して動作し、前記一定のバイアス電圧を発生す
る第１の電圧発生手段、および 前記第２の電圧レベル検出手段の出力信号に応答して動
作し、前記一定のバイアス電圧を発生する第２の電圧発
生手段を備え、 前記第１の電圧発生手段と前記第２の電圧発生手段は、
その消費電力が異なった値に設定されている、基板電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089423A JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089423A JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260848A true JPH01260848A (ja) | 1989-10-18 |
| JPH0748548B2 JPH0748548B2 (ja) | 1995-05-24 |
Family
ID=13970249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089423A Expired - Lifetime JPH0748548B2 (ja) | 1988-04-12 | 1988-04-12 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748548B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
-
1988
- 1988-04-12 JP JP63089423A patent/JPH0748548B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494566A (ja) * | 1990-08-10 | 1992-03-26 | Sharp Corp | 半導体記憶装置の基板バイアス発生回路 |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
| US7706209B2 (en) | 1998-06-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748548B2 (ja) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5193198A (en) | Method and apparatus for reduced power integrated circuit operation | |
| EP2022056B1 (en) | Sram leakage reduction circuit | |
| JP5649857B2 (ja) | レギュレータ回路 | |
| US6194887B1 (en) | Internal voltage generator | |
| US4438346A (en) | Regulated substrate bias generator for random access memory | |
| US20020171470A1 (en) | Negative voltage generator for a semiconductor memory device | |
| JP3324646B2 (ja) | 回路装置、その動作方法 | |
| US4710647A (en) | Substrate bias generator including multivibrator having frequency independent of supply voltage | |
| US6798276B2 (en) | Reduced potential generation circuit operable at low power-supply potential | |
| US6246280B1 (en) | Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same | |
| US6806692B2 (en) | Voltage down converter | |
| US20080157860A1 (en) | Internal voltage generation circuit for generating stable internal voltages withstanding varying external conditions | |
| US4742250A (en) | Inner Potential generating circuit | |
| KR0142967B1 (ko) | 반도체 메모리장치의 기판 전압 제어회로 | |
| JP2009098801A (ja) | 電源回路及びそれを用いた内部電源電圧発生方法 | |
| US5889395A (en) | Integrated low voltage regulator for high capacitive loads | |
| JPS62190746A (ja) | 基板バイアス発生回路 | |
| JPH01260848A (ja) | 基板電圧発生回路 | |
| JP3920467B2 (ja) | 半導体装置 | |
| JPS6331942B2 (ja) | ||
| US20070008028A1 (en) | Over boosting prevention circuit | |
| KR20060111798A (ko) | 반도체 장치의 내부 전원 전압 발생 회로 | |
| JP2015028817A (ja) | 半導体集積回路 | |
| JP3096545B2 (ja) | レベル検知回路及びこれを使用した昇圧電源発生回路 | |
| US6847253B2 (en) | Half voltage generator having low power consumption |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |