JPH0917886A

JPH0917886A - 半導体集積装置

Info

Publication number: JPH0917886A
Application number: JP7167719A
Authority: JP
Inventors: Masahiro Kanai; 正博金井; Hayami Iwakame; 速美岩亀
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-07-03
Filing date: 1995-07-03
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】スタティック・ランダム・アクセス・メモリー
（ＳＲＡＭ）を搭載した半導体集積装置において、チャ
ネル幅の異なる第１及び第２反転論理回路とＮ−ＭＯＳ
及びＰ−ＭＯＳによる伝送ゲート（トランスミッション
ゲート）により、チップ面積を増加させずに大容量の記
憶回路を搭載することができ、高集積、高性能、低消費
電力な半導体装置を提供する。【構成】第１導電型第１ＭＯＳトランジスタと、前記第
１導電型第１ＭＯＳトランジスタのソース領域あるいは
ドレイン領域のどちらか一方を共有し、且つ前記第１導
電型第１ＭＯＳトランジスタのチャネル幅より小さいチ
ャネル幅を有する第１導電型第２ＭＯＳトランジスタ
と、前記第１導電型、第１及び第２ＭＯＳトランジスタ
と同じ形状を有し、チャネル幅方向に対称配置される第
２導電型、第１及び第２ＭＯＳトランジスタを具備する
ことを特徴とする半導体集積装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティック・ランダ
ム・アクセス・メモリー（ＳＲＡＭ）を搭載した半導体
集積装置に於いて、スタティック・ランダム・アクセス
・メモリー（ＳＲＡＭ）を構成する基本セルに関する。

【０００２】

【従来の技術】従来のスタティック・ランダム・アクセ
ス・メモリー（ＳＲＡＭ）を搭載した半導体集積装置に
ついて、図面を参照して説明する。図１３は、ゲートア
レイ構造を有するマスタースライス型半導体集積装置の
基本セルを示したものであり、低濃度Ｐ型不純物拡散層
のウエル領域１３０１に電位を供給するＰ型ストッパー
領域１３０６と、この低濃度Ｐ型不純物拡散層のウエル
領域１３０１上に高濃度Ｎ型不純物拡散層のＮチャネル
型ＭＯＳトランジスタ形成領域１３０２が形成され、ゲ
ート電極１３０４・１３０５による２個のＮチャネル型
ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳという）１３０
８・１３０９と、ゲート電極１３０３によるチャネル幅
がＮ−ＭＯＳ１３０８・１３０９より小さい１つのサブ
Ｎチャネル型ＭＯＳトランジスタ（以下、サブＮ−ＭＯ
Ｓという）１３０７が形成されている。このＮ−ＭＯＳ
及びサブＮ−ＭＯＳに対してチャネル幅方向に配置され
る、低濃度Ｎ型不純物拡散層のウエル領域（低濃度Ｐ型
不純物拡散層のウエル領域１３０１以外の領域）に電位
を供給するＮ型ストッパー領域１３１３と、この低濃度
Ｎ型不純物拡散層のウエル領域上に高濃度Ｐ型不純物拡
散層のＰチャネル型ＭＯＳトランジスタ形成領域１３１
０と、ゲート電極１３１１・１３１２による２個のＰチ
ャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳとい
う）１３１４・１３１５が形成されている。

【０００３】この基本セルを用いて図１４に示すスタテ
ィック・ランダム・アクセス・メモリー（以下、ＳＲＡ
Ｍという）の等価回路をレイアウトすると図１５に示す
レイアウト構成となり、Ｎ−ＭＯＳとＰ−ＭＯＳ各々４
個、そして伝送ゲートとして用いられるサブＮ−ＭＯＳ
２個の計１０素子、つまり２個の基本セルを使用して構
成される。

【０００４】図１４に示すＳＲＡＭは、リード制御信号
Ｒが電源電圧の低電位レベル（以下、Ｌレベル）の状態
で、且つライト制御信号ＷがＬレベルから電源電圧の高
電位レベル（以下、Ｈレベル）になるとライト専用伝送
ゲート１４０２が開き、ライトバス１４０１からのデー
タ信号が反転論理回路１４０５に印加される。この反転
論理回路１４０５により増幅されたデータ信号は、反転
論理回路１４０６に印加される。ライト制御信号ＷがＨ
レベルからＬレベルになるとライト制御信号Ｗの反転ラ
イト制御信号ＸＷがＨレベルになり、Ｎ−ＭＯＳで構成
されたライト専用伝送ゲート１４０２が閉じ、Ｐ−ＭＯ
Ｓで構成されたデータ伝送ゲート１４０３とＮ−ＭＯＳ
で構成されたデータ伝送ゲート１４０４が開く。従っ
て、これらのデータ伝送ゲート１４０３・１４０４を介
して反転論理回路１４０６により増幅されたデータ信号
が、再度反転論理回路１４０５に印加されるので、反転
論理回路１４０５・１４０６によりデータ信号が保持さ
れる。次に、ライト制御信号ＷがＬレベルの状態に於い
て、リード制御信号ＲがＬレベルからＨレベルになる
と、Ｎ−ＭＯＳで構成されたリード専用伝送ゲート１４
０８が開き、反転論理回路１４０５・１４０６で保持さ
れていたデータ信号が、反転論理回路１４０７により増
幅されてリードバス１４０９に出力される。

【０００５】このＳＲＡＭは図１５に示す様に、２個の
基本セル１５０１・１５０２を使用して、各ＭＯＳトラ
ンジスタをアルミ配線等で接続してレイアウト構成され
る。基本セル１５０１は、サブＮ−ＭＯＳ１５０３によ
りリード専用伝送ゲート１４０８が形成され、Ｐ−ＭＯ
Ｓ１５０９とＮ−ＭＯＳ１５０４により反転論理回路１
４０７を構成し、Ｐ−ＭＯＳ１５１０とＮ−ＭＯＳ１５
０５により反転論理回路１４０５が構成される。又、基
本セル１５０２は、サブＮ−ＭＯＳ１５０６によりライ
ト専用伝送ゲート１４０２が形成され、Ｐ−ＭＯＳ１５
１１とＮ−ＭＯＳ１５０７により、ＳＲＡＭのデータ伝
送ゲート１４０３・１４０４が構成され、Ｐ−ＭＯＳ１
５１２とＮ−ＭＯＳ１５０８により反転論理回路１４０
６が構成される。

【０００６】この様に従来のスタティック・ランダム・
アクセス・メモリー（ＳＲＡＭ）を搭載した半導体集積
装置の基本セルは、２個のＮ−ＭＯＳ、２個のＰ−ＭＯ
Ｓ、１つのサブＮ−ＭＯＳにより構成され、この基本セ
ルを使用してＳＲＡＭを構成すると、Ｎ−ＭＯＳとＰ−
ＭＯＳ各々４個、そしてデータ伝送ゲートとして使用さ
れるサブＮ−ＭＯＳ２個の計１０素子、つまり２個の基
本セルを使用して構成されるものであった。

【０００７】

【発明が解決しようとする課題】しかしながら前述の従
来技術では、１メモリーセル（ＳＲＡＭ）を構成するの
に少なくとも２個の基本セルを使用するため、最大記憶
容量は搭載ゲート数の１／２相当の記憶容量しか構成す
ることができなかった。それ以上の記憶容量を構成する
場合には、チップ面積増加以外に記憶容量を増加させる
ことは不可能であった。このチップ面積増加は、コスト
増加や歩留り低下という問題点を有する。又、従来技術
のメモリーセル（ＳＲＡＭ）は、サブＮ−ＭＯＳをライ
トバス・リードバスへの伝送ゲートとして使用している
ため、Ｈレベルを伝送する際にサブＮ−ＭＯＳのソース
電圧が電源電圧のＬレベル＝ＶｓｓからＨレベル＝Ｖｄ
ｄに上昇しても、ドレイン電圧は「Ｖｄｄ−しきい値電
圧」まで上昇した時点でサブＮ−ＭＯＳはオフ状態とな
り、電源電圧のＨレベル＝Ｖｄｄまで電圧を上昇するこ
とはできない。従って、メモリーセルにＨレベルを書き
込む際には、図１４に示す反転論理回路１４０５のゲー
ト電圧は「Ｖｄｄ−しきい値電圧」以上には上昇せず、
反転論理回路１４０５を構成するＰ−ＭＯＳは、完全な
オフ状態（以下、カットオフ状態）にはならないため、
ライト専用伝送ゲート１４０２がオン状態に有る間、反
転論理回路１４０５の電源間（Ｖｄｄ⇔Ｖｓｓ）にリー
ク電流が流れる。又、メモリーセルからＨレベルを読み
出す際には、リードバスの電圧が「Ｖｄｄ−しきい値電
圧」以上には上昇しないため、リード専用伝送ゲート１
４０８がオン状態にある間、リードバスに接続される論
理回路の電源間（Ｖｄｄ⇔Ｖｓｓ）にリーク電流が流れ
るため、消費電力増加という問題点を有する。

【０００８】更に、ライトバス・リードバスへの伝送ゲ
ート１４０２・１４０８は、他のメモリーセルを構成す
るＭＯＳトランジスタのチャネル幅より小さい為、書き
込み電流・読み出し電流はこの伝送ゲートで抑制されて
しまい、書き込み不良や読み出し時間が遅くなるという
問題点も有する。具体例としては、メモリーセルにＬレ
ベルが保持されている状態でＨレベルのデータを書き込
む際に、反転論理回路１４０６のゲート電極が初期Ｈレ
ベル状態で、反転論理回路１４０６のＮ−ＭＯＳがオン
状態の時、書き込み時間が短く書き込みタイミングが合
わないと、ライト専用伝送ゲート１４０２よりＨレベル
の書き込み電流を流しても、ライト専用伝送ゲート１４
０２の駆動能力より反転論理回路１４０６の駆動能力が
大きいため、書き込み電流が全て反転論理回路１４０６
のＮ−ＭＯＳを介してＶｓｓに抜けてしまうことがあ
る。又、メモリーセルよりデータを読み出す際には、リ
ードバスへの伝送ゲート１４０８によって読み出し電流
が抑制されるため、読み出し時間が遅くなるという問題
点も有する。

【０００９】そこで本発明はこの様な問題点を解決する
ものであり、その目的とするところは、チップ面積を増
加させずに大容量の記憶回路を搭載することができ、且
つ消費電力を抑え、メモリーセルに確実にデータを書き
込みデータ保持するメモリーセルを構成できる基本セル
を提供するところにある。

【００１０】

【課題を解決するための手段】本発明の半導体集積装置
は、第１の手段として、スタティック・ランダム・アク
セス・メモリー（ＳＲＡＭ）を構成する基本セルは、第
１導電型第１ＭＯＳトランジスタと、前記第１導電型第
１ＭＯＳトランジスタのソース領域あるいはドレイン領
域のどちらか一方を共有し、且つ前記第１導電型第１Ｍ
ＯＳトランジスタのチャネル幅より小さいチャネル幅を
有する第１導電型第２ＭＯＳトランジスタを具備し、更
に前記第１導電型、第１及び第２ＭＯＳトランジスタと
チャネル幅方向に対称配置される第２導電型第１ＭＯＳ
トランジスタと、前記第２導電型第１ＭＯＳトランジス
タのソース領域あるいはドレイン領域のどちらか一方を
共有し、且つ前記第２導電型第１ＭＯＳトランジスタの
チャネル幅より小さいチャネル幅を有する第２導電型第
２ＭＯＳトランジスタを具備し、この前記基本セルを素
子分離領域無しにチャネル長方向に少なくとも１つ以上
並列配置して、隣接する第２基本セルの第１及び第２導
電型第１ＭＯＳトランジスタと第１基本セルの第１及び
第２導電型第２ＭＯＳトランジスタのソース領域もしく
はドレイン領域のどちらか一方を共有する。

【００１１】この第１手段の基本セルを用いて、チャネ
ル長方向に少なくとも１つ以上並列配置された第１基本
セルの第１及び第２導電型第１ＭＯＳトランジスタのゲ
ート電極間及びドレイン電極間を接続し、各ソース電極
を電源線もしくは接地線に接続して第１反転論理回路
（チャネル幅：大）を構成し、前記第１及び第２導電型
第２ＭＯＳトランジスタのゲート電極間及びドレイン電
極間を接続し、各ソース電極間を電源線もしくは接地線
に接続して第２反転論理回路（チャネル幅：小）を構成
し、前記第１反転論理回路のドレイン電極と前記第２反
転論理回路のゲート電極を接続し、前記第１反転論理回
路のゲート電極と前記第２反転論理回路のドレイン電極
を接続すると共に、チャネル長方向に少なくとも１つ以
上並列配置され前記第１基本セルに隣接した第２基本セ
ルの第１及び第２導電型第１ＭＯＳトランジスタで構成
された伝送ゲート（チャネル幅：大）のソース電極もし
くはドレイン電極に接続して、チャネル幅が大小異なる
前記第１及び第２反転論理回路と伝送ゲートによる半導
体記憶装置を構成し、前記第２基本セルの第１及び第２
導電型第２ＭＯＳトランジスタのゲート電極を第１もし
くは第２導電型ＭＯＳトランジスタのウエル領域に電位
を供給する第１もしくは第２不純物拡散層に各々接続し
て、隣接する他の半導体記憶装置と素子分離する。

【００１２】尚、前記第１導電型第２ＭＯＳトランジス
タのゲート電極取り出し部は、少なくとも前記第１導電
型ＭＯＳトランジスタのウエル領域に電位を供給する第
１不純物拡散層側に、前記第２導電型第２ＭＯＳトラン
ジスタのゲート電極取り出し部は、少なくとも前記第２
導電型ＭＯＳトランジスタのウエル領域に電位を供給す
る第２不純物拡散層側に各々ゲート電極取り出し部を形
成する。

【００１３】又、第２の手段として、スタティック・ラ
ンダム・アクセス・メモリー（ＳＲＡＭ）を構成する基
本セルは、第１導電型第１ＭＯＳトランジスタと、前記
第１導電型第１ＭＯＳトランジスタと同じチャネル幅を
有する第１導電型第２ＭＯＳトランジスタの間に、前記
第１導電型第１ＭＯＳトランジスタのソース領域もしく
はドレイン領域、及び前記第１導電型第２ＭＯＳトラン
ジスタのソース領域もしくはドレイン領域のどちらか一
方を共有し、且つ前記第１導電型、第１及び第２ＭＯＳ
トランジスタのチャネル幅より小さいチャネル幅を有す
る第１導電型第３ＭＯＳトランジスタを具備し、更に前
記第１導電型、第１、第２及び第３ＭＯＳトランジスタ
とチャネル幅方向に対称配置される第２導電型第１ＭＯ
Ｓトランジスタと、前記第２導電型第１ＭＯＳトランジ
スタと同じチャネル幅を有する第２導電型第２ＭＯＳト
ランジスタの間に、前記第２導電型第１ＭＯＳトランジ
スタのソース領域もしくはドレイン領域、及び第２導電
型第２ＭＯＳトランジスタのソース領域もしくはドレイ
ン領域のどちらか一方を共有し、且つ前記第２導電型、
第１及び第２ＭＯＳトランジスタのチャネル幅より小さ
いチャネル幅を有する第２導電型第３ＭＯＳトランジス
タを具備する。

【００１４】この第２手段の基本セルを用いて、第１及
び第２導電型第１ＭＯＳトランジスタのゲート電極間及
びドレイン電極間を接続し、各ソース電極を電源線もし
くは接地線に接続して第１反転論理回路（チャネル幅：
大）を構成し、前記第１及び第２導電型第３ＭＯＳトラ
ンジスタのゲート電極間及びドレイン電極間を接続し、
各ソース電極間を電源線もしくは接地線に接続して第２
反転論理回路（チャネル幅：小）を構成し、この前記第
１反転論理回路のドレイン電極と前記第２反転論理回路
のゲート電極を接続し、前記第１反転論理回路のゲート
電極と前記第２反転論理回路のドレイン電極を接続する
と共に、前記第１及び第２導電型第２ＭＯＳトランジス
タで構成された伝送ゲート（チャネル幅：大）のソース
電極もしくはドレイン電極に接続して、チャネル幅が大
小異なる前記第１及び第２反転論理回路と伝送ゲートに
よる半導体記憶装置を構成することを特徴とする。

【００１５】

【実施例】以下、図面を参照して本発明に関わる半導体
集積装置の実施例について説明する。

【００１６】図１は本発明の第１実施例である基本セル
構造を示しており、低濃度Ｐ型不純物拡散層のウエル１
０１に電位を供給するＰ型ストッパー領域１０５とこの
低濃度Ｐ型不純物拡散層のウエル１０１上に高濃度Ｎ型
不純物拡散層のＮチャネル型ＭＯＳトランジスタ形成領
域１０２が形成され、ゲート電極１０３によるＮ−ＭＯ
Ｓ１０６・１０８・１１０・１１２と、ゲート電極１０
３よりチャネル幅が小さいゲート電極１０４によるサブ
Ｎ−ＭＯＳ１０７・１０９・１１１が形成されている。
又、低濃度Ｐ型不純物拡散層のウエル１０１以外の領域
は低濃度Ｎ型不純物拡散層のウエルが形成されており、
この低濃度Ｎ型不純物拡散層のウエルに電位を供給する
Ｎ型ストッパー領域１１６とこの低濃度Ｎ型不純物拡散
層のウエル上に高濃度Ｐ型不純物拡散層のＰチャネル型
ＭＯＳトランジスタ形成領域１１３が形成され、ゲート
電極１１４によるＰ−ＭＯＳ１１７・１１９・１２１・
１２３と、ゲート電極１１４よりチャネル幅が小さいゲ
ート電極１１５によるサブＰ−ＭＯＳ１１８・１２０・
１２２が形成されている。このゲート電極１０３・１１
４によるＮ−ＭＯＳ・Ｐ−ＭＯＳとゲート電極１０３・
１１４よりチャネル幅が小さいゲート電極１０４・１１
５によるサブＮ−ＭＯＳ・サブＰ−ＭＯＳを基本構成と
し、素子分離領域無しにチャネル長方向に少なくとも１
つ以上並列配置した構成と成っている。各ゲート電極の
取り出し部は片側もしくは両側に形成されるが、ゲート
電極１０４・１１５によるサブＮ−ＭＯＳ・サブＰ−Ｍ
ＯＳのゲート電極取り出し部は、少なくとも各々のＰ型
・Ｎ型ストッパー領域側に形成し、素子分離する際にゲ
ート電極と各々のＰ型・Ｎ型ストッパー領域を接続して
ゲート・アイソレーションを構成する。このＰ型・Ｎ型
ストッパー領域は、基本セルの外側・内側どちらに形成
してもよいが、外側に形成した方が機能回路をレイアウ
トする際に効率が良い。

【００１７】この第１実施例の基本セルに図２に示す記
憶回路（ＳＲＡＭ）の等価回路をレイアウトすると図３
のレイアウト構成となる。図２に示す記憶回路は、リー
ド・ライト制御信号ＲＷがＬレベル、且つメモリーセル
・セレクト信号Ａ１がＬレベルに設定されると、ライト
専用伝送ゲート２０２がオン状態、リード専用伝送ゲー
トがオフ状態、データ伝送ゲート２０４・２０５がオン
状態となり、ライトバス２０１から反転論理回路２０６
・２０７より構成される記憶回路にＨｉｇｈデータもし
くはＬｏｗデータが書き込まれる。記憶回路にデータを
書き込んだ後、メモリーセル・セレクト信号Ａ１をＨレ
ベルに設定するとデータ伝送ゲート２０４・２０５がオ
フ状態となり、記憶回路２０３は記憶保持状態となる。
この時、リード・ライト制御信号ＲＷはリード状態（Ｒ
Ｗ＝Ｈレベル）、ライト状態（ＲＷ＝Ｌレベル）のどち
らに設定されていても良い。又、リード・ライト制御信
号ＲＷがＨレベル、且つメモリーセル・セレクト信号Ａ
１がＬレベルに設定されると、ライト専用伝送ゲート２
０２がオフ状態、リード専用伝送ゲート２０８がオン状
態、データ伝送ゲート２０４・２０５がオン状態とな
り、反転論理回路２０６・２０７より構成される記憶回
路からリードバス２０９にＨｉｇｈデータもしくはＬｏ
ｗデータが読み出される。

【００１８】この記憶回路の特徴は、ライト・リード専
用伝送ゲート２０２・２０８、及びデータ伝送ゲートに
Ｎ−ＭＯＳ・Ｐ−ＭＯＳによるトランスミッション・ゲ
ートが使用されているため、Ｈレベルを伝送する際に各
トランスミッション・ゲートのソース電圧が電源電圧の
Ｌレベル＝ＶｓｓからＨレベル＝Ｖｄｄに上昇すると、
ドレイン電圧もＨレベル＝Ｖｄｄまで上昇する。逆にＬ
レベルを伝送する際には、各トランスミッション・ゲー
トのソース電圧が電源電圧のＨレベル＝ＶｄｄからＬレ
ベル＝Ｖｓｓに降下すると、ドレイン電圧もＬレベル＝
Ｖｓｓまで降下する。従って、記憶回路２０３にＨレベ
ルもしくはＬレベルを書き込む際、及び記憶回路２０３
からＨレベルもしくはＬレベルを読み出す際には、反転
論理回路２０６・２０７、及びリードバスに接続される
論理回路は、常にカットオフ状態となり、反転論理回路
２０６・２０７、及びリードバスに接続される論理回路
の電源間（Ｖｄｄ⇔Ｖｓｓ）には、微少なリーク電流
（ｐＡオーダー）しか流れない。更に、データ伝送ゲー
ト２０４・２０５は、ライト・リード専用伝送ゲート、
並びに反転論理回路２０６のＭＯＳトランジスタと同じ
チャネル幅で構成されているので、書き込み電流・読み
出し電流がデータ伝送ゲートによって抑制されることは
ない。又、メモリーセルにＬレベルが保持されている状
態でＨレベルのデータを書き込む場合、反転論理回路２
０７のゲート電極は初期Ｈレベル状態で反転論理回路２
０７のＮ−ＭＯＳはオン状態に有り、データ伝送ゲート
２０４・２０５よりＨレベルの書き込み電流を流すと反
転論理回路２０７のＮ−ＭＯＳを介してＶｓｓに電流が
流れるが、反転論理回路２０７のチャネル幅はデータ伝
送ゲート２０４・２０５のチャネル幅より小さいため、
供給される書き込み電流より反転論理回路２０７のＮ−
ＭＯＳを介してＶｓｓに流れる電流の方が非常に小さ
く、記憶回路にデータを確実に書き込むことが出来る。

【００１９】この記憶回路を第１実施例の基本セルにレ
イアウトしたものが図３であり、２つの反転論理回路を
構成する４素子、データ伝送ゲートを構成する２素子、
そして隣接する記憶回路の素子分離を行うゲート・アイ
ソレーションを構成する２素子が、前述に述べた記憶回
路の効果を実現し、且つ効率良くレイアウトされてい
る。

【００２０】又、第１実施例の基本セルに図４に示す反
転論理積回路（ＮＡＮＤ）の等価回路をレイアウトする
と図５のレイアウト構成となる。第１実施例の基本セル
は記憶回路だけでなく、図４（ａ）・（ｂ）に示す反転
論理積等の論理回路も構成でき、図５に示すレイアウト
図の様にソース電極が接地線Ｖｓｓに接続されたＮ−Ｍ
ＯＳ５０８と直列接続されたＮ−ＭＯＳ５１０のドレイ
ン電極を、ソース電極が電源線Ｖｄｄに接続され並列接
続されたＰ−ＭＯＳ５１９・５２１のドレイン電極とア
ルミ配線等で接続して構成する。この時、サブＮ−ＭＯ
Ｓ５０９のゲート電極を接地線Ｖｓｓに、及びサブＰ−
ＭＯＳ５２０のゲート電極を電源線Ｖｄｄに接続して、
サブＮ−ＭＯＳ及びサブＰ−ＭＯＳをオフ状態としても
良いし、接続せずにフローティング状態としても良い。

【００２１】図６は本発明の第２実施例である基本セル
構造を示しており、低濃度Ｐ型不純物拡散層のウエル６
０１に電位を供給するＰ型ストッパー領域６０６とこの
低濃度Ｐ型不純物拡散層のウエル６０６上に高濃度Ｎ型
不純物拡散層のＮチャネル型ＭＯＳトランジスタ形成領
域６０２が形成され、ゲート電極６０３・６０４による
Ｎ−ＭＯＳ６０７・６０９と、ゲート電極６０３・６０
４よりチャネル幅が小さいゲート電極６０５によるサブ
Ｎ−ＭＯＳ６０８が形成されている。又、低濃度Ｐ型不
純物拡散層のウエル６０１以外の領域は低濃度Ｎ型不純
物拡散層のウエルが形成されており、この低濃度Ｎ型不
純物拡散層のウエルに電位を供給するＮ型ストッパー領
域６１４とこの低濃度Ｎ型不純物拡散層のウエル上に高
濃度Ｐ型不純物拡散層のＰチャネル型ＭＯＳトランジス
タ形成領域６１０が形成され、ゲート電極６１１・６１
２によるＰ−ＭＯＳ６１５・６１７と、ゲート電極６１
１・６１２よりチャネル幅が小さいゲート電極６１３に
よるサブＰ−ＭＯＳ６１６が形成されている。このゲー
ト電極６０３・６０４・６１１・６１２によるＮ−ＭＯ
Ｓ・Ｐ−ＭＯＳとゲート電極６０３・６０４・６１１・
６１２よりチャネル幅が小さいゲート電極６０５・６１
３によるサブＮ−ＭＯＳ・サブＰ−ＭＯＳを基本構成と
する。各ゲート電極の取り出し部は片側もしくは両側に
形成され、Ｐ型・Ｎ型ストッパー領域は基本セルの外側
・内側どちらに形成してもよいが、外側に形成した方が
機能回路をレイアウトする際に効率が良い。

【００２２】この第２実施例の基本セルに図７に示す記
憶回路（ＳＲＡＭ）の等価回路をレイアウトすると図８
のレイアウト構成となる。図７に示す記憶回路は図２に
示す記憶回路（ＳＲＡＭ）と同一のものであり、リード
・ライト制御信号ＲＷがＬレベル、且つメモリーセル・
セレクト信号Ａ１がＬレベルに設定されると、ライト専
用伝送ゲート７０２がオン状態、リード専用伝送ゲート
がオフ状態、データ伝送ゲート７０４・７０５がオン状
態となり、ライトバス７０１から反転論理回路７０６・
７０７より構成される記憶回路にＨｉｇｈデータもしく
はＬｏｗデータが書き込まれる。記憶回路にデータを書
き込んだ後、メモリーセル・セレクト信号Ａ１をＨレベ
ルに設定するとデータ伝送ゲート７０４・７０５がオフ
状態となり、記憶回路７０３は記憶保持状態となる。こ
の時、リード・ライト制御信号ＲＷはリード状態（ＲＷ
＝Ｈレベル）、ライト状態（ＲＷ＝Ｌレベル）のどちら
に設定されていても良い。又、リード・ライト制御信号
ＲＷがＨレベル、且つメモリーセル・セレクト信号Ａ１
がＬレベルに設定されると、ライト専用伝送ゲート７０
２がオフ状態、リード専用伝送ゲート７０８がオン状
態、データ伝送ゲート７０４・７０５がオン状態とな
り、反転論理回路７０６・７０７より構成される記憶回
路からリードバス７０９にＨｉｇｈデータもしくはＬｏ
ｗデータが読み出される。

【００２３】この記憶回路の特徴は第１実施例と同様で
あり、ライト・リード専用伝送ゲート７０２・７０８、
及びデータ伝送ゲートにＮ−ＭＯＳ・Ｐ−ＭＯＳによる
トランスミッション・ゲートが使用されているため、Ｈ
レベルを伝送する際に各トランスミッション・ゲートの
ソース電圧が電源電圧のＬレベル＝ＶｓｓからＨレベル
＝Ｖｄｄに上昇すると、ドレイン電圧もＨレベル＝Ｖｄ
ｄまで上昇する。逆にＬレベルを伝送する際には、各ト
ランスミッション・ゲートのソース電圧が電源電圧のＨ
レベル＝ＶｄｄからＬレベル＝Ｖｓｓに降下すると、ド
レイン電圧もＬレベル＝Ｖｓｓまで降下する。従って、
記憶回路２０３にＨレベルもしくはＬレベルを書き込む
際、及び記憶回路７０３からＨレベルもしくはＬレベル
を読み出す際には、反転論理回路７０６・７０７、及び
リードバスに接続される論理回路は、常にカットオフ状
態となり、反転論理回路７０６・７０７、及びリードバ
スに接続される論理回路の電源間（Ｖｄｄ⇔Ｖｓｓ）に
は、微少なリーク電流（ｐＡオーダー）しか流れない。
更に、データ伝送ゲート７０４・７０５は、ライト・リ
ード専用伝送ゲート、並びに反転論理回路７０６のＭＯ
Ｓトランジスタと同じチャネル幅で構成されているの
で、書き込み電流・読み出し電流がデータ伝送ゲートに
よって抑制されることはない。又、メモリーセルにＬレ
ベルが保持されている状態でＨレベルのデータを書き込
む場合、反転論理回路７０７のゲート電極は初期Ｈレベ
ル状態で反転論理回路７０７のＮ−ＭＯＳはオン状態に
有り、データ伝送ゲート７０４・７０５よりＨレベルの
書き込み電流を流すと反転論理回路７０７のＮ−ＭＯＳ
を介してＶｓｓに電流が流れるが、反転論理回路７０７
のチャネル幅はデータ伝送ゲート７０４・７０５のチャ
ネル幅より小さく、供給される書き込み電流より反転論
理回路７０７のＮ−ＭＯＳを介してＶｓｓに流れる電流
の方が非常に小さいため、記憶回路にデータを確実に書
き込むことが出来る。

【００２４】この記憶回路を第２実施例の基本セルにレ
イアウトしたものが図８であり、２つの反転論理回路を
構成する４素子、データ伝送ゲートを構成する２素子
が、前述に述べた記憶回路の効果を実現し、且つ効率良
くレイアウトされている。

【００２５】又、第２実施例の基本セルに図９に示す反
転論理積回路（ＮＡＮＤ）の等価回路をレイアウトする
と図１０のレイアウト構成となる。第２実施例の基本セ
ルは記憶回路だけでなく、図９（ａ）・（ｂ）に示す反
転論理積等の論理回路も構成でき、図１０に示すレイア
ウト図の様にソース電極が接地線Ｖｓｓに接続されたＮ
−ＭＯＳ１００７と直列接続されたＮ−ＭＯＳ１００９
のドレイン電極を、ソース電極が電源線Ｖｄｄに接続さ
れ並列接続されたＰ−ＭＯＳ１０１５・１０１７のドレ
イン電極とアルミ配線等で接続して構成することができ
る。この時、サブＮ−ＭＯＳ１００８のゲート電極を接
地線Ｖｓｓに、及びサブＰ−ＭＯＳ１０１６のゲート電
極を電源線Ｖｄｄに接続してサブＮ−ＭＯＳ及びサブＰ
−ＭＯＳをオフ状態としても良いし、接続せずにフロー
ティング状態としても良い。

【００２６】更に、第２実施例の基本セルに図１１
（ａ）・（ｂ）に示すバッファ回路をレイアウトすると
図１２のレイアウト構成となる。バッファ回路は、配線
長の長い信号配線に対して高速に信号伝達を行う際に多
く用いられるため、図１１（ｂ）に示す様に、ゲート容
量の小さい（チャネル幅の小さい）反転論理回路で信号
を受け、駆動能力の大きい（チャネル幅の大きい）反転
論理回路で出力すると効率が良い。従って、図１２に示
す様にＮ−ＭＯＳ１２０７とＰ−ＭＯＳ１２１５により
初段反転論理回路を構成し、並列接続されたＮ−ＭＯＳ
１２０９とサブＮ−ＭＯＳ１２０８、及びＰ−ＭＯＳ１
２１７とサブＰ−ＭＯＳ１２１６により次段反転論理回
路を構成すると、高速に信号伝達を行えるバッファ回路
が基本セル１つで構成できる。これは、第１実施例の基
本セルにも同様のバッファ回路を構成することが出来
る。

【００２７】

【発明の効果】以上述べた様に本発明によれば、チップ
面積を増加させずに大容量の記憶回路を搭載することが
でき、且つ消費電力を抑え、メモリーセルに確実にデー
タを書き込みデータ保持できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例である基本セル図。

【図２】本発明の第１実施例に搭載する記憶回路（ＳＲ
ＡＭ）の等価回路図。

【図３】本発明の第１実施例に搭載した記憶回路（ＳＲ
ＡＭ）のレイアウト図。

【図４】本発明の第１実施例に搭載する論理回路（ＮＡ
ＮＤ）の等価回路図。

【図５】本発明の第１実施例に搭載した論理回路（ＮＡ
ＮＤ）のレイアウト図。

【図６】本発明の第２実施例である基本セル図。

【図７】本発明の第２実施例に搭載する記憶回路（ＳＲ
ＡＭ）の等価回路図。

【図８】本発明の第２実施例に搭載した記憶回路（ＳＲ
ＡＭ）のレイアウト図。

【図９】本発明の第２実施例に搭載する反転論理積回路
の等価回路図。

【図１０】本発明の第２実施例に搭載した反転論理積回
路のレイアウト図。

【図１１】本発明の第２実施例に搭載するバッファ回路
の等価回路図。

【図１２】本発明の第２実施例に搭載したバッファ回路
のレイアウト図。

【図１３】従来の基本セル図。

【図１４】従来の基本セルに搭載する記憶回路（ＳＲＡ
Ｍ）の等価回路図。

【図１５】従来の基本セルに搭載した記憶回路（ＳＲＡ
Ｍ）のレイアウト図。

【符号の説明】

１０１、３０１、５０１、６０１、８０１、１
００１、１２０１、１３０１・・・Ｐ型ウエル１１６、３１６、５１６、６１４、８１４、１
０１４、１２１４、１３１３・・・Ｎ型ストッパー領域１０５、３０５、５０５、６０６、８０６、１
００６、１２０６、１３０６・・・Ｐ型ストッパー領域１０２、３０２、５０２、６０２、８０２、１
００２、１２０２、１３０２・・・Ｎチャネル型ＭＯＳ
トランジスタ形成領域１１３、３１３、５１３、６１０、８１０、１
０１０、１２１０、１３１０・・・Ｐチャネル型ＭＯＳ
トランジスタ形成領域１０３、１１４、３０３、３１４、５０３、５
１４、６０３、６０４、６１１、６１２、８０
３、８０４、８１１、８１２、１００３、１００
４、１０１１、１０１２、１２０３、１２０４、１２１
１、１２１２、１３０４、１３０５、１３１１、１３１
２・・・ゲート電極１０４、１１５、３０４、３１５、５０４、５
１５、６０５、６１３、８０５、８１３、１０
０５、１０１３、１２０５、１２１３、１３０３・・・
サブゲート電極１０６、１０８、１１０、１１２、３０６、３
０８、３１０、３１２、５０６、５０８、５１
０、５１２、６０７、６０９、８０７、８０
９、１００７、１００９、１２０７、１２０９、１３０
８、１３０９、１５０４、１５０５、１５０７、１５０
８・・・Ｎチャネル型ＭＯＳトラ
ンジスタ１０７、１０９、１１１、３０７、３０９、３
１１、５０７、５０９、５１１、６０８、８０
８、１００８、１２０８、１３０７、１５０３、１５０
６・・・サブＮチャネル型ＭＯＳ
トランジスタ１１７、１１９、１２１、１２３、３１７、３
１９、３２１、３２３、５１７、５１９、５２
１、５２３、６１５、６１７、８１５、８１
７、１０１５、１０１７、１２１５、１２１７、１３１
４、１３１５、１５０９、１５１０、１５１１、１５１
２・・・Ｐチャネル型ＭＯＳトラ
ンジスタ１１８、１２０、１２２、３１８、３２０、３
２２、５１８、５２０、５２２、６１６、８１
６、１０１６、１２１６・・・サブＰチャネル型ＭＯＳ
トランジスタ２０６、２０７、７０６、７０７、１４０５、２
０１、７０１、１４０１・・・ライトバス（Ｗｒｉｔ
ｅＢｕｓ）２０９、７０９、１４０９・・・リードバス（Ｒｅａ
ｄＢｕｓ）２０２、７０２、１４０２・・・ライト専用伝送ゲー
ト２０８、７０８、１４０８・・・リード専用伝送ゲー
ト２０４、７０４、１４０４・・・Ｎチャネルデータ伝
送ゲート２０５、７０５、１４０３・・・Ｐチャネルデータ伝
送ゲート２０３、７０３・・・メモリーセル１４０６、１４０７・・・反転論理回路１５０１、１５０２・・・基本セルＲＷ・・・リード・ライト制
御信号Ｗ、ＸＷ・・・ライト制御信号Ｒ・・・リード制御信号Ａ１、Ａ２、ＸＡ１、ＸＡ２・・・メモリーセル・セ
レクト信号Ｖｄｄ、Ｖｓｓ・・・電源Ａ、Ｂ・・・入力信号Ｘ・・・出力信号

Claims

【特許請求の範囲】

【請求項１】スタティック・ランダム・アクセス・メモ
リー（ＳＲＡＭ）を搭載した半導体集積装置に於いて、
スタティック・ランダム・アクセス・メモリー（ＳＲＡ
Ｍ）を構成する基本セルは、第１導電型第１ＭＯＳトラ
ンジスタと、前記第１導電型第１ＭＯＳトランジスタの
ソース領域あるいはドレイン領域のどちらか一方を共有
し、且つ前記第１導電型第１ＭＯＳトランジスタのチャ
ネル幅より小さいチャネル幅を有する第１導電型第２Ｍ
ＯＳトランジスタを具備し、更に前記第１導電型、第１
及び第２ＭＯＳトランジスタとチャネル幅方向に対称配
置される第２導電型第１ＭＯＳトランジスタと、前記第
２導電型第１ＭＯＳトランジスタのソース領域あるいは
ドレイン領域のどちらか一方を共有し、且つ前記第２導
電型第１ＭＯＳトランジスタのチャネル幅より小さいチ
ャネル幅を有する第２導電型第２ＭＯＳトランジスタを
具備し、この前記基本セルを素子分離領域無しにチャネ
ル長方向に少なくとも１つ以上並列配置して、隣接する
第２基本セルの第１及び第２導電型第１ＭＯＳトランジ
スタと第１基本セルの第１及び第２導電型第２ＭＯＳト
ランジスタのソース領域もしくはドレイン領域のどちら
か一方を共有することを特徴とする半導体集積装置。
【請求項２】請求項１記載の半導体集積装置に於いて、
チャネル長方向に少なくとも１つ以上並列配置された第
１基本セルの第１及び第２導電型第１ＭＯＳトランジス
タのゲート電極間及びドレイン電極間を接続し、各ソー
ス電極を電源線もしくは接地線に接続して第１反転論理
回路（チャネル幅：大）を構成し、前記第１及び第２導
電型第２ＭＯＳトランジスタのゲート電極間及びドレイ
ン電極間を接続し、各ソース電極間を電源線もしくは接
地線に接続して第２反転論理回路（チャネル幅：小）を
構成し、前記第１反転論理回路のドレイン電極と前記第
２反転論理回路のゲート電極を接続し、前記第１反転論
理回路のゲート電極と前記第２反転論理回路のドレイン
電極を接続すると共に、チャネル長方向に少なくとも１
つ以上並列配置され前記第１基本セルに隣接した第２基
本セルの第１及び第２導電型第１ＭＯＳトランジスタで
構成された伝送ゲート（チャネル幅：大）のソース電極
もしくはドレイン電極に接続して、チャネル幅が大小異
なる前記第１及び第２反転論理回路と伝送ゲートによる
半導体記憶装置を構成し、前記第２基本セルの第１及び
第２導電型第２ＭＯＳトランジスタのゲート電極を第１
もしくは第２導電型ＭＯＳトランジスタのウエル領域に
電位を供給する第１もしくは第２不純物拡散層に各々接
続して、隣接する他の半導体記憶装置と素子分離するこ
とを特徴とする半導体集積装置。
【請求項３】請求項１記載の半導体集積装置に於いて、
前記第１導電型第２ＭＯＳトランジスタのゲート電極取
り出し部は、少なくとも前記第１導電型ＭＯＳトランジ
スタのウエル領域に電位を供給する第１不純物拡散層側
に、前記第２導電型第２ＭＯＳトランジスタのゲート電
極取り出し部は、少なくとも前記第２導電型ＭＯＳトラ
ンジスタのウエル領域に電位を供給する第２不純物拡散
層側に各々ゲート電極取り出し部を形成することを特徴
とする半導体集積装置。
【請求項４】スタティック・ランダム・アクセス・メモ
リー（ＳＲＡＭ）を搭載した半導体集積装置に於いて、
スタティック・ランダム・アクセス・メモリー（ＳＲＡ
Ｍ）を構成する基本セルは、第１導電型第１ＭＯＳトラ
ンジスタと、前記第１導電型第１ＭＯＳトランジスタと
同じチャネル幅を有する第１導電型第２ＭＯＳトランジ
スタの間に、前記第１導電型第１ＭＯＳトランジスタの
ソース領域もしくはドレイン領域、及び前記第１導電型
第２ＭＯＳトランジスタのソース領域もしくはドレイン
領域のどちらか一方を共有し、且つ前記第１導電型、第
１及び第２ＭＯＳトランジスタのチャネル幅より小さい
チャネル幅を有する第１導電型第３ＭＯＳトランジスタ
を具備し、更に前記第１導電型、第１、第２及び第３Ｍ
ＯＳトランジスタとチャネル幅方向に対称配置される第
２導電型第１ＭＯＳトランジスタと、前記第２導電型第
１ＭＯＳトランジスタと同じチャネル幅を有する第２導
電型第２ＭＯＳトランジスタの間に、前記第２導電型第
１ＭＯＳトランジスタのソース領域もしくはドレイン領
域、及び第２導電型第２ＭＯＳトランジスタのソース領
域もしくはドレイン領域のどちらか一方を共有し、且つ
前記第２導電型、第１及び第２ＭＯＳトランジスタのチ
ャネル幅より小さいチャネル幅を有する第２導電型第３
ＭＯＳトランジスタを具備することを特徴とする半導体
集積装置。
【請求項５】請求項４記載の半導体集積装置に於いて、
前記第１及び第２導電型第１ＭＯＳトランジスタのゲー
ト電極間及びドレイン電極間を接続し、各ソース電極を
電源線もしくは接地線に接続して第１反転論理回路（チ
ャネル幅：大）を構成し、前記第１及び第２導電型第３
ＭＯＳトランジスタのゲート電極間及びドレイン電極間
を接続し、各ソース電極間を電源線もしくは接地線に接
続して第２反転論理回路（チャネル幅：小）を構成し、
この前記第１反転論理回路のドレイン電極と前記第２反
転論理回路のゲート電極を接続し、前記第１反転論理回
路のゲート電極と前記第２反転論理回路のドレイン電極
を接続すると共に、前記第１及び第２導電型第２ＭＯＳ
トランジスタで構成された伝送ゲート（チャネル幅：
大）のソース電極もしくはドレイン電極に接続して、チ
ャネル幅が大小異なる前記第１及び第２反転論理回路と
伝送ゲートによる半導体記憶装置を構成することを特徴
とする半導体集積装置。