KR20080032234A - 다른 액티브 영역 물질의 집적회로 집적을 위한 솔루션 - Google Patents

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안소니 제이. 로츠데펠드
매튜 티. 커리
시-위안 치앙
제임스 피오렌자
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앰버웨이브 시스템즈 코포레이션
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Abstract

결정성 반도체 기판 위에 다른 물질 영역들을 형성하는 방법과 이에 의해 형성된 구조물을 개시한다. 다른 물질의 이러한 영역들은 MOSFET, 또는 다른 전자 또는 광 전자 장치의 액티브 영역들로서 사용에 적합하다.
액티브 영역 물질, PMOS, NMOS, 압축 스트레인, 인장 스트레인

Description

다른 액티브 영역 물질의 집적회로 집적을 위한 솔루션{SOLUTIONS FOR INTEGRATED CIRCUIT INTEGRATION OF ALTERNATIVE ACTIVE AREA MATERIALS}
이 출원은 2005년 7월 26일자 출원된 미국 가 출원 60/702,363호의 우선권 이익을 주장한다.
본 발명은 다른 액티브 영역 물질(alternative active area materials)을 포함하는 구조물을 형성하기 위한 방법 및 물질에 관한 것이다.
Si 기반 MOSFET 기술의 기하적 스케일링(geometric scaling)이 보다 발전되게 됨에 따라, Si를 다른 물질과 헤테로인테그레이션(heterointegration)하는 것이 MOSFET 채널들의 고유 캐리어 이동도를 증가시키는 바람직한 선택이 되었다. 따라서 다른 물질의 헤테로인테그레이션은 소스 드레인 콘택 물질 또는 이질접합(heterojunction) 바이폴라 트랜지스터 베이스 층들로서 사용을 위한 소량의 Ge의 SiGe 합금 첨가로 더욱 제한되었다. 이러한 층들은 Si에 대하여 아주 약간 격자 부정합되고(mismatched), 최근의 Si MOSFET 프로세스들은 이들 희석된 SiGe 합금과 호환성을 가지므로, Si MOSFET 집적 시퀀스에서의 중단이 거의 필요하지 않았다. 불행하게도, 증가된 캐리어 이동도(및 수반되는 장치 구동 전류)를 구동하기 위해서는 종래의 Si 기반 장치에 대해 전통적인 장치 집적 플로우에 더 파괴적인 변화를 요구하는 보다 큰 격자-부정합의 다른 물질을 사용할 필요가 있을 것이다.
종래 기판과 새로운 기판 위에 다른 물질의 헤테로인테그레이션은 각종 전자 및 광전자 응용에 바람직하다. 예를 들어, Ⅲ-Ⅴ, Ⅱ-Ⅳ 물질 및/또는 GE와 Si의 헤테로인테그레이션은 CMOS 플랫폼의 기능 및 성능을 향상시키는 바람직한 수단이다. 헤테로인테그레이션에 대한 경제적인 해법을 통해 CMOS 트랜지스터에서 특히, 임계 경로 논리 장치에서 Si를 대체하는 등의 새로운 응용 분야를 개발할 수 있다. 이것은 (a) 각종 비-Si 반도체에서 제공되는 아주 빠른 이동도 및 포화 속도로 인해 채널 저항을 크게 낮추고, (b) 많은 비-Si 반도체의 빠른 이동도와 더 좁아진 밴드갭으로 인해 소스/드레인 저항을 크게 낮출 수 있게 되었다 - 밴드갭이 더 좁아지면 금속(또는 금속 합금) 콘택과 반도체 사이에 전기 저항이 낮아지게 됨 -. 다른 새로운 응용으로 Si CMOS 논리회로와, 오늘날 고주파 응용에 사용되는 것과 유사한 InP 또는 GaAs 기반 고전자 이동도 트랜지스터(HEMT; high electron mobility transistor) 또는 이질접합 바이폴라 트랜지스터(HBT; heterojunction bipolar transistor) 장치와 같은 초고속 RF 장치의 조합을 들 수 있다. 또 다른 응용으로 Si COMS 논리회로와 광전자 장치의 조합을 들 수 있는데, 이는 많은 비-Si 반도체가 Si에 비해 우수한 광 방사 및 검출 성능을 갖기 때문이다.
선택적 에피택시(selective epitaxy)는 몇 가지 이유로 인해 헤테로 물질 집적을 위한 바람직한 수단이 될 수 있다. 첫째로, 선택적 에피택시에 의하면 비-Si 반도체 물질을 필요한 곳에만 첨가할 수 있어서 동일한 웨이퍼에서 수행되는 Si CMOS 프로세스에 단지 약간의 파괴만을 발생시킬 수 있다. 또한, 선택적 에피택시에 의하면 Si 웨이퍼 위에 다수의 새로운 물질들, 예를 들어, PMOS의 경우 Ge와 NMOS의 경우 InGaAs를 조합할 수 있다. 또한, 선택적 에피택시는, 특히 큰 격자 부정합을 갖는 물질들을 집적하는데 있어서 중요한 대체 경로들 예를 들어, 글로벌 헤테로 에피택셜 막들의 층 전달보다 훨씬 경제적일 수 있다.
결정성 반도체 기판 위에 다른 물질의 영역들을 형성하는 방법을 기술한다. 여기에서 사용된 "다른(alternative)"은 하부의 비-Si 반도체 또는 Si 기판에 대해 다른 표면 또는 회전 배향을 갖는 Si를 말한다. 이러한 영역들은 MOSFETs 또는 다른 전자 또는 광전자 장치에서 액티브 영역으로서 사용에 적합하다. 또한, 이러한 비-Si 액티브 영역들을 사용하는 MOSFET 장치의 특징들에 대한 구성을 제공한다.
일 특징에 있어서, 본 발명은 결정성 반도체 물질을 포함하는 기판을 제공하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 마스킹 층이 기판 위에 형성되고, 윈도우가 마스킹 층 내에 형성된다. 윈도우는 선택적 애피택시에 의해 액티브 영역 물질로 충전된다. 액티브 영역 물질의 적어도 일 부분을 포함하는 장치가 형성된다.
다음의 특징을 포함할 수 있다. 액티브 영역 물질의 표면은 마스킹 층의 표면과 사실상 동일평면이 되도록 평탄화될 수 있다.
다른 특징에 있어서, 본 발명은 결정성 반도체 물질을 포함하는 기판을 제공하는 단계 및 반도체 물질 내에 제1 얕은 트렌치 절연 영역을 형성하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 기판 위에 얇은 유전 층이 형성되고, 얇은 유전 층 내에 윈도우가 형성되어 제1 얕은 트렌치 절연 영역에 의해 경계된 반도체 물질의 일 부분을 노출한다. 반도체 물질의 노출 부분이 제거되어 개구를 형성한다. 개구는 선택적 에피택시에 의해 액티브 영역 물질로 충전된다. 얇은 유전 층이 선택적으로 제거되고, 액티브 영역 물질의 적어도 일 부분을 포함하는 장치가 형성된다.
하나 이상의 다음의 특징을 포함할 수 있다. 액티브 영역 물질의 표면은 얇은 유전 층의 표면과 사실상 동일평면이 되도록 평탄화될 수 있다. 기판은 웨이퍼에 접합된 결정성 반도체 물질을 포함하는 층을 포함한다. 결정성 반도체 물질은 제1 결정 배향을 가지며, 액티브 영역 물질은 제1 결정 배향과는 다른 제2 결정 배향을 갖는 제2 반도체 물질을 포함한다.
제2 얕은 트렌치 절연 영역은 반도체 물질 내에 형성된다. 제1 얕은 트렌치 절연 영역의 폭 대 제2 얕은 트렌치 절연 영역의 폭의 비율은 1 이상이고 예를 들어, 1.2 내지 3의 범위에서 선택된다.
다른 특징에서, 본 발명은 결정성 반도체 물질을 포함하는 기판을 제공하는 단계 및 반도체 물질 내에 제1 얕은 트렌치 절연 영역을 형성하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 기판 위에 얇은 유전 층이 형성되고, 얇은 유전 층 내에 윈도우가 형성되어 제1 얕은 트렌치 절연 영역에 의해 경계된 반도체 물질의 일 부분을 노출한다. 제1 얕은 트렌치 절연 영역의 노출 부분이 제거되어 개구를 형성한다. 개구는 선택적 에피택시에 의해 액티브 영역 물질로 충전된다. 얇은 유전 층이 선택적으로 제거되고, 액티브 영역 물질의 적어도 일 부분을 포함하는 장치가 형성된다.
하나 이상의 다음의 특징을 포함할 수 있다. 액티브 영역 물질의 표면은 얇은 유전 층의 표면과 사실상 동일평면이 되도록 평탄화될 수 있다. 제2 얕은 트렌치 절연 영역은 제1 얕은 트렌치 절연 영역의 폭 대 제2 얕은 트렌치 절연 영역의 폭의 비율이 1 이상이고 예를 들어, 1.2 내지 3의 범위에서 선택되도록 반도체 물질 내에 형성된다.
다른 특징에서, 본 발명은 제1 액티브 영역 물질을 포함하고, 제1 폭을 갖는 제1 얕은 트렌치 절연 영역에 의해 경계된 제1 액티브 영역을 갖는 구조물에 특징이 있다. 제2 액티브 영역은 제2 액티브 영역 물질을 포함하고, 제2 폭을 갖는 제2 얕은 트렌치 절연 영역에 의해 경계된다. 제1 폭 대 제2 폭의 비율은 1 이상이다.
하나 이상의 다음 특징을 포함할 수 있다. 제1 액티브 영역 물질은 Ge, SiGe, SiC, 다이아몬드, Ⅲ-Ⅴ 반도체, 및/또는 Ⅱ-Ⅵ 반도체 등의 반도체이고, 제2 액티브 영역 물질은 Si를 포함한다. 제1 액티트 영역 물질은 제1 결정 배향을 가지며, 제2 액티브 영역 물질은 제1 결정 배향과는 다른 제2 결정 배향을 갖는다. 제1 폭 대 제2 폭의 비율은 1.2 내지 3의 범위에서 선택된다.
다른 특징에서, 본 발명은 결정성 물질을 포함하는 기판을 제공하는 단계 및 기판 위에 제1 마스킹 층을 형성하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 제1 마스킹 층 내에 제1 개구가 형성되어 기판의 제1 영역 내의 기판의 제1 부분을 노출한다. 제1 개구는 선택적 에피택시에 의해 제1 액티브 영역 물질로 충전된다. 제1 마스킹 층 내에 제2 개구가 형성되어 기판의 제2 영역 내의 기판의 제2 부분을 노출한다. 제2 개구는 선택적 에피택시에 의해 제2 액티브 영역 물질로 충전된다. 제1 액티브 영역 물질의 적어도 일 부분을 포함하는 제1 장치가 형성되고, 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 제2 장치가 형성된다.
하나 이상의 다음 특징을 포함할 수 있다. 제2 마스킹 층이 제2 개구를 제2 액티브 영역 물질로 충전하기 전에 기판의 제1 영역 위에 형성되고, 제2 마스킹 층이 제2 개구를 제2 액티브 영역 물질로 충전한 후 제거된다. 제1 액티브 영역 물질의 표면 및 제2 액티브 영역 물질의 표면은 제2 마스킹 층의 제거 후 평탄화된다.
다른 특징에서, 본 발명은 제1 절연 영역, 및 제1 반도체 물질을 포함하고 제1 절연 영역에 의해 경계된 제1 액티브 영역을 포함하는 구조물에 특징이 있다. 구조물은 또한 제2 절연 영역, 및 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하고 제2 절연 영역에 의해 경계된 제2 액티브 영역을 포함한다. 제1 반도체 물질의 표면, 제2 반도체 물질의 표면, 제1 절연 영역의 표면, 제2 절연 영역의 표면은 모두 사실상 동일평면 위에 있다.
하나 이상의 다음 특징을 포함할 수 있다. 제1 반도체 물질은 제1 결정 배향을 갖고, 제1 반도체 물질은 제1 결정 배향과는 다른 제2 결정 배향을 갖는다. 제1 반도체 물질은 Ge, InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 또는 InP를 포함하고, 제2 반도체 물질은 Si 및/또는 Ge를 포함한다.
다른 특징에서, 본 발명은 제1 액티브 영역 물질, 제1 소스 및 제1 드레인 영역을 포함하는 제1 채널을 갖는 n-FET를 구비한 구조물에 특징이 있다. p-FET는 제2 액티브 영역 물질, 제2 소스 및 제2 드레인 영역을 포함하는 제2 채널을 갖는다. 제1 소스 및 드레인 영역들 및 제2 소스 및 드레인 영역들은 같은 소스/드레인 물질을 포함한다.
하나 이상의 다음 특징들을 포함할 수 있다. 제1 채널 물질은 인장 스트레인(tensile strain)을 받고, 제2 채널 물질은 압축 스트레인을 받는다. 제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 증착되고, 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스 내에 증착되고, 소스/드레인 물질의 격자 상수(lattice constant)는 제1 액티브 영역 물질의 격자 상수보다 작고, 제2 액티브 영역 물질의 격자 상수보다 크다.
제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 증착되고, 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스 내에 증착되고, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질의 격자 상수보다 크고, 제2 액티브 영역 물질의 격자 상수보다 작다.
제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 증착되고, 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질은 제2 액티브 영역 물질의 상부 면 위에 증착되고, 소스/드레인 물질의 격자 상수는 제1 액티브 물질의 격자 상수보다 작고, 제2 액티브 영역 물질의 격자 상수보다 작다. 소스/드레인 물질은 Ⅳ족 반도체를 포함한다.
제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질은 제1 액티브 영역 물질의 상부 면 위에 증착되고, 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3 및 제4 리세스 내에 증착되고, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질의 격자 상수보다 크고, 제2 액티브 영역 물질의 격자 상수보다 크다.
다른 특징에서, 본 발명은 기판의 제1 영역에 제1 액티브 영역 물질을 제공하는 단계 및 기판의 제2 영역에 제1 액티브 영역 물질을 제공하는 단계를 포함하는 장치 형성 방법에 특징이 있다. 제1 소스와 제1 드레인은 제1 액티브 영역 물질의 제1 부분과 제2 부분을 제거하여 제1과 제2 리세스를 형성하고 또한 제1 및 제2 리세스들 내에 소스/드레인 물질을 증착함으로써 형성된다. 제2 소스 및 제2 드레인은 제2 액티브 영역 물질의 제1 부분과 제2 부분을 제거하여 제3 및 제4 리세스를 형성하고 또한 제3 및 제4 리세스들 내에 소스/드레인 물질을 증착함으로써 형성된다. 제1 소스와 제1 드레인 사이의 제1 액티브 영역 물질 내에 배치된 채널을 갖는 제1 장치가 형성된다. 제2 소스 및 제2 드레인 사이의 제2 액티브 영역 물질 내에 배치된 채널을 갖는 제2 장치가 형성된다.
하나 이상의 다음 특징들을 포함할 수 있다. 제1, 제2, 제3 및 제4 리세스들의 형성은 대략 같은 비율로 제1과 제2 액티브 영역 물질들을 제거하는 비 선택적 에칭을 포함한다. 제1 액티브 물질 내의 제1과 제2 리세스들의 형성은 제2 액티브 물질에 대해 높은 선택성을 갖는 에칭을 포함한다. 제2 액티브 물질 내의 제3과 제4 리세스들의 형성은 제1 액티브 물질에 대해 높은 선택성을 갖는 에칭을 포함한다.
다른 특징에서, 본 발명은 기판을 제공하는 단계, 기판의 제1 부분 위에 제1 액티브 영역 물질을 제공하는 단계 및 기판의 제2 부분 위에 제2 액티브 영역 물질을 제공하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 박막이 제1과 제2 액티브 영역 물질들 위에 증착된다. 게이트 유전 층이 박막 위에 형성된다. 제1 액티브 영역 물질을 포함하는 n-FET 등의 제1 장치와 제2 액티브 영역 물질을 포함하는 p-FET 등의 제2 장치가 형성된다.
다른 특징에서, 본 발명은 제1 액티브 영역 물질을 포함하는 제1 액티브 영역과 제1 액티브 영역 물질과는 다른 제2 액티브 영역 물질을 포함하는 제2 액티브 영역을 포함하는 구조물에 특징이 있다. 박막이 제1 액티브 영역 물질과 제2 액티브 영역 물질 위에 배치되고, 게이트 유전 층이 박막 위에 배치된다.
하나 이상의 다음 특징들을 포함할 수 있다. 제1 액티브 영역 물질 및 제2 액티브 영역 물질은 각기 Ge, SiGe, SiC, 다이아몬드, Ⅲ-Ⅴ 반도체, 및 Ⅱ-Ⅵ 반도체 중 적어도 하나를 포함하고, 박막은 Si를 포함한다. 게이트 유전 층은 SiO2, SiON, Si3N4 및 하이 k 유전체 중 적어도 하나를 포함한다.
다른 특징에서, 본 발명은 기판을 제공하는 단계, 기판의 제1 부분 위에 제1 액티브 영역 물질을 제공하는 단계, 기판의 제2 부분 위에 제2 액티브 영역 물질을 제공하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 제1 게이트 유전 층이 제1 액티브 영역 물질 위에 형성되고, 제2 게이트 유전 층이 제2 액티브 영역 물질 위에 형성된다. 제1 전극 층이 제1 및 제2 액티브 영역 물질들 위에 증착되고, 제2 액티브 영역 물질 위에 증착된 제1 전극 층의 일 부분이 제거된다. 제2 전극 층이 제1과 제2 액티브 영역들 위에 증착된다. 기판 위에 증착된 층들은 평탄화되어 제1 액티브 영역 물질 위에 배치된 제1 전극 층의 표면과 제2 액티브 영역 물질 위에 배치된 제2 전극 층의 표면을 포함하는 동일 평면상의 표면을 형성한다. 제1 액티브 영역 물질을 포함하는 제1 장치 및 제2 액티브 영역 물질을 포함하는 제2 장치가 형성된다.
하나 이상의 다음 특징을 포함할 수 있다. 제1 장치는 n-FET를 포함한다. 제1 전극 층은 인듐, 탄탈, 지르코늄, 텅스텐, 몰리브덴, 크롬, 주석, 아연, 코발트, 니켈, 레늄, 루테늄, 플래티넘, 티타늄, 하프늄, 실리콘 및 질소 중 적어도 하나를 포함한다. 제2 장치는 p-FET를 포함한다. 제2 전극 층은 구리, 몰리브덴, 크롬, 텅스텐, 루테늄, 탄탈, 지르코늄, 플래티넘, 하프늄, 티타늄, 코발트, 니켈, 실리콘 및 질소 중 적어도 하나를 포함한다.
다른 특징에서, 본 발명은 제1 액티브 영역 물질을 포함하는 제1 액티브 영역, 및 제1 액티브 영역 물질과는 다른 제2 액티브 영역 물질을 포함하는 제2 액티브 영역을 포함하는 구조물에 특징이 있다. 제1 게이트 전극 물질이 제1 액티브 영역 물질 위에 배치되고, 제1 게이트 전극 물질과는 다른 제2 게이트 전극 물질이 제2 액티브 영역 물질 위에 배치된다. 제1 게이트 전극 물질은 인듐, 탄탈, 지르코늄, 텅스텐, 몰리브덴, 크롬, 주석, 아연, 코발트, 니켈, 레늄, 루테늄, 플래티넘, 티타늄, 하프늄, 실리콘 및 질소 중 적어도 하나를 포함하고, 제2 게이트 전극 물질은 구리, 몰리브덴, 크롬, 텅스텐, 루테늄, 탄탈, 지르코늄, 플래티넘, 하프늄, 티타늄, 코발트, 니켈, 실리콘 및 질소 중 적어도 하나를 포함한다.
다른 특징에서 본 발명은 결정성 반도체 물질을 포함하는 기판을 제공하는 단계 및 기판 위에 마스킹 층을 형성하는 단계를 포함한다. 윈도우가 마스킹 층 내에 형성된다. 윈도우는 선택적 에피택시에 의해 제1 액티브 영역 물질로 적어도 부분적으로 충전된다. 제2 액티브 영역 물질은 선택적 에피택시에 의해 제1 액티브 영역 물질 위에 형성된다. 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 장치가 형성된다.
다른 특징에서, 본 발명은 결정성 물질을 포함하는 기판을 제공하는 단계 및 기판 위에 제1 마스킹 층을 형성하는 단계를 포함하는 구조물 형성 방법에 특징이 있다. 제1 개구가 제1 마스킹 층 내에 형성되어 기판의 제1 영역 내의 기판의 제1 부분을 노출한다. 제1 개구는 선택적 에피택시에 의해 제1 액티브 영역 물질로 충전된다. 제2 액티브 영역 물질을 포함하는 제1 층이 선택적 에피택시에 의해 제1 액티브 영역 물질 위에 형성된다. 제2 개구가 제1 마스킹 층 내에 형성되어 기판의 제2 영역 내의 기판의 제2 부분을 노출한다. 제2 개구는 선택적 에피택시에 의해 제3 액티브 물질로 충전된다. 제4 액티브 물질을 포함하는 제2 층이 선택적 에피택시에 의해 제3 액티브 영역 물질 위에 형성된다. 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 제1 장치가 형성되고, 제4 액티브 영역 물질의 적어도 일 부분을 포함하는 제2 장치가 형성된다.
하나 이상의 다음 특징을 포함할 수 있다. 제1 장치는 제1 스트레인을 갖는 제1 채널을 포함하고, 제2 장치는 제2 스트레인을 갖는 제2 채널을 포함하고, 제1 스트레인의 크기는 대략 제2 스트레인의 크기와 동일하고, 제1 스트레인의 부호(sign)는 제2 스트레인의 부호와 반대이다. 제1 스트레인의 크기는 대략 1.5% 이상이다. 제1 액티브 영역 물질은 사실상 제4 액티브 영역 물질과 같고, 제2 액티브 영역 물질은 사실상 제3 액티브 영역 물질과 같다.
다른 특징에서, 본 발명은 반도체 기판 위에 배치된 마스킹 층 내에 형성된 윈도우를 적어도 부분적으로 충전하는 제1 액티브 영역 물질을 포함하는 구조물에 특징이 있다. 제2 액티브 영역 물질은 제1 액티브 영역 물질 위에 배치된다. 장치는 제2 액티브 영역 물질의 적어도 일 부분을 포함한다.
다른 특징에서, 본 발명은 결정성 기판 위에 배치된 제1 마스킹 층 내에 형성된 제1 개구 내에 배치된 제1 액티브 영역 물질에 특징이 있다. 제2 액티브 영역 물질을 포함하는 제1 층이 제1 액티브 영역 물질 위에 배치된다. 제3 액티브 영역 물질은 제1 마스킹 층 내에 형성된 제2 개구 내에 배치된다. 제4 액티브 영역 물질을 포함하는 제2 층이 제3 액티브 영역 물질 위에 배치된다. 제1 장치는 제2 액티브 영역 물질의 적어도 일 부분을 포함하고, 제2 장치는 제4 액티브 영역 물질의 적어도 일 부분을 포함한다.
하나 이상의 다음 특징을 포함할 수 있다. 제1 및 제3 액티브 영역 물질들은 적어도 부분적으로 이완되고(relaxed), 제2 및 제4 액티브 영역 물질들은 사실상 긴장된다(strained). 제1 및 제3 액티브 영역 물질들은 사실상 완전히 이완된다. 제1 장치는 제1 액티브 영역 물질 위에 배치된 제1 소스 영역과 제1 드레인 영역을 포함하는 트랜지스터이다. 제1 소스 영역 및 제1 드레인 영역은 각기 제1 층 내에 배치된다. 제2 장치는 제3 액티브 영역 물질 위에 배치된 제2 소스 영역과 제2 드레인 영역을 포함하는 트랜지스터이다. 제2 소스 영역 및 제2 드레인 영역은 각기 제2 층 내에 배치된다. 제1 장치는 NMOS 트랜지스터이고, 제2 장치는 PMOS 트랜지스터이다. 제2 액티브 영역 물질은 Ⅲ-Ⅴ 반도체 물질을 포함하고, 제4 액티브 영역 물질은 Ⅳ족 반도체 물질을 포함한다. 제2 액티브 영역 물질은 InP, InAs, InSb, 및 InGaAs 중 적어도 하나를 포함하고, 제4 액티브 영역 물질은 Si와 Ge 중 적어도 하나를 포함한다.
도 1a-1c, 2a-2g, 3a-3d, 4a-4f, 5a-5b, 6a-6b, 7a-7e, 8a-8e, 9a-9e, 10a-10d, 11a-11d, 12b-12c 및 13a-13g는 다른 반도체 구조물들의 형성을 나타내는 개략 단면도 및 평면도이다.
도 12a는 몇몇 반도체 물질들의 밴드갭과 이동도 사이의 상관관계를 나타내는 그래프이다.
유사하게 참조된 특징들은 대응 도면들에서 공통 특징들을 나타낸다.
도 1a-1c 및 도 2a-2g를 참조하면, 액티브 영역 물질들의 선택적 에피택시를 위해 평면 절연 영역들이 사용될 수 있다. 도 1a, 2a, 및 2b를 참조하면, 기판(100)은 결정성 반도체 물질을 포함한다. 기판(100)은, 예를 들어, 벌크 실리 콘(bulk silicon) 웨이퍼, 벌크 게르마늄 웨이퍼, 절연체 상의 반도체(SOI; semiconductor-on-insulator) 기판, 또는 절연체 상의 스트레인드 반도체(SSOI;strained semiconductor-on-insulator) 기판일 수 있다. 마스킹 층(110)은 기판(100) 위에 형성된다. 마스킹 층(110)은 예를 들어, 실리콘 이산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 카바이드, 또는 다이아몬드를 포함하는 절연 층일 수 있으며, 예를 들어, 50-1000 나노미터(nm)의 두께(t1)를 가질 수 있다. 마스킹 층(110)은 화학 기상 증착법(CVD), 플라스마-인핸스트 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등의 증착법 또는 스퍼터링 등의 물리적 퇴적법으로 형성될 수 있다. 또한, 마스킹 층(110)은 기판의 열 산화에 의해 형성될 수 있다.
포토레지스트 마스크 등의 마스크(도시 않음)가 마스킹 층(110) 위에 형성된다. 마스크는 패턴화되어 마스킹 층(110)의 적어도 일 부분을 노출한다. 마스킹 층(110)의 노출 부분은 예를 들어, 반응성 이온 에칭(RIE;reactive ion etching)으로 제거되어 윈도우(120)를 형성함으로써 기판(100)의 상부 면의 영역(130)을 노출한다. 윈도우(120)는 예를 들어, 50nm-10마이크로미터(㎛)의 폭(w1)과 예를 들어, 50nm-10㎛의 길이(l1)를 가질 수 있다. 윈도우는 마스킹 층(110)의 두께(t1)와 같은 높이(h1)를 갖는다. 윈도우(120)는 최종적으로 통합될 전자 또는 광전자 장치의 액티브 영역에 대응하고, 그 치수들은 적절히 선택된다.
도 1b, 2c 및 2d를 참조하면, 윈도우(120)는 선택적 에피택시에 의해 액티브 영역 물질(140)로 완전히 충전된다. 선택적 에피택시는 LPCVD, 대기압(atmospheric pressure) CVD(APCVD), 초 고진공(ultra-high vacuum) CVD(UHCVD), 감압(reduced pressure) CVD(RPCVD), 금속유기(metalorganic) CVD(MOCVD), 원자 층 증착(ALD; atomic layer deposition) 또는 분자 빔 에피택시(MBE;molecular beam epitaxy) 등의 증착법으로 수행될 수 있다. 액티브 영역 물질(140)은 선택적으로 형성되는데, 즉, 액티브 영역 물질은 윈도우(120)에 의해 노출된 기판(100)의 결정성 반도체 물질 위에 형성되지만, 사실상 마스킹 층(110)에는 형성되지 않는다. 액티브 영역 물질(140)은 Ⅳ족 원소 또는 화합물, Ⅲ-Ⅵ 화합물 또는 Ⅱ-Ⅵ 화합물 등의 결정성 반도체 물질이다. Ⅳ족 원소로는 탄소, 게르마늄, 또는 실리콘, 예를 들어 (110)실리콘을 들 수 있다. Ⅳ족 화합물은 예를 들어 실리콘 게르마늄(SiGe) 등의 실리콘, 게르마늄, 주석 또는 탄소를 포함할 수 있다. Ⅲ-Ⅴ 화합물로는 갈륨 비소(GaAs), 비소화 인듐(InAs), 인듐 갈륨 아세나이드(InGaAs), 인화 인듐(InP), 또는 안티몬화 인듐(InSb), 안티몬화 알루미늄(AlSb), 인듐 알루미늄 안티모나이드(InAlSb) 또는 이들의 혼합물을 들 수 있다. Ⅱ-Ⅵ 화합물로는 텔루르화 아연(ZnTe), 셀렌화 카드듐(CdSe), 텔루르화 카드뮴(CdTe), 황화 아연(ZnS), 또는 셀렌화 아연(ZnSe) 또는 이들의 혼합물을 들 수 있다. 일부 실시예들에서, 하나 이상의 액티브 영역 물질(140)이 윈도우(120) 내에 형성될 수 있다. 즉, 액티브 영역 물질(140)의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다. 액티브 영역 물질과 기판(100) 사이의 인터페이스에서 결함들이 형성될 수 있다. 이들 결함들은 윈도우(120)를 형성하는 마스킹 층(110)의 측벽들에 의해 포착될 수 있는데, 미국 특허출원 제11/436,198호 및 11/436,062호에 기술되어 있으며 이들 문헌을 여기에서 참조로 한다.
윈도우(120)가 액티브 영역 물질(140)로 충전된 후, 액티브 영역 물질(140)의 일 부분(150)은 여러 가지 이유로 마스킹 층(110)의 상부 면(160) 위로 연장될 수 있어서 비 평면(non-planar) 상부 면을 형성한다. 예를 들어, 반도체 액티브 영역 물질과 절연체 사이의 수직 인터페이스에서 면들(facets)이 형성될 수 있다. 면들이 없다고 해도 액티브 영역 물질(140)의 상부 면은 절연체 물질의 상부 면과 동일평면상에 있을 수 없게 되는데, 이는 윈도우(120)가 액티브 영역 물질(140)로 충전된 지점에 선택적 에피택시를 정밀하게 신뢰성 있고 또한 반복적으로 정지하기가 어렵기 때문이다. 비 평면 표면은 후속 처리에 있어 어려움을 줄 수 있다.
마스킹 층(110) 상부 면 위에서 연장하는 액티브 영역 물질(140) 부분은 예를 들어 평탄화에 의해 제거될 수 있어서 액티브 영역 물질 표면(170)은 도 1c에 도시한 바와 같이 마스킹 층(110)의 상부 면(160)과 사실상 동일평면으로 된다. 액티브 영역 물질 표면은 예를 들어, 마스킹 층(110)에 대해 선택성을 갖는 화학 기계적 연마(CMP)에 의해 평탄화될 수 있다.
도 2a-2g를 참조하면, 액티브 영역 물질의 적어도 일 부분을 포함하는 장치가 형성된다. 장치는 액티브 영역 물질 내에 배치된 소스(190), 드레인(200) 및 채널(210)을 갖는 트랜지스터(180)일 수 있다. 후속 처리 단계들은 게이트 유전 층(220)의 형성, 게이트 전극 물질의 증착 및 예를 들어, 건식 에칭에 의한 게이트(230)의 형성을 포함한다. 소스 및 드레인 영역들은 이온 주입 단계에 의해 형 성될 수 있다. 층간 유전체는 게이트, 소스 및 드레인 위에 형성될 수 있고, 콘택 홀들이 형성될 수 있다. 금속 층(235)은 콘택 홀들 내에 또한 구조물 위에 퇴적될 수 있다. 그 결과의 트랜지스터(180)는 예를 들어 상보형 금속 산화 반도체 FET(CMOSFET) 또는 금속 반도체 FET(MESFET) 등의 전계 효과 트랜지스터(FET)일 수 있다. 다른 실시예에서, 장치는 다이오드 등의 비 FET 장치이다. 다이오드 장치는 광검출 다이오드(포토다이오드) 또는 발광 장치(발광 다이오드 또는 레이저 다이오드)일 수 있다. 다른 응용에서, 장치는 바이폴라 접합 트랜지스터이다.
다른 실시예에서, Ⅲ-Ⅴ또는 Ⅱ-Ⅴ 반도체 합금, Ge, 또는 SiGe 합금 등의 액티브 영역 물질은 다음과 같이 웨이퍼 위에 선택된 액티브 영역들 내에만 도입될 수 있다.
도 3a-3d를 참조하면, 제1 얕은 트렌치 절연(STI;shallow trench isolation) 영역(300)이 이 기술의 당업자에게 알려진 방법에 따라 반도체 기판(100) 내에 형성된다. STI 영역(300)은 실리콘 이산화물 또는 실리콘 질화물 등의 유전 물질(320)로 충전된 트렌치(310)를 포함한다. 얇은 유전 층(330)이 제1 STI 영역을 포함하는 기판 위에 형성된다. 일 실시예에서, 얇은 유전 층(330)은 유전 물질(320)과 같은 물질을 포함한다. 다른 실시예에서, 얇은 유전 층(330)은 유전 물질(320)과는 다른 물질을 포함한다. 얇은 유전 층(330)은 Si3N4를 포함할 수 있으며, 예를 들어, 대략 100-200Å의 두께(t2)를 가질 수 있다. Si3N4 유전 층이 너무 두꺼우면, 응력(stress)을 유도함으로써 실리콘 등의 하부 물질에 손상을 줄 수 있 다. 일 실시예에서, 얇은 유전 층(330)은 Si3N4 층 아래에 배치된 SiO2 층을 포함한다. SiO2 층은 Si3N4 층에 의해 유도된 스트레인을 경감하고, Si3N4 층의 두께(t2)는 예를 들어 1000Å일 수 있다. SiO2 층의 두께는 예를 들어, 100Å일 수 있다.
도 3a 및 3b를 참조하면, 윈도우(335)가 얇은 유전 층(330) 내에 형성되어 제1 STI 영역(300)에 의해 경계된 기판 반도체 물질의 부분(340)을 노출하는 한편, 다른 기판 부분들을 보호한다. 윈도우(335)는 예를 들어, 포토레지스트 마스크, 및 하부 기판 반도체 물질을 손상하지 않고 얇은 유전 층(330)의 일 부분을 선택적으로 제거하는 습식 또는 건식 에칭 화학 성분에 의해 형성될 수 있다. 노출된 반도체 물질 부분(340)은 제거되어 개구(350)를 형성한다. 반도체 물질 부분(340)은 얇은 유전 층(330) 또는 STI 트렌치 충전 물질(320)에 손상을 주지않고 반도체 물질 예를 들어 Si를 선택적으로 제거하는 습식 또는 건식 에칭 화학 성분에 의해 제거될 수 있다. 예를 들어, 윈도우에 의해 노출된 반도체 물질 부분(340)은 제1 STI 영역(300)의 바닥 경계와 같은 레벨까지 아래로 제거될 수 있다. 개구(350)의 측벽들(360, 360')은 제1 STI 영역(300)의 윤곽을 그리고 및/또는 이 영역을 충전하는데 사용된 유전 물질에 의해 형성된다. 일 실시예에서, 반도체 물질 부분(340)을 제1 STI 영역(300)의 바닥 경계 레벨 아래의 레벨까지 아래로 제거하는 것이 바람직할 수 있으며, 제거 프로세스는 심지어 제1 STI 영역(300) 아래 부분을 잘라내어 제1 STI 영역(300) 아래로 개구(350)를 확장할 수도 있다. 이러한 개구(350) 프로필은 개구(350) 내에 후속적으로 증착된 물질들에서 면 형성의 방지를 위해 또는 결함들의 감소를 위해 바람직할 수 있다.
도 3c를 참조하면, 개구(350)는 선택적 에피택시에 의해 액티브 영역 물질(140)로 충전될 수 있다. 액티브 영역 물질의 상부 면(370)이 평탄화되어 액티브 영역 물질이 얇은 유전 층(330)의 상부 면과 사실상 동일 평면으로 될 수 있다. 평탄화는 CMP 단계에 의해 수행되고 얇은 유전 층(330)의 상부 면에서 정지할 수 있다. 일부 실시예들에서, 하나 이상의 액티브 영역 물질(140)이 윈도우(335) 내에 형성될 수 있다. 즉, 액티브 영역 물질(140)의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다.
전술한 바와 같이, 얇은 유전 층(330)의 두께(t2)는 작을 수 있다. 얇은 두께(t2)의 추가 이점은 액티브 영역 물질이 기판의 반도체 물질 위로 약간만 연장한다는 점이다.
도 3d를 참조하면, 얇은 유전 층(330)은 STI 트렌치 충전 물질(320) 또는 임의의 하부 반도체 물질을 실질적으로 제거하기 않고 선택적으로 제거될 수 있다. 예를 들어, 얇은 유전 층(330)이 Si3N4인 실시예에서, 이 유전 층은 인산을 포함하는 가열 용액으로 효과적으로 제거될 수 있다. 선택적으로, 얇은 유전 층(330)을 제거한 후, CMP 등의 평탄화 단계가 액티브 영역 물질을 포함하는 구조물의 표면을 완전히 평탄화하는데 사용되어 액티브 영역 물질이 제1 STI 영역 및 기판의 반도체 물질과 사실상 동일 평면이 될 수 있다. 비교적 두꺼운 유전 층(330)의 경우에, 이 층의 제거 후 평탄화가 바람직할 수 있다.
액티브 영역 물질(140)의 적어도 일 부분을 포함하는 트랜지스터 등의 장치가 형성된다.
도 4a-4f를 참조하면, 기판의 결정성 반도체 물질은 제1 결정 배향을 가질 수 있고, 액티브 영역 물질은 제1 결정 배향과는 다른 제2 결정 배향을 갖는 제2 결정성 반도체 물질을 포함할 수 있다. 도 4a를 참조하면, 기판(100)은 제1 결정 배향을 갖는 제1 층(400)을 포함할 수 있고, 제1 층(400) 상의 접합 층(410)은 제2 결정 배향을 갖는 제2 결정성 물질을 포함할 수 있으며, 이들 두 층들 사이에 접합 인터페이스(412)가 배치된다. 일 실시예에서, 기판의 제1 결정성 물질, 및 제2 결정성 물질은 다른 배향들을 갖는 동일 물질을 포함할 수 있다. 예를 들어, 제1 층(400)은 (100)Si일 수 있으며, 접합 층은 (110)Si일 수 있다. 일 실시예에서, 접합 층(410) 아래에 배치된 사실상 모든 기판(100)은 제1 층(400)으로 구성될 수 있다. 예를 들어, 제1 층(400)은 (100) Si 웨이퍼일 수 있으며, 접합 층(410)은 (110)Si일 수 있다.
도 4b를 참조하면, 제1 STI 영역(300)은 접합 층(410) 내에 형성되어 제1 층(400)으로 연장한다. 일 실시예에서, 제1 STI 영역(300)은 제1 층(400) 내로 연장할 수 있다. 제1 STI 영역(300)은 제2 결정성 반도체 물질의 일 부분(415)과 경계를 이룬다.
도 4c를 참조하면, 마스킹 상부층(overlayer)이 기판(100) 위에 형성된다. 마스킹 상부층(420)은 예를 들어, 대략 100-200Å의 두께(t3)를 갖는 얇은 낮은 응 력 Si3N4일 수 있다. 윈도우(430)가 마스킹 상부층(420) 내에 형성되어 제1 STI 영역(300)에 의해 경계된 제2 결정성 반도체 물질 부분(415)을 노출한다.
도 4d를 참조하면, 노출된 제2 결정성 반도체 물질은 건식 또는 습식 에칭으로 제거되어 개구(440)를 형성할 수 있다. 이러한 제거는 제1 층(400)의 표면(450)이 노출된 후 정지하도록 시간이 맞추어진 비 선택적 습식 또는 건식 에칭을 통해 수행될 수 있다. 또한, 이 제거는 바람직하게는 소정 결정 배향의 반도체 물질을 제거하는 습식 에칭을 통해 선택적으로 될 수 있다. 예를 들어, 25% 농도와 70℃에서 테트라메틸 암모늄 하이드록사이드(TMAH; tetrametyl-ammonium-hydroxide) 용액이 약 0.5㎛/min에서 아주 신속하게 (110)Si를 에칭한다. 이 용액은 (100)Si를 0.27㎛/min로만 에칭하고, (111) Si를 0.009㎛/min로만 에칭하므로, 이 용액은 (100) 또는 (111)Si 층 위의 (110)Si를 용이하게 제거하는데 사용될 수 있다.
도 4e를 참조하면, 개구(440)는 선택적 에피택시에 의해 제1 결정성 물질로 충전된다. 선택적 에피택셜 물질(460)의 상부 면은 접합 층(410)의 상부 면과 사실상 동일평면이 되도록 평탄화될 수 있다. 평탄화는 CMP 단계에 의해 수행되고, 예를 들어, 마스킹 상부층(420)의 상부 면(470)에서 정지할 수 있다.
도 4f를 참조하면, 마스킹 층이 제거되고, 제1 결정성 물질 및 제2 결정성 물질을 포함하는 액티브 영역들을 갖는 장치들이 형성되는데, 두 개의 결정성 물질은 다른 결정 배향을 갖는다.
일 실시예에서, n-FET의 액티브 영역(480)은 제1 STI 영역(300)에 의해 경계되고, p-FET의 액티브 영역(490)은 제1 STI 영역(300)의 형성과 동시에 형성된 제2 STI 영역(300')에 의해 경계된다. (110) 표면 Si는 (100) 표면보다 훨씬 빠른 홀 이동도를 갖지만, (110)표면의 전자 이동도는 더 떨어진다. 따라서 n-FET의 액티브 영역(480)으로서 사용을 위해 제1 STI 영역(300)에 의해 경계된 영역에 (100)Si를 제공하고, p-FET의 액티브 영역으로서 사용을 위해 제2 STI 영역(300')에 의해 경계된 영역(490)에 (110)Si를 제공하는 것이 바람직할 수 있다.
다른 실시예에서, 접합 층(410)은 (100)Si를 포함하고, (110)Si를 포함하는 웨이퍼에 접합된다. STI 영역(300,300')의 형성 후, (100)Si는 제2 STI 영역(300')에 의해 경계된 영역으로부터 제거된다. (110)Si는 p-FET의 액티브 영역으로서 사용을 위해 제2 STI 영역에 의해 경계된 영역에서 선택적으로 성장되고, 평탄화된다. 제1 STI 영역에 의해 경계된 (100)Si는 n-FET의 액티브 영역으로서 사용된다.
다른 바람직한 실시예에서, 접합 층(410)은 제2 기판 위의 그레이디드 버퍼(graded buffer)로부터 전달된 스트레인드 실리콘이고, (110)Si 웨이퍼에 접합된다. STI 형성 후, (100) 스트레인드 실리콘은 제2 STI 영역(300')에 의해 경계된 영역으로부터 제거된다. (110)Si는 p-FET의 액티브 영역으로서 사용을 위해 제2 STI 영역(300')에 의해 경계된 영역에서 선택적으로 성장되고, 평탄화된다. 제1 STI 영역에 의해 경계된 (100)스트레인드 Si는 n-FET의 액티브 영역으로서 사용된다.
전술한 바와 같이, 마스킹 상부층(420) 또는 얇은 유전 층(330)과 같은 상부층 마스킹 물질은 피복되지 않은 영역들 예를 들어, n-FET 영역들 위에 다른 액티브 영역 물질의 선택적 성장 동안 임의의 영역들 예를 들어, p-FET 영역들을 피복하는데 사용될 수 있다. 상부층 마스킹 물질의 에지(edge) 형성은 하나의 도전이 되는데, 이는 위의 에지를 형성하는데 사용된 사진석판 단계가 STI 영역에 아주 정교한 정렬을 필요로 하기 때문이다. 예를 들어, ±10nm 이내의 정렬이 필요할 수 있다. 에지가 정렬되는 STI 영역이 사진석판 단계의 정렬 공차에 비해 너무 좁으면, 오정렬이 발생할 수 있다.
도 5a-5b를 참조하면, 액티브 영역이 형성되게 되는 영역과 경계되는 제1 STI 영역(300)은 동일 기판(100)에 형성된 제2 STI 영역(300')보다 넓다. 예를 들어, STI 영역(300)은 40nm 내지 400nm의 범위에서 선택된 폭(w2)을 가질 수 있으며, 제2 STI 영역(300')은 20nm 내지 200nm의 범위에서 선택된 폭(w3)을 가질 수 있다. STI 영역(300)의 폭 대 제2 STI 영역의 폭의 비율은 1 이상일 수 있으며, 바람직하게 1.2 내지 3의 범위에서 선택될 수 있다. 이 비율은 또한 3 이상일 수 있지만, 이는 초과 영역 페널티(penalty)를 초래할 수 있다.
도 3a-3d를 참조하여 설명한 바와 같이, 얇은 유전 층(330)이 형성되고 윈도우가 형성된다. STI 영역(300)이 넓으면, 포토레지스트 마스크의 정렬을 용이하게 할 수 있어 얇은 유전 층(330)의 에지들(500)이 보다 신뢰성 있게 STI 영역(300) 위에 형성될 수 있다. 윈도우에 의해 노출된 기판 반도체 물질(510)은 제거되어 개구(도시 않음)를 형성한다. 이 개구는 선택적 에피택시에 의해 액티브 영역 물질(도시 않음)로 충전된다. 액티브 영역 물질의 상부 면은 평탄화되어 액티브 영역 물질은 사실상 얇은 유전 층(330)의 상부 면과 동일평면으로 될 수 있다. 평탄화는 얇은 유전 층(330)의 제거 전 및/또는 후에 수행될 수 있다. 비교적 두꺼운 유전 층(330)의 경우에, 이 층 제거 후의 평탄화가 바람직할 수 있다. 몇몇 실시예들에서, 하나 이상의 액티브 영역 물질이 개구 내에 형성될 수 있다. 즉, 액티브 영역 물질의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다.
도 6a-6b를 참조하면, 대체 실시예에 있어서, 액티브 영역보다 넓은 제1 STI 영역(300)이 결정성 반도체 물질을 포함하는 기판(100) 내에 형성된다. 얇은 유전 층(330)은 기판 위에 형성되고, 윈도우(600)가 얇은 유전 층(330) 내에 형성되어 제1 STI 영역(300)의 일 부분을 노출한다. 제1 STI 영역의 노출 부분은 예를 들어, HCL 및/또는 HBr을 포함하고 실리콘을 실질적으로 에칭하지 않는 예컨대 건식 에칭에 의해 제거된다. 개구(610)는 선택적 에피택시에 의해 액티브 영역 물질(도시 않음)로 충전된다. 액티브 영역 물질의 상부 면은 평탄화되어 액티브 영역 물질은 사실상 얇은 유전 층(330)의 상부 면과 동일평면으로 될 수 있다. 평탄화는 얇은 유전 층(330)의 제거 전 및/또는 후에 수행될 수 있다. 몇몇 실시예들에서, 하나 이상의 액티브 영역 물질이 개구(610) 내에 형성될 수 있다. 즉, 액티브 영역 물질의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다.
개구 주변 둘레의 나머지 절연 스트립들(620)은 절연 구조물로서 기능한다. 이들 스트립들의 폭 대 제2 STI 영역(300')의 폭의 비율은 1 이상일 수 있다.
얇은 유전 층(330)이 제거되고, 액티브 영역 물질의 적어도 한 부분을 포함하는 장치가 형성된다.
제1 STI 영역(300)은 예를 들어, 액티브 영역(일반적으로, 게이트 길이의 최소 10배)과 트렌치 폭(각기 보통 게이트 길이의 두 배)의 두 배와 같은 값의 합인 폭(w4)를 갖는다. 따라서 45nm의 게이트 길이를 갖는 후속적으로 형성된 장치의 경우에, 제1 STI 영역(300)은 630nm의 폭을 가질 수 있다.
도 7a-7e를 참조하면, 둘 이상의 다른 액티브 영역 물질들이 하나의 기판상에서 선택적으로 성장할 수 있다. 마스킹 층(110)은 전술한 바와 같이 결정성 물질을 포함하는 기판(100) 위에 형성된다. 마스킹 층(110)은 유전체 예를 들어, SiO2 또는 Si3N4 등의 비결정성 물질을 포함한다. 마스킹 층(110)은 절연 영역으로서 동작할 수 있다. 제1 개구(710)가 제1 마스킹 층 내에 형성되어 기판의 제1 영역(720)의 기판의 제1 부분을 노출한다. 제1 개구(710)는 습식 또는 건식 선택적 에칭에 의해 형성될 수 있다.
제1 개구는 선택적 에피택시에 의해 제1 액티브 영역 물질(730)로 충전되어 제1 액티브 영역 물질이 제1 개구(710) 내에 형성되지만 사실상 마스킹 층(110) 위에 형성되지 않는다. 몇몇 실시예들에서, 하나 이상의 액티브 영역 물질은 제1 개구(710) 내에 형성될 수 있다. 즉, 액티브 영역 물질의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다.
제2 마스킹 층(740)이 기판 위에 형성되어 기판의 제1 영역이 피복될 수 있 다. 제2 마스킹 층(740)은 유전체 등의 비결정성 물질을 포함한다. 제2 개구(750)가 제2 및 제1 마스킹 층 내에 형성되어 기판의 제2 영역(760) 내에서 기판의 제2 부분을 노출한다. 제2 개구는 선택적 에피택시에 의해 제2 액티브 영역 물질(770)로 충전된다. 제2 마스킹 층(740)은 제2 액티브 영역 물질(770)이 선택적 에피택시에 의해 결정성 제1 액티브 영역 물질(730) 상에 형성되는 것을 방지한다. 제2 마스킹 층은 제2 개구가 제2 액티브 영역 물질로 충전된 후 예를 들어, 선택적 습식 에칭에 의해 제거될 수 있다. 몇몇 실시예들에서, 하나 이상의 액티브 영역 물질이 제2 개구(750) 내에 형성될 수 있다. 즉, 액티브 영역 물질의 둘 이상의 층들이 선택적 에피택시에 의해 형성될 수 있다.
따라서 구조물은 제1 절연 영역(110'), 제1 액티브 영역 물질(730)을 포함하고 제1 절연 영역(110')에 의해 경계된 제1 액티브 영역, 제2 절연 영역(110") 및 제1 액티브 영역 물질과 다르고 제2 절연 영역(110")에 의해 경계된 제2 액티브 영역 물질(770)을 포함할 수 있다. 바람직하게, 제1 액티브 영역 물질(730)의 표면, 제2 액티브 영역 물질(770)의 표면, 제1 절연 영역(110')의 표면 및 제2 절연 영역(110")의 표면은 모두 사실상 동일평면으로 된다.
제1 및 제2 액티브 영역 물질들(730, 770) 각각은 액티브 영역 물질(140)과 관련하여 전술한 방식으로 형성될 수 있으며, 열거한 물질들 중 어느 하나를 포함할 수 있다. 일 실시예에서, 제1 액티브 영역 물질은 제1 결정 배향을 가지며, 제2 액티브 영역 물질은 제1 결정 배향과는 다른 제2 결정 배향을 갖는다. 몇몇 실시예에서, 제1 액티브 영역 물질은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화 합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함하고, 제2 액티브 영역 물질은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함할 수 있다.
제2 마스킹 층의 제거 후, 제1 액티브 영역 물질의 표면 및 제2 액티브 영역 물질의 표면은 예를 들어, CMP에 의해 평탄화될 수 있다. 이러한 CMP 단계에 의해 제1 액티브 영역 물질 및 제2 액티브 영역 물질을 같은 비율로 연마함으로써 두 개의 다른 물질들의 비 선택적 연마가 가능하게 된다.
다음 처리를 통해 제1 액티브 영역 물질을 포함하는 제1 장치가 형성되고, 제2 액티브 영역을 포함하는 제2 장치가 형성된다.
이러한 방식으로, 두 가지 타입의 다른 액티브 영역 물질들이 전자 또는 광전자 장치에 사용을 위한 기판 위에 형성될 수 있다. 예를 들어, 제1 액티브 영역 물질 예를 들어, InGaAs는 n-FET의 액티브 영역으로서 사용에 적합할 수 있으며, 제2 액티브 영역 물질 예를 들어, Si, Ge 또는 SiGe는 p-FET의 액티브 영역으로서 사용에 적합할 수 있다.
또한 도 8a-8e를 참조하면, 일 실시예에서, 제2 액티브 영역 물질의 형성 이전에 제2 마스킹 층(740)은 형성되지 않는다. 따라서 제1 개구를 제1 액티브 영역 물질(730)로 충전한 후, 제1 마스킹 층(110) 내의 제2 개구(750)가 형성되고 제2 액티브 영역 물질(770)로 충전된다. 제2 액티브 영역 물질(770)은 선택적 에피택시에 의해 형성되어, 제2 액티브 영역 물질이 제1 액티브 영역 물질의 상부 면을 포함한 모든 노출된 결정 표면들 위에 형성될 수 있다. 제2 액티브 영역 물질(770)의 형성 후, 구조물은 예를 들어, CMP에 의해 평탄화될 수 있다.
도 9a-9e를 참조하면, CMOS 회로 내의 다른 트랜지스터들은 다른 액티브 물질들을 가질 수 있다. 하나의 기판에 두 가지 타입의 액티브 영역 물질들을 통합하는 설계 및 처리 시도들은 n-과 p-FET 모두에 하나의 소스/드레인 물질을 사용함으로써 줄어들 수 있다. 또한, 설명한 구조물에 의해 CMOS 회로는 제1 타입의 응력을 갖는 채널을 구비한 n-FET 및 제2 타입의 응력을 갖는 채널을 구비한 p-FET를 포함할 수 있어서 각종 채널 물질 조합에 이점을 가질 수 있다.
전술한 바와 같이, 몇몇 예들에서 두 가지 다른 액티브 영역 물질들은 하나의 기판 위에 다른 타입의 장치들을 형성하는데 바람직할 수 있다. 예를 들어, CMOS 장치(900)는 (ⅰ) Ge, GaAs, InAs, InSb, 또는 InGaAs 등의 제1 액티브 영역 물질(915)에 배치된 제1 채널(910), 제1 소스 영역(920) 및 제1 드레인 영역(925)을 갖는 n-FET(905)를 포함할 수 있으며, (ⅱ) p-FET(930)는 (110)표면을 갖는 SiGe, Ge, Si 또는 InSb 등의 제2 액티브 영역 물질(935) 내에 배치된 제2 채널(940), 제2 소스 영역(945) 및 제2 드레인 영역(950)을 가질 수 있다.
CMOS 장치(900)는 다음과 같이 형성될 수 있다. n-FET(905)의 제1 채널(910)로서 사용에 적합한 제1 액티브 영역 물질(915)이 반도체 기판(100)의 제1 영역(955) 내에 제공된다. p-FET(930)의 제2 채널(940)로서 사용에 적합한 제2 액티브 영역 물질이 반도체 기판(100)의 제2 영역(960)에 제공된다.
도 9c 및 9d를 참조하면, 제1 소스 및 제1 드레인 영역들(920, 925)은 첫째 로 제1 액티브 영역 물질(915)의 제1 부분과 제2 부분을 제거함으로써 제1과 제2 리세스들(965, 970)을 형성한 다음, 제1과 제2 리세스들 내에 소스/드레인 물질을 증착함으로써 형성된다. 후속적으로 또는 바람직하게는 동시에 제2 소스 및 제2 드레인 영역들(945, 950)은 제1 소스 및 제1 드레인 영역들(945, 950)은 첫째로 제2 액티브 영역 물질(935)의 제1 부분과 제2 부분을 제거함으로써 제3과 제4 리세스들(980, 985)을 형성한 다음, 제3과 제4 리세스들 내에 소스/드레인 물질을 증착함으로써 형성된다.
리세스들은 적합한 습식 또는 건식 에칭에 의해 형성될 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 리세스들(965, 970, 980, 985)은 대략 같은 비율로 제1 및 제2 액티브 영역 물질들을 제거하는 비 선택적 에칭에 의해 형성될 수 있다. 예를 들어, 45%SF6/55%O2 화학성분[100 밀리토르(mTorr)의 전 가스압, 50와트의 RF 전력 및 분당 30 표준 입방 센티미터(sccm)의 총 가스 유속으로]을 갖는 건식 에칭이 200nm/min의 대략 같은 비율로 Si와 Ge를 포함하는 액티브 영역들을 에칭하는데 사용될 수 있다. (여기에서 참조로 하는 A.Campo 등의(J.Vac. Sci. Technol. B, Vol. 13, No. 2, p. 235) "Comparison of Etching Processes of Silicon and Germanium in SF6-O2 Radio-Frequency Plasma" 참조.) 또한 제1 액티브 물질 내의 제1 및 제2 리세스들(965, 970)은 제2 액티브 물질에 대해 높은 선택성을 갖는 에칭에 의해 형성될 수 있다. 유사하게, 제3 및 제4 리세스들(980, 985)은 제1 액티브 물질에 대해 높은 선택성을 갖는 에칭으로 제거될 수 있다. 예를 들어, 제1 액 티브 영역 물질이 Si이고 제2 액티브 영역 물질이 Ge인 경우, Si 물질 내의 제1 및 제2 리세스들(965, 970)은 SF6/H2/CF4 에칭 화학성분으로 생성될 수 있다. SF6가 35sccm, H2가 65sccm, CF4가 80sccm의 가스 유속, 150mTorr의 압력 및 50와트의 RF 전력으로 위의 화학성분이 Ge에 대해 완전한 선택성을 갖고 대략 10nm/min에서 Si를 에칭할 수 있다. (여기에서 참조로 하는 G. S. Oehrlein 등의(J.Vac. Sci. Technol. A, Vol. 9, No. 3, p. 768, 1991) "Studies of the Reactive Ion Etching of SiGe alloys" 참조.) 이어서 제3 및 제4 리세스들(980, 985)은 20Torr의 전압력 및 208mTorr(H2 캐리어 가스에서)의 HCL 부분압에서 HCL 에칭 화학성분으로 생성될 수 있다. 500-600℃의 에칭 온도에서, 이 화학성분은 Si에 대해 완전한 선택성을 갖고 10-20nm/min에서 Ge를 에칭할 수 있다. (여기에서 참조로 하는 Y. Bogumilowicz 등의(Semicond. Sci. Technol., Vol. 20, p. 127, 2005) "Chemical Vapour Etching of Si, SiGe and Ge with HCl; Applications to the Formation of Thin Relaxed SiGe Buffers and to the Revelation of Threading Dislocations" 참조.)
제1 소스 및 드레인 영역들(920, 925) 내에 증착된 소스/드레인 물질은 제2 소스 및 드레인 영역들(945, 950) 내에 증착된 소스/드레인 물질과 같다. 적합한 격자 상수를 갖는 소스/드레인 물질들을 선택함으로써, 소정 타입의 응력이 액티브 영역 물질들 내에 유도될 수 있다. 예를 들어, 제1 액티브 영역 물질은 인장 스트레인을 받을 수 있고, 및/또는 제2 액티브 영역 물질은 압축 스트레인을 받을 수 있다. 일 실시예에서, p-FET(930)의 채널(940)은 압축적으로 긴장되고, n-FET(905)의 채널(910)은 인장하게 긴장되어 예를 들어, Si, SiGe, 또는 Ge를 포함하는 채널 물질들의 경우에, 두 장치의 캐리어 이동도가 향상된다. 여기서 소스/드레인 물질은 n-FET 채널의 제1 액티브 영역 물질의 격자 상수보다 작은 격자 상수를 갖는다. 따라서 n-FET 채널은 인장하게 긴장된다. 소스/드레인 물질의 격자 상수는 p-FET 채널의 제2 액티브 영역 물질의 격자 상수보다 크다. 따라서 p-FET 채널은 압축적으로 긴장된다. 특히, 제1 액티브 영역 물질은 Ge이고, 제2 액티브 영역 물질은 Si이고, 소스/드레인 물질은 SiGe일 수 있다.
다른 실시예에서, 제1 액티브 영역 물질은 압축 스트레인을 받을 수 있고, 및/또는 제2 액티브 영역 물질은 인장 스트레인을 받을 수 있다. 따라서 p-FET(930)의 채널(940)은 인장하게 긴장되고, n-FET(905)의 채널(910)은 압축적으로 긴장된다. 여기서 소스/드레인 물질은 n-FET 채널의 제1 액티브 영역 물질의 격자 상수보다 큰 격자 상수를 갖는다. 따라서 n-FET 채널은 압축적으로 긴장된다. 소스/드레인 물질의 격자 상수는 p-FET 채널의 제2 액티브 영역 물질의 격자 상수보다 작다. 따라서 p-FET 채널(940)은 인장하게 긴장된다. 특히, 제1 액티브 영역 물질은 Si이고, 제2 액티브 영역 물질은 Ge이고, 소스/드레인 물질은 SiGe일 수 있다.
장치 성능에 이점이 될 수 있는 스트레인 타입은 피에조저항 계수(piezoresistance coefficients)로부터 결정될 수 있다. 비교적 큰 양(positive)의 피에조저항 계수는 압축 스트레인이 캐리어 이동도를 개선하는 지 시기이다. 비교적 큰 음의 피에조 계수는 인장 스트레인이 캐리어 이동도를 개선하는 지시기이다. 예를 들어, p 타입 장치에서 <110> Si의 경우 피에조저항 계수는 전류 흐름과 동시에 측정했을 때 71.8이다. 압축 스트레인은 <110> 배향된 Si 채널들을 갖는 p 타입 장치에서 캐리어 이동도의 증가에 도움을 준다. n 타입 장치에서 <110> Ge의 경우 피에조저항 계수는 전류 흐름과 동시에 측정했을 때 -72이다. 따라서 인장 스트레인은 <110> 배향된 Ge 채널들을 갖는 n 타입 장치에서 캐리어 이동도의 증가에 도움을 준다. 일 실시예에서, CMOS 장치(900)는 <110> 배향된 Ge 인장 및 긴장된 채널(910)을 갖는 n-FET(905), <110> 배향된 Si 압축 및 긴장된 채널(940)을 갖는 p-FET(930) 및 SixGey의 소스/드레인 물질을 포함한다.
일 실시예에서, 제1 소스 및 제1 드레인 영역들(920, 925) 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스들(965, 970) 내에 배치되고, 제2 소스 및 제2 드레인 영역들(945, 950) 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스들(980, 985) 내에 배치되고, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질(915)의 격자 상수보다 작고, 제2 액티브 영역 물질(935)이 격자 상수보다 크다. 다른 실시예에서, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질(915)의 격자 상수보다 크고, 제2 액티브 영역 물질(935)의 격자 상수보다 작다.
대안으로, 제1 소스 및 제1 드레인 영역들(920, 925) 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스(965, 970) 내에 배치되고, 제2 소스 및 제2 드레인 영역들(945, 950) 내의 소스/드레인 물질은 제2 액티브 영역 물질의 상부 면 위에 배치되고, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질(915)의 격자 상수보다 작고, 제2 액티브 영역 물질(935)의 격자 상수보다 작다. 이 경우, 제3 및 제4 리세스들(980, 985)은 소스/드레인 물질의 증착 이전에는 형성되지 않는데, 이는 p-FET(930) 상의 추가 스트레인이 바람직하지 않거나 또는 심지어 p-FET(930)의 성능에 역영향을 줄 수 있기 때문이다. 소스/드레인 물질은 Si, Ge, SiGe, 또는 SiC 등의 Ⅳ족 반도체를 포함할 수 있다.
또 다른 실시예에서, 제1 소스 및 제1 드레인 영역들(920, 925) 내의 소스/드레인 물질은 제1 액티브 영역 물질의 상부 면 위에 배치되고, 제2 소스 및 제2 드레인 영역들(945, 950) 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스(980, 985) 내에 배치되고, 소스/드레인 물질의 격자 상수는 제1 액티브 영역 물질(915)의 격자 상수보다 크고, 제2 액티브 영역 물질(935)의 격자 상수보다 크다. 이 경우, 제1 및 제2 리세스들(965, 970)은 소스/드레인 물질의 증착 이전에는 형성되지 않는데, 이는 n-FET(905) 상의 추가 스트레인이 바람직하지 않거나 또는 심지어 p-FET(905)의 성능에 역영향을 줄 수 있기 때문이다.
후속 처리에서, n-FET(905) 등의 제1 소스(920)와 제1 드레인(925) 사이의 제1 액티브 영역 물질 내에 배치된 채널(910)을 갖는 제1 장치가 형성된다. 또한, p-FET(940) 등의 제2 소스(945)와 제2 드레인(950) 사이의 제2 액티브 영역 물질 내에 배치된 채널(940)을 갖는 제2 장치가 형성된다.
다른 n- 및 p- 액티브 영역들을 갖는 COMS 장치의 설계 및 제조가 n- 및 p- 타입 장치 모두에서 하나의 게이트 유전 물질을 사용하여 간단해질 수 있다.
도 10a-10d를 참조하면, 도 7a-7e를 참조하여 전술한 바와 같이, 제1 액티브 영역 물질(730)이 기판(100)의 제1 부분(1000) 위에 제공되고, 제2 액티브 영역 물질(770)이 기판(100)의 제2 부분(1010) 위에 제공된다. 제1 및 제2 액티브 영역 물질들은 각기 예를 들어 Ge, SiGe, SiC, 다이아몬드, Ⅲ-Ⅴ반도체 및 Ⅱ-Ⅳ 반도체 중 적어도 하나를 포함할 수 있다.
예를 들어 두께 t = 5-20Å의 초박 층(1020)이 제1과 제2 액티브 영역 물질들 모두에 증착되어 각 액티브 영역 물질의 상부 면이 같은 물질을 포함한다. 이러한 증착은 선택적이어서 즉, 액티브 영역 물질들 상에서는 증착이 발생하지만, 액티브 영역들을 둘러싸는 절연 영역들의 표면에서는 증착이 발생하지 않을 수 있다. 이 초박 층(1020)은 예를 들어, 특정 게이트 유전체를 갖는 그 고 품질의 인터페이스 특성에 맞게 선택된 예를 들어, Si, Ge 또는 다른 물질을 포함할 수 있다. 초박 층(1020)은 예를 들어, 아주 정교한 두께 제어가 가능한 ALD 등의 방법으로 증착될 수 있다. 이어서 게이트 유전 층(1030)이 초박 층(1020) 위에 형성된다. 일 실시예에서, 초박 층(1020)은 Si를 포함하고, 게이트 유전 층(1030)은 열적으로 성장된 SiO2를 포함한다. 또한, 게이트 유전 층(1030)은 SiON, Si3N4, 또는 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 또는 지르코늄 산화물(ZrO2) 등의 증착된 하이 k 유전체를 포함할 수 있다.
제1 액티브 영역 물질(730)을 포함하는 제1 장치(1040)가 형성되고, 제2 액 티브 영역 물질(770)을 포함하는 제2 장치(1050)가 형성된다. 예를 들어, 제1 장치(1050)는 n-FET이고, 제2 장치(1050)는 p-FET일 수 있다.
다른 n-과 p- 액티브 영역들을 갖는 CMOS 장치의 성능, 설계 및 제조가 예를 들어, 일 함수(work-function)를 고려하여 선택된 n-과 p- 타입 장치에서 다른 게이트 전극 물질들을 사용하여 개선될 수 있다.
도 11a-11d를 참조하면, 도 7a-7e를 참조하여 설명한 바와 같이, 제1 액티브 영역 물질(730)이 기판(100)의 제1 부분(720) 위에 제공되고, 제2 액티브 영역 물질(770)이 기판(100)의 제2 부분(760) 위에 제공된다. 게이트 유전 층(1030)은 제1과 제2 액티브 영역들 바로 위에 또는 도 10a-10c를 참조하여 설명한 바와 같이,먼저 초박 층(1020)을 형성함으로써 기판(100) 위에 형성된다. 일 실시예에서, 제1 게이트 유전 층은 제1 액티브 영역 물질(730) 위에 형성되고, 제2 게이트 유전 층은 제2 액티브 영역 물질(770) 위에 형성된다. 예를 들어, 제2 액티브 영역 물질은 SiO2 또는 Si3N4 등의 유전 마스킹 층에 의해 마스크될 수 있으며, 제1 게이트 유전 층은 예컨대 산화, 질화물 형성, 또는 원자 층 증착 방법에 의해 노출된 제1 액티브 영역 물질(730) 위에만 형성된다. 제1 액티브 영역에 게이트 전극 물질을 증착하기 전 또는 후에(이하 기술함), 마스킹 물질은 제2 액티브 영역으로부터 제거되어 제1 액티브 영역에 도포될 수 있다. 이어서 제2 게이트 유전 층이 예컨대 산화, 질화물 형성, 또는 원자 층 증착 방법에 의해 노출된 제2 액티브 영역 물질(770) 위에만 형성된다. 이어서 마스킹 물질이 제거될 수 있다. 일 실시예에 서, 제1 및 제2 게이트 유전 층들은 같은 물질로 형성되고, 한 단계에서 형성된다.
제1 게이트 전극 물질(1100)이 제1 액티브 영역 물질(730) 위를 포함하여 기판(100) 위에 증착된다. 제1 게이트 전극 물질(1100)은 n-FET 장치의 게이트로서 사용에 적합할 수 있으며, 예를 들어, 인듐(In), 탄탈(Ta), 지르코늄(Zr), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 아연(Zn), 코발트(Co), 니켈(Ni), 레늄(Re), 루테늄(Ru), 플래티넘(Pt), 티타늄(Ti), 하프늄(Hf), 전술한 물질들의 하나 이상의 합금 및 전술한 물질들의 하나 이상과 Si 및/또는 질소의 합금을 포함할 수 있다. 도 11b를 참조하면, 제2 액티브 영역 물질(770) 위에 배치된 제1 게이트 전극 물질(1100)은 예를 들어, 하부 게이트 유전 층에 높은 선택성을 갖는 습식 또는 건식 에칭에 의해 제거될 수 있다. 적합한 건식 에칭 물질은 2.6 mTorr의 XeF2 로서 Ti, Ta, Mo, 및 W를 에칭하지만, 대부분의 산화물에 대해 높은 선택성을 갖는다. (여기에서 참조로 하는 K. R. Williams 등의(J. Micromechanical Systems, Vol. 12, No. 6, p. 761, 2003) "Etch Rates for Micromachining Processing-Part II" 참조.)
도 11c를 참조하면, 제2 게이트 전극 물질(1110)이 제2 액티브 영역 물질(770) 위를 포함하여 기판(100) 위에 증착된다. 제2 게이트 전극 물질(1110)은 p-FET 장치의 게이트로서 사용에 적합할 수 있으며, 예를 들어, 구리(Cu), Mo, Cr, W, Ru, Ta, Zr, Pt, Hf, Ti, Co, Ni, 전술한 물질들의 하나 이상의 합금 및 전술한 물질들의 하나 이상과 Si 및/또는 질소의 합금을 포함할 수 있다. 제1 액티브 영 역 물질(730) 위에 배치된 제2 게이트 전극 물질(1100)은 예를 들어, 하부 제1 게이트 전극 물질에 높은 선택성을 갖는 습식 또는 건식 에칭에 의해 제거될 수 있다. 예를 들어, 텅스텐(W)의 제1 게이트 전극 물질과 티타늄(Ti)의 제2 게이트 전극 물질의 경우에, 대략 1100nm/min의 속도로 Ti를 제거하는 한편, 적어도 100배 느린 속도에서 에칭되는 W에서 선택적으로 정지하는데 10:1 H2O:HF의 실온 습식 에칭 용액이 사용될 수 있다. (여기에서 참조로 하는 K.R.Williams 등의(J. Microelectromech. Syst. 5, p256- 269, 1996) "Etch rates for micromachining processes" 참조.) 또한, 제1 액티브 영역 물질(730) 위에 배치된 제2 게이트 전극 물질(1110)은 CMP 등의 평탄화 단계에 의해 제거될 수 있다.
도 11d를 참조하면, 기판(100) 위에 배치된 제1 및 제2 게이트 전극 층들(1100, 1110)은 평탄화되어 제1 액티브 영역 물질(730) 위에 배치된 제1 전극 층(1100)의 표면 및 제2 액티브 영역 물질(770) 위에 배치된 제2 전극 층(1110)의 표면을 포함하는 동일평면 표면(1130)을 형성한다. 일 실시예에서, 제1 게이트 전극 물질(1100)은 제2 게이트 전극 물질에 대한 CMP 정지부로서 사용될 수 있다.
제1 게이트는 제1 액티브 영역 물질 위에 형성될 수 있고, 제2 게이트는 제2 액티브 영역 물질 위에 형성될 수 있다. n-FET 등의 제1 액티브 영역 물질을 포함하는 제1 장치가 형성되고, p-FET 등의 제2 액티브 영역 물질을 포함하는 제2 장치가 형성된다.
도 12a-12c를 참조하면, 두 가지 다른 물질들이 하나의 액티브 영역 내에 증 착되어 장치 특성을 개선할 수 있다. 도 12a를 참조하면, 임의 채널 물질들 예를 들어, InSb 또는 InAs는 빠른 캐리어 이동도를 실현할 수 있지만, 또한 높은 소스 또는 드레인 다이오드 누설을 일으킬 수 있는 낮은 밴드 갭을 가질 수 있다. 도 12b를 참조하면, 비교적 낮은 밴드 갭을 갖는 채널 물질을 포함하는 액티브 영역을 갖는 트랜지스터(1200)는 높은 소스 및/또는 드레인(1202, 1204) 누설에 약할 수 있다. 두 가지 액티브 영역 물질의 선택적 에피택시에 의해 액티브 영역을 형성함으로써 개선된 결과를 얻을 수 있다.
도 12c를 참조하면, 도 1a-1c 및 2a-2g를 참조하여 기술한 프로세스들과 유사한 선택적 에피택시 프로세스를 이용하여 마스킹 층(110) 내에 형성된 윈도우(120)에서 하부 액티브 영역 물질 층(1210)의 선택적 에피택시에 의해 이층(bi-layer) 구조물이 형성된다. 하부 액티브 영역 물질 층(1210)은 GaSb, AlSb, CdSe, ZnTe, InAlAs, CdTe, 또는 InAlSb 등의 비교적 높은 밴드 갭을 갖는 제1 반도체 물질(1215)(S1)을 포함할 수 있다. 제1 액티브 영역 물질(1210)의 두께(t4)는 윈도우(120)의 깊이(d1)와 같을 수 있다. 두께(t4) 및 깊이(d1)는 예를 들어 200nm 내지 500nm의 범위에서 선택될 수 있다. 하부 액티브 영역 물질 층(1210)을 평탄화하는 평탄화 단계(예를 들어, CMP)가 수행되어 하부 액티브 영역 물질 층(1210)의 상부 면과 마스킹 층(110)의 상부 면이 동일평면으로 될 수 있다. 이어서 상부 액티브 영역 물질 층(1220)이 하부 액티브 영역 물질 층(1210) 위에 형성될 수 있다. 상부 액티브 영역 물질 층은 빠른 캐리어 이동도를 제공하지만, InAs 또는 InSb 등 의 낮은 밴드 갭을 가질 수 있는 제2 반도체 물질(1225)(S2)을 포함할 수 있다. 상부 액티브 영역 물질의 두께(t5)는 예를 들어 5nm 내지 100nm의 범위에서 선택될 수 있다. 일 실시예에서, 하부 액티브 영역 물질은 사실상 균일하여, 예를 들어 구성적으로 단계지지 않을 수 있다.
바람직한 실시예에서, 제1 물질 S1(1215)과 제2 물질 S2(1225) 사이의 격자 부정합은 결함의 형성을 저감하도록 충분히 작다. 격자 부정합은 바람직하게 약 2%이하이다. 가능한 물질 조합의 일부를 이하 표 1에 도시한다.
S2 S1 S1 Eg(eV)
InAs GaSb 0.8
InAs AlSb 1.7
InAs CdSe 1.8
InAs ZnTe 2.4
InAs InAlAs 0.8-1.0
InSb CdTe 1.5
InSb InAlSb 0.8
표 1: S1과 S2 물질 조합
트랜지스터 등의 장치(1250)는 하부 및 상부 액티브 영역 층들(1210, 1220)을 포함하여 형성될 수 있다. 소스 및 드레인 영역들(1260, 1265)의 하부 부분들은 하부 액티브 영역 층(1210)에 배치될 수 있고, 소스 및 드레인 영역들(1260, 1265)의 상부 부분들은 상부 액티브 영역 층(1220) 내에 배치될 수 있다. 따라서 빠른 캐리어 이동도가 제공되는 동안 누설 전류가 감소된다.
결함들(1230)은 격자 상수 부정합으로 인해 기판과 반도체 물질 S1 사이의 인터페이스에서 형성될 수 있다. 이들 결함은 미국 특허출원 제11/436,198호 및 11/436,062호에 개시된 바와 같이, 윈도우(120)를 형성하는 마스킹 층(110)의 측벽 들에 의해 포착될 수 있다.
도 13a-13e를 참조하면, 일부 실시예들에서, 액티브 영역 물질의 선택적 에피택시가 NMOS 및 PMOS 장치 모두에 사용될 수 있는 예를 들어, ≥1.5%의 높은 스트레인 레벨을 갖는 채널 영역들을 제공하는데 사용될 수 있다. 마스킹 층(110)은 전술한 바와 같이 결정성 물질을 포함하는 기판(100) 위에 형성된다. 마스킹 층(110)은 유전체 예를 들어, SiO2 또는 Si3N4 등의 비결정성 물질을 포함한다. 제1 개구(710)는 마스킹 층(110) 내에 형성되어 기판(100)의 제1 부분(1300)을 노출한다. Si 등의 제1 액티브 영역 물질(730)이 제1 개구(710) 내에서 선택적 에피택시에 의해 성장된다. 마스킹 층(110)의 상부 면 위에서 연장하는 제1 액티브 영역 물질(730)의 상부 면은 예를 들어, CMP에 의해 평탄화될 수 있다. 이후 제2 액티브 영역 물질(770)을 포함하는 제1 층(1310)이 제1 액티브 영역 물질(730) 위에서 선택적으로 성장된다. 제2 액티브 영역 물질(770)은 제1 액티브 영역 물질(730)과 격자 부정합된다. 예를 들어, Si1 - xGex가 x≥0.35로서 이완 Si 위에 형성될 수 있다. 제2 액티브 영역 물질(770)의 두께(t6)는 바람직하게 전체 이완(gross relaxation)을 유도하는 두께 이하이다. Si 위에 형성된 Si1 - xGex 등의 압축 층들에서, 이 이완 두께는 임계 두께 hc 즉, 미스피트(misfit) 전위가 나타나기 시작할 수 있는 두께의 대략 3 내지 4배이다. 예를 들어, x = 0.35의 경우, 미스피트 전위가 나타나기 시작할 수 있는 임계 두께는 대략 65nm이어서 두께(t6)는 바람직하게 대략 260nm 이하이다.
제1과 제2 액티브 영역 물질(730, 770) 각각은 액티브 영역 물질(140)과 관련하여 전술한 바와 같이 형성될 수 있고, 열거한 물질들 중 하나를 포함할 수 있다. 몇몇 실시예들에서, 제1 액티브 영역 물질은 은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함하고, 제2 액티브 영역 물질은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함할 수 있다.
제1 및 제2 액티브 영역 물질들(730, 770)을 포함하는 기판의 제1 부분은 제2 마스킹 층(740)으로 피복된다. 제2 마스킹 층(740)은 유전체 예를 들어, SiO2 또는 Si3N4 등의 비결정성 물질을 포함한다. 제2 개구(750)는 마스킹 층(110) 내에 형성된다. 제2 개구(750)는 제3 액티브 영역 물질(1315) 예를 들어, x≥0.35의 Si1-xGex로 충전될 수 있다. 제3 액티브 영역 물질(1315)의 두께는 바람직하게 전체 이완을 유도하는 두께 이상이어서 제3 액티브 영역 물질이 이완된다. Si 기판 위에 형성된 Si1 - xGex 등의 압축 층들에서, 이 이완 두께는 임계 두께 hc 즉, 미스피트 전위가 나타나기 시작할 수 있는 두께의 대략 3 내지 4배이다. 예를 들어, x = 0.35의 경우, 미스피트 전위가 나타나기 시작할 수 있는 임계 두께는 대략 65nm이어서 제3 액티브 물질(1315)의 두께는 바람직하게 대략 260nm 이상이다. 제2 액티브 영역 물질(770)과 기판(100) 사이의 인터페이스에서 결함들이 형성될 수 있다. 이들 결함들은 미국 특허출원 제11/436,198호 및 11/436,062호에 개시된 바와 같이, 개구(750)를 형성하는 마스킹 물질(110)의 측벽들에 의해 포착될 수 있다. 마스킹 층(110)의 상부 면 위에서 연장하는 제3 액티브 영역 물질(1315)의 상부는 예를 들어, CMP에 의해 평탄화될 수 있다. 이후, 제4 액티브 영역 물질(1317) 예를 들어, Si를 포함하는 제2 층(1320)이 제3 액티브 영역 물질(1315) 위에 선택적으로 형성된다. 제4 액티브 영역 물질(1317)의 두께(t7)는 바람직하게 전체 이완을 유도하는 두께 이하이다. 이완된 Si1 - xGex 위에 배치된 Si 등의 인장하게 긴장된 층들의 경우에, 두께(t7)는 임계 두께 hc의 약 10배 이하이다. 예를 들어, x = 0.35의 경우, 미스피트 전위가 나타나기 시작할 수 있는 임계 두께는 대략 65nm이어서 두께(t7)는 바람직하게 대략 650nm 이하이다. 제2 마스킹 층(740)은 예를 들어, 선택적 습식 에칭에 의해 제거된다.
제3 및 제4 액티브 영역 물질들(1315, 1317) 각각은 액티브 영역 물질(140)과 관련하여 전술한 바와 같이 형성될 수 있고, 열거한 물질들 중 하나를 포함할 수 있다. 몇몇 실시예들에서, 제1 액티브 영역 물질은 은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함하고, 제2 액티브 영역 물질은 Si 또는 Ge 또는 SiGe 등의 Ⅳ족 원소 또는 화합물, 또는 InAs, InGaAs, InSb, AlSb, InAlSb, GaAs 및 InP 등의 Ⅲ-Ⅴ 화합물 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1 개구(710) 내에 배치된 제1 및 제2 액티브 영역 물질 들(730, 770)은 제2 개구(750) 내에 배치된 제4 및 제3 액티브 영역 물질들(1317, 1315)과 각각 같을 수 있다. 따라서 예를 들어, 이들 영역들을 통합하는 NMOS 및 PMOS 장치의 경우 같은 스트레인 레벨을 생성한다. 즉, NMOS 및 PMOS 장치는 사실상 크기가 같지만 부호가 반대인 스트레인을 갖는다. 일 바람직한 실시예에서, SiGe 상의 Si가 NMOS 영역들에 사용되고, Si 상의 SiGe가 PMOS 영역들에 사용되어 NMOS와 PMOS 영역들 모두에 이익이 되는 스트레인 부호를 제공한다. 물질들의 다른 조합도 가능하다. 인장 스트레인이 일반적으로 전자 이동도(Si, SiGe에 있고 아마 심지어는 SiC에도 있음)에 도움이 되고, 압축 스트레인(전류 흐름의 방향에서)이 일반적으로 PMOS 이동도(Si 또는 SiGe에 있음)에 도움이 되는 인식을 기반으로, NMOS의 경우에 채널 물질의 고유 격자 상수가 바람직하게 아래의 반도체보다 작고, PMOS의 경우 그 역으로 되는 물질 선택을 위한 가이드라인이 정해질 수 있다. 바람직하게, NMOS 및 PMOS 모두에 있어, 하부 액티브 영역 물질은 사실상 이완되어 상부 액티브 영역 물질이 긴장된다.
도 13e를 참조하면, 최종 구조물(1355)은 제1 및 제2 액티브 영역들(1360, 1370)을 포함한다. 제1 액티브 영역(1360)은 PMOS 장치의 형성에 적합할 수 있다. 제1 액티브 영역은 제1 액티브 영역 물질 예를 들어, Si위에 배치된 제2 액티브 영역 물질(770) 예를 들어, 고도로 압축적으로 긴장된 Si1 - xGex를 포함할 수 있다. 고도로 압축적으로 긴장된 물질은 빠른 홀 이동도를 제공함으로써 PMOS 장치 성능을 개선할 수 있다. 제2 액티브 영역(1370)은 NMOS 장치의 형성에 적합할 수 있다. 제2 액티브 영역은 제3 액티브 영역 물질 예를 들어, 이완된 Si1 - xGex 위에 배치된 제4 액티브 영역 물질(1317) 예를 들어, 고도로 인장하게 긴장된 Si를 포함할 수 있다. 고도로 인장하게 긴장된 물질은 빠른 전자 이동도를 제공함으로써 NMOS 장치 성능을 개선할 수 있다.
도 13f를 참조하면, PMOS 및 NMOS 트랜지스터들(1380, 1385)이 구조물(1355)의 제1 및 제2 액티브 영역들(1360, 1370) 위에 형성된다. 일 실시예에서, PMOS 및 NMOS 트랜지스터들은 상부 액티브 영역 물질, 즉, 제2 액티브 영역 물질(770) 및 제4 액티브 영역 물질(1317) 각각에 전체적으로 배치된 얕은 소스 및 드레인 영역들(1390, 1390', 1395, 1395')을 가질 수 있다. 따라서 소스 및 드레인 영역들은 두 개의 에피택셜 층들 사이의 인터페이스에서 교차하지 않아서 심각한 수용불가능한 누설을 유도할 수 있는 미스피트 전위를 포함할 수 있다.
도 13g를 참조하면, 소스 및 드레인 영역들(1390, 1390', 1395, 1395')은 규화물을 포함하여 소스 및 드레인 접촉들을 개선할 수 있다. 소스 및 드레인 영역들은 선택적 에피택시에 의해 두꺼워질 수 있다. 일 실시예에서, PMOS 소스 및 드레인 영역들은 Si1 - xGex를 포함할 수 있고, NMOS 소스 및 드레인 영역들은 Si를 포함함으로써 각 장치의 성능을 개선할 수 있다.
전술한 모든 구조와 장치들에서, 비 균일 도핑 프로필이 층들의 에피택시 동안 형성될 수 있다. 이 도핑 프로필은 바람직하게 층(들)의 상부에서 낮은 도펀트 농도를 가질 수 있다.
본 발명은 그 사상 및 필수 특징들을 벗어나지 않고 다른 특정 형태들로 실시될 수 있다. 따라서 전술한 실시예들은 모든 점에서 여기에서 개시된 발명에 대한 한정이 아니라 예시적인 의미로 해석되어야 한다. 따라서 본 발명의 영역은 전술한 설명이 아니라 부속 청구범위들로 한정되고, 청구범위들의 등가물의 해석 범위에 있는 변형들은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (64)

  1. 결정성 반도체 물질을 포함하는 기판을 제공하는 단계;
    상기 기판 위에 마스킹 층을 형성하는 단계;
    상기 마스킹 층 내에 윈도우를 형성하는 단계;
    상기 윈도우를 선택적 에피택시(epitaxy)에 의해 액티브 영역 물질로 충전하는 단계; 및
    상기 액티브 영역 물질의 적어도 일 부분을 포함하는 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  2. 제1항에 있어서,
    상기 액티브 영역 물질의 표면을 상기 마스킹 물질의 표면과 사실상 동일 평면이 되도록 평탄화하는 단계를 더 포함하는 구조물 형성 방법.
  3. 결정성 반도체 물질을 포함하는 기판을 제공하는 단계;
    상기 반도체 물질 내에 제1 얕은 트렌치 절연 영역을 형성하는 단계;
    상기 기판 위에 얇은 유전 층을 형성하는 단계;
    상기 얇은 유전 층 내에 윈도우를 형성하여 상기 제1 얕은 트렌치 절연 영역에 의해 경계된 반도체 물질의 일 부분을 노출하는 단계;
    상기 반도체 물질의 노출 부분을 제거하여 개구를 형성하는 단계;
    상기 개구를 선택적 에피택시에 의해 액티브 영역 물질로 충전하는 단계;
    상기 얇은 유전 층을 선택적으로 제거하는 단계; 및
    상기 액티브 영역 물질의 적어도 일 부분을 포함하는 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  4. 제3항에 있어서,
    상기 액티브 영역 물질의 표면을 상기 얇은 유전 층의 표면과 사실상 동일 평면이 되도록 평탄화하는 단계를 더 포함하는 구조물 형성 방법.
  5. 제3항에 있어서,
    상기 기판은 웨이퍼에 접합된 층을 포함하고, 상기 층은 결정성 반도체 물질을 포함하는 구조물 형성 방법.
  6. 제5항에 있어서,
    상기 결정성 반도체 물질은 제1 결정 배향을 갖고, 상기 액티브 영역 물질은 상기 제1 결정 배향과는 다른 제2 결정 배향을 갖는 제2 결정성 반도체 물질을 포함하는 구조물 형성 방법.
  7. 제3항에 있어서,
    상기 반도체 물질 내에 제2 얕은 트렌치 절연 영역을 형성하는 단계를 더 포 함하는 구조물 형성 방법.
  8. 제7항에 있어서,
    상기 제1 얕은 트렌치 절연 영역 폭 대 상기 제2 얕은 트렌치 절연 영역 폭의 비율은 1 이상인 구조물 형성 방법.
  9. 제8항에 있어서,
    상기 폭들의 비율은 1.2 내지 3의 범위에서 선택되는 구조물 형성 방법.
  10. 결정성 반도체 물질을 포함하는 기판을 제공하는 단계;
    상기 반도체 물질 내에 제1 얕은 트렌치 절연 영역을 형성하는 단계;
    상기 기판 위에 얇은 유전 층을 형성하는 단계;
    상기 얇은 유전 층 내에 윈도우를 형성하여 상기 제1 얕은 트렌치 절연 영역의 일 부분을 노출하는 단계;
    상기 제1 얕은 트렌치 절연 영역의 노출 부분을 제거하여 개구를 형성하는 단계;
    상기 개구를 선택적 에피택시에 의해 액티브 영역 물질로 충전하는 단계;
    상기 얇은 유전 층을 선택적으로 제거하는 단계; 및
    상기 액티브 영역 물질의 적어도 일 부분을 포함하는 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  11. 제10항에 있어서,
    상기 액티브 영역 물질의 표면을 상기 얇은 유전 층의 표면과 사실상 동일 평면이 되도록 평탄화하는 단계를 더 포함하는 구조물 형성 방법.
  12. 제10항에 있어서,
    상기 반도체 물질 내에 제2 얕은 트렌치 절연 영역을 형성하는 단계를 더 포함하고, 상기 제1 얕은 트렌치 절연 영역의 나머지 부분의 폭 대 상기 제2 얕은 트렌치 절연 영역의 폭의 비율은 1 이상인 구조물 형성 방법.
  13. 제12항에 있어서,
    상기 비율은 1. 2 내지 3의 범위에서 선택되는 구조물 형성 방법.
  14. 제1 액티브 영역 물질을 포함하고, 제1 폭을 갖는 제1 얕은 트렌치 절연 영역으로 경계된 제1 액티브 영역; 및
    제2 액티브 영역 물질을 포함하고, 제2 폭을 갖는 제2 얕은 트렌치 절연 영역으로 경계된 제2 액티브 영역을 포함하고,
    상기 제1 폭 대 상기 제2 폭의 비율은 1 이상인 구조물.
  15. 제14항에 있어서,
    상기 제1 액티브 영역 물질은 Ge, SiGe, SiC, 다이아몬드, Ⅲ-Ⅴ 반도체, 및 Ⅱ-Ⅵ 반도체로 이루어진 그룹에서 선택된 반도체이고, 상기 제2 액티브 영역 물질은 Si를 포함하는 구조물.
  16. 제14항에 있어서,
    상기 제1 액티브 영역 물질은 제1 결정 배향을 갖고, 상기 제2 액티브 영역 물질은 상기 제1 결정 배향과는 다른 제2 결정 배향을 갖는 구조물.
  17. 제14항에 있어서,
    상기 제1 폭 대 상기 제2 폭의 비율은 1.2 내지 3의 범위에서 선택되는 구조물.
  18. 결정성 물질을 포함하는 기판을 제공하는 단계;
    상기 기판 위에 제1 마스킹 층을 형성하는 단계;
    상기 제1 마스킹 층 내에 제1 개구를 형성하여 상기 기판의 제1 영역 내의 기판의 제1 부분을 노출하는 단계;
    상기 제1 개구를 선택적 에피택시에 의해 제1 액티브 영역 물질로 충전하는 단계;
    상기 제1 마스킹 층 내에 제2 개구를 형성하여 상기 기판의 제2 영역 내의 기판의 제2 부분을 노출하는 단계;
    상기 제2 개구를 선택적 에피택시에 의해 제2 액티브 영역 물질로 충전하는 단계;
    상기 제1 영역 액티브 물질의 적어도 일 부분을 포함하는 제1 장치를 형성하는 단계; 및
    상기 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 제2 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  19. 제18항에 있어서,
    상기 제2 개구를 상기 제2 액티브 영역 물질로 충전하기 전에 상기 기판의 제1 영역 위에 제2 마스킹 층을 형성하는 단계; 및
    상기 제2 개구를 제2 액티브 영역 물질로 충전한 후 상기 제2 마스킹 층을 제거하는 단계를 포함하는 구조물 형성 방법.
  20. 제19항에 있어서,
    상기 제2 마스킹 층을 제거한 후, 상기 제1 액티브 영역 물질의 표면과 상기 제2 액티브 영역 물질의 표면을 평탄화하는 단계를 더 포함하는 구조물 형성 방법.
  21. 제1 절연 영역;
    제1 반도체 물질을 포함하고, 상기 제1 절연 영역에 의해 경계된 제1 액티브 영역;
    제2 절연 영역; 및
    상기 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하고, 상기 제2 절연 영역에 의해 경계된 제2 액티브 영역을 포함하고,
    상기 제1 반도체 물질의 표면, 상기 제2 반도체 물질의 표면, 상기 제1 절연 영역의 표면, 및 상기 제2 절연 영역의 표면은 모두 사실상 동일평면상에 있는 구조물.
  22. 제21항에 있어서,
    상기 제1 반도체 물질은 제1 결정 배향을 갖고, 상기 제2 반도체 물질은 상기 제1 결정 배향과는 다른 제2 결정 배향을 갖는 구조물.
  23. 제21항에 있어서,
    상기 제1 반도체 물질은 Ge, InAs, InGaAs, InSb, GaAs, 및 InP로 이루어진 그룹에서 선택되고, 제2 반도체 물질은 Si와 Ge 중 적어도 하나를 포함하는 구조물.
  24. 제1 액티브 영역 물질을 포함하는 제1 채널, 제1 소스 및 제1 드레인 영역을 포함하는 n-FET; 및
    제2 액티브 영역 물질을 포함하는 제2 채널, 제2 소스 및 제2 드레인 영역을 포함하는 p-FET를 포함하고,
    상기 제1 소스 및 드레인 영역들 및 상기 제2 소스 및 드레인 영역들은 같은 소스/드레인 물질을 포함하는 구조물.
  25. 제24항에 있어서,
    상기 제1 채널은 인장 스트레인(tensile strain)을 받는 구조물.
  26. 제24항에 있어서,
    상기 제2 채널은 압축 스트레인을 받는 구조물.
  27. 제24항에 있어서,
    상기 제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 배치되고, 상기 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스 내에 배치되고, 상기 소스/드레인 물질의 격자 상수(lattice constant)는 상기 제1 액티브 영역 물질의 격자 상수보다 작고, 상기 제2 액티브 영역 물질의 격자 상수보다 큰 구조물.
  28. 제24항에 있어서,
    상기 제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 배치되고, 상기 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3과 제4 리세스 내에 배치되고, 상기 소스 /드레인 물질의 격자 상수는 상기 제1 액티브 영역 물질의 격자 상수보다 크고, 상기 제2 액티브 영역 물질의 격자 상수보다 작은 구조물.
  29. 제24항에 있어서,
    상기 제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제1과 제2 리세스 내에 배치되고, 상기 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질은 제2 액티브 영역 물질의 상부 면 위에 배치되고, 상기 소스/드레인 물질의 격자 상수는 상기 제1 액티브 영역 물질의 격자 상수보다 작고, 상기 제2 액티브 영역 물질의 격자 상수보다 작은 구조물.
  30. 제29항에 있어서,
    상기 소스/드레인 물질은 Ⅳ족 반도체를 포함하는 구조물.
  31. 제24항에 있어서,
    상기 제1 소스 및 제1 드레인 영역들 내의 소스/드레인 물질은 상기 제1 액티브 영역 물질의 상부 면 위에 배치되고, 상기 제2 소스 및 제2 드레인 영역들 내의 소스/드레인 물질의 적어도 일 부분은 제3 및 제4 리세스 내에 배치되고, 상기 소스/드레인 물질의 격자 상수는 상기 제1 액티브 영역 물질의 격자 상수보다 크고, 상기 제2 액티브 영역 물질의 격자 상수보다 큰 구조물.
  32. 기판의 제1 영역 내에 제1 액티브 영역 물질을 제공하는 단계;
    상기 기판의 제2 영역 내에 제2 액티브 영역 물질을 제공하는 단계;
    상기 제1 액티브 영역 물질의 제1 부분과 제2 부분을 제거하여 제1과 제2 리세스를 형성하고 상기 제1 및 제2 리세스들 내에 소스/드레인 물질을 증착함으로써 제1 소스와 제1 드레인을 형성하는 단계;
    상기 제2 액티브 영역 물질의 제1 부분과 제2 부분을 제거하여 제3 및 제4 리세스를 형성하고 상기 제3 및 제4 리세스들 내에 상기 소스/드레인 물질을 증착함으로써 제2 소스 및 제2 드레인을 형성하는 단계;
    상기 제1 소스와 제1 드레인 사이의 상기 제1 액티브 영역 물질 내에 배치된 채널을 갖는 제1 장치를 형성하는 단계; 및
    상기 제2 소스 및 제2 드레인 사이의 제2 액티브 영역 물질 내에 배치된 채널을 갖는 제2 장치를 형성하는 단계를 포함하는 장치 형성 방법.
  33. 제32항에 있어서,
    상기 제1, 제2, 제3 및 제4 리세스들을 형성하는 단계는 대략 같은 비율로 상기 제1 및 제2 액티브 영역 물질들을 제거하는 비 선택적 에칭을 포함하는 장치 형성 방법.
  34. 제32항에 있어서,
    상기 제1 액티브 물질 내의 상기 제1 및 제2 리세스들을 형성하는 단계는 상 기 제2 액티브 물질에 대해 높은 선택성을 갖는 에칭을 포함하는 장치 형성 방법.
  35. 제32항에 있어서,
    상기 제2 액티브 물질 내의 상기 제3 및 제4 리세스들을 형성하는 단계는 상기 제1 액티브 물질에 대해 높은 선택성을 갖는 에칭을 포함하는 장치 형성 방법.
  36. 기판을 제공하는 단계;
    상기 기판의 제1 부분 위에 제1 액티브 영역 물질을 제공하는 단계;
    상기 기판의 제2 부분 위에 제2 액티브 영역 물질을 제공하는 단계;
    상기 제1과 제2 액티브 영역 물질들 위에 박막(thin layer)을 증착하는 단계;
    상기 박막 위에 게이트 유전 층을 형성하는 단계;
    상기 제1 액티브 영역 물질을 포함하는 제1 장치를 형성하는 단계; 및
    상기 제2 액티브 영역 물질을 포함하는 제2 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  37. 제36항에 있어서,
    상기 제1 장치는 n-FET를 포함하고, 상기 제2 장치는 p-FET를 포함하는 구조물 형성 방법.
  38. 제1 액티브 영역 물질을 포함하는 제1 액티브 영역;
    상기 제1 액티브 영역 물질과는 다른 제2 액티브 영역 물질을 포함하는 제2 액티브 영역;
    상기 제1 액티브 영역 물질과 상기 제2 액티브 영역 물질 위에 배치된 박막; 및
    상기 박막 위에 배치된 게이트 유전 층을 포함하는 구조물.
  39. 제38항에 있어서,
    상기 제1 액티브 영역 물질과 제2 액티브 영역 물질 각각은 Ge, SiGe, SiC, 다이아몬드, Ⅲ-Ⅴ 반도체, 및 Ⅱ-Ⅵ 반도체로 이루어진 그룹에서 선택되고, 상기 박막은 Si를 포함하는 구조물.
  40. 제38항에 있어서,
    상기 게이트 유전 층은 SiO2, SiON, Si3N4 및 하이 k 유전체로 이루어진 그룹에서 선택되는 구조물.
  41. 기판을 제공하는 단계;
    상기 기판의 제1 부분 위에 제1 액티브 영역 물질을 제공하는 단계;
    상기 기판의 제2 부분 위에 제2 액티브 영역 물질을 제공하는 단계;
    상기 제1 액티브 영역 물질 위에 제1 게이트 유전 층을 형성하는 단계;
    상기 제2 액티브 영역 물질 위에 제2 게이트 유전 층을 형성하는 단계;
    상기 제1 및 제2 액티브 영역 물질들 위에 제1 전극 층을 증착하는 단계;
    상기 제2 액티브 영역 물질 위에 배치된 상기 제1 전극 층의 일 부분을 제거하는 단계;
    상기 제1과 제2 액티브 영역들 위에 제2 전극 층을 증착하는 단계;
    상기 기판 위에 배치된 층들을 평탄화하여 상기 제1 액티브 영역 물질 위에 배치된 제1 전극 층의 표면과 상기 제2 액티브 영역 물질 위에 배치된 제2 전극 층의 표면을 포함하는 동일 평면상의 표면을 형성하는 단계;
    상기 제1 액티브 영역 물질을 포함하는 제1 장치를 형성하는 단계; 및
    상기 제2 액티브 영역 물질을 포함하는 제2 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  42. 제41항에 있어서,
    상기 제1 장치는 n-FET를 포함하는 구조물 형성 방법.
  43. 제42항에 있어서,
    상기 제1 전극 층은 인듐, 탄탈, 지르코늄, 텅스텐, 몰리브덴, 크롬, 주석, 아연, 코발트, 니켈, 레늄, 루테늄, 플래티넘, 티타늄, 하프늄, 실리콘 및 질소로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함하는 구조물 형성 방법.
  44. 제41항에 있어서,
    상기 제2 장치는 p-FET를 포함하는 구조물 형성 방법.
  45. 제44항에 있어서,
    상기 제2 전극 층은 구리, 몰리브덴, 크롬, 텅스텐, 루테늄, 탄탈, 지르코늄, 플래티넘, 하프늄, 티타늄, 코발트, 니켈, 실리콘 및 질소로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함하는 구조물 형성 방법.
  46. 제1 액티브 영역 물질을 포함하는 제1 액티브 영역;
    상기 제1 액티브 영역 물질과는 다른 제2 액티브 영역 물질을 포함하는 제2 액티브 영역;
    상기 제1 액티브 영역 물질 위에 배치된 제1 게이트 전극 물질; 및
    상기 제2 액티브 영역 물질 위에 배치된 제1 게이트 전극 물질과는 다른 제2 게이트 전극 물질을 포함하고,
    상기 제1 게이트 전극 물질은 인듐, 탄탈, 지르코늄, 텅스텐, 몰리브덴, 크롬, 주석, 아연, 코발트, 니켈, 레늄, 루테늄, 플래티넘, 티타늄, 하프늄, 실리콘 및 질소로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함하고, 상기 제2 게이트 전극 물질은 구리, 몰리브덴, 크롬, 텅스텐, 루테늄, 탄탈, 지르코늄, 플래티넘, 하프늄, 티타늄, 코발트, 니켈, 실리콘 및 질소로 이루어진 그룹에서 선택된 적어도 하나의 물질을 포함하는 구조물.
  47. 결정성 반도체 물질을 포함하는 기판을 제공하는 단계;
    상기 기판 위에 마스킹 층을 형성하는 단계;
    상기 마스킹 층 내에 윈도우를 형성하는 단계;
    상기 윈도우를 선택적 에피택시에 의해 제1 액티브 영역 물질로 적어도 부분적으로 충전하는 단계;
    선택적 에피택시에 의해 상기 제1 액티브 영역 물질 위에 제2 액티브 영역 물질을 형성하는 단계; 및
    상기 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  48. 결정성 물질을 포함하는 기판을 제공하는 단계;
    상기 기판 위에 제1 마스킹 층을 형성하는 단계;
    상기 제1 마스킹 층 내에 제1 개구를 형성하여 상기 기판의 제1 영역 내의 상기 기판의 제1 부분을 노출하는 단계;
    상기 제1 개구를 선택적 에피택시에 의해 제1 액티브 영역 물질로 충전하는 단계;
    상기 제1 액티브 영역 물질 위의 제2 액티브 영역 물질을 포함하는 제1 층을 선택적 에피택시에 의해 형성하는 단계;
    상기 제1 마스킹 층 내에 제2 개구를 형성하여 상기 기판의 제2 영역 내의 상기 기판의 제2 부분을 노출하는 단계;
    상기 제2 개구를 선택적 에피택시에 의해 제3 액티브 영역 물질로 충전하는 단계;
    상기 제2 액티브 영역 물질 위의 제4 액티브 영역 물질을 포함하는 제2 층을 선택적 에피택시에 의해 형성하는 단계;
    상기 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 제1 장치를 형성하는 단계; 및
    상기 제4 액티브 영역 물질의 적어도 일 부분을 포함하는 제2 장치를 형성하는 단계를 포함하는 구조물 형성 방법.
  49. 제48항에 있어서,
    상기 제1 장치는 제1 스트레인을 갖는 제1 채널을 포함하고, 상기 제2 장치는 제2 스트레인을 갖는 제2 채널을 포함하고, 상기 제1 스트레인의 크기는 대략 상기 제2 스트레인의 크기와 동일하고, 상기 제1 스트레인의 부호(sign)는 제2 스트레인의 부호와 반대인 구조물 형성 방법.
  50. 제49항에 있어서,
    상기 제1 스트레인의 크기는 대략 1.5% 이상인 구조물 형성 방법.
  51. 제48항에 있어서,
    상기 제1 액티브 영역 물질은 사실상 제4 액티브 영역 물질과 같은 구조물 형성 방법.
  52. 제51항에 있어서,
    상기 제2 액티브 영역 물질은 사실상 제3 액티브 영역 물질과 같은 구조물 형성 방법.
  53. 제48항에 있어서,
    상기 제2 액티브 영역 물질은 사실상 제3 액티브 영역 물질과 같은 구조물 형성 방법.
  54. 반도체 기판 위에 배치된 마스킹 층 내에 형성된 윈도우를 적어도 부분적으로 충전하는 제1 액티브 영역 물질;
    상기 제1 액티브 영역 물질 위에 배치된 제2 액티브 영역 물질; 및
    상기 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 장치를 포함하는 구조물.
  55. 결정성 기판 위에 배치된 제1 마스킹 층 내에 형성된 제1 개구 내에 배치된 제1 액티브 영역 물질;
    상기 제1 액티브 영역 물질 위에 배치된 제2 액티브 영역 물질을 포함하는 제1 층;
    상기 제1 마스킹 층 내에 형성된 제2 개구 내에 배치된 제3 액티브 영역 물질;
    상기 제3 액티브 영역 물질 위에 배치된 제4 액티브 영역 물질을 포함하는 제2 층;
    상기 제2 액티브 영역 물질의 적어도 일 부분을 포함하는 제1 장치; 및
    상기 제4 액티브 영역 물질의 적어도 일 부분을 포함하는 제2 장치를 포함하는 구조물.
  56. 제55항에 있어서,
    상기 제1 및 제3 액티브 영역 물질들은 적어도 부분적으로 이완되고(relaxed), 상기 제2 및 제4 액티브 영역 물질들은 사실상 긴장(strained)되는 구조물.
  57. 제56항에 있어서,
    상기 제1 및 제3 액티브 영역 물질들은 사실상 완전히 이완되는 구조물.
  58. 제55항에 있어서,
    상기 제1 장치는 상기 제1 액티브 영역 물질 위에 배치된 제1 소스 영역과 제1 드레인 영역을 포함하는 트랜지스터인 구조물.
  59. 제58항에 있어서,
    상기 제1 소스 영역 및 상기 제1 드레인 영역은 각기 상기 제1 층 내에 배치되는 구조물.
  60. 제58항에 있어서,
    상기 제2 장치는 상기 제3 액티브 영역 물질 위에 배치된 제2 소스 영역과 제2 드레인 영역을 포함하는 트랜지스터인 구조물.
  61. 제60항에 있어서,
    상기 제2 소스 영역 및 상기 제2 드레인 영역은 각기 상기 제2 층 내에 배치되는 구조물.
  62. 제60항에 있어서,
    상기 제1 장치는 NMOS 트랜지스터이고, 상기 제2 장치는 PMOS 트랜지스터인 구조물.
  63. 제55항에 있어서,
    상기 제2 액티브 영역 물질은 Ⅲ-Ⅴ 반도체 물질을 포함하고, 상기 제4 액티 브 영역 물질은 Ⅳ족 반도체 물질을 포함하는 구조물.
  64. 제63항에 있어서,
    상기 제2 액티브 영역 물질은 InP, InAs, InSb, 및 InGaAs 중 적어도 하나를 포함하고, 상기 제4 액티브 영역 물질은 Si와 Ge 중 적어도 하나를 포함하는 구조물.
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