KR101315584B1 - 스트레스드 반도체 디바이스 및 제조 방법 - Google Patents

스트레스드 반도체 디바이스 및 제조 방법 Download PDF

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Abstract

반도체 디바이스 및 반도체 디바이스 제조 방법이 개시된다. 예시적인 반도체 디바이스 및 반도체 디바이스를 제작하는 방법은 캐리어 이동성을 향상시킨다. 이 방법은 기판을 제공하는 단계 및 기판 위에 유전체층을 형성하는 단계를 포함한다. 이 방법은 또한 유전체층 내에 제 1 트랜치를 형성하는 단계(상기 제 1 트랜치는 유전체층을 통해 연장함) 및 사기 제 1 트랜치 내에서 제 1 활성층을 에피택셜(epi) 성장시키는 단계 및 제 1 활성층에 인접한 유전체층을 방사선 에너지로 선택적으로 경화하는 단계를 포함한다.

Description

스트레스드 반도체 디바이스 및 제조 방법{A STRESSED SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING}
본 발명은 스트레스드 반도체 디바이스 및 제조 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 재료들 및 설계의 기술적 진보들은 각각의 새로운 세대가 이전의 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생성하였다. 그러나 이 진보들은 IC들의 처리 및 제조의 복잡성을 증가시키고, 이러한 진보들을 실현하기 위해, IC 처리 및 제조에 있어 유사한 발전들이 요구된다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 영역마다 상호 연결된 디바이스들의 수)는 일반적으로 증가하지만, 지오메트리 크기(geometry size)(즉, 제작 공정을 이용하여 생성될 수 있는 최소의 컴포넌트 또는 라인)는 감소한다. 이 축소 공정(scaling-down process)은 일반적으로 생산 효율을 증가시키고 연관된 비용들을 낮춤으로써 이익을 제공한다. 스케일링 동향(scaling trend) 동안, 전계 효과 트랜지스터들(FET들)의 성능을 개선하는 것이 바람직하다. FET 성능을 개선하는 하나의 방법은 FET의 소스 및 드레인 사이의 영역인 채널 영역 내의 캐리어 이동성을 향상시키는 것이다. 기존의 접근들이 일부 성능 문제들을 먼저 해결하였지만, 계속되는 디바이스 축소에 따라, 이들은 모든 면들에서 완전히 만족되진 않는다. 이에 따라, 개선된 제조 공정(및 결과적인 디바이스)에 대한 필요성이 존재한다.
본 개시는 첨부 도면들과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해될 수 있다. 업계의 표준 관행에 따라 다양한 요부(要部)들은 실척으로 그려지지 않았으며, 예시만을 위해 사용된다는 것에 주의한다. 사실상, 다양한 요부들의 치수들은 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따라 반도체 디바이스를 제작하는 방법의 흐름도.
도 2 내지 5는 도 1의 방법에 따른 제작의 다양한 제작 스테이지들에서의 반도체 디바이스의 대략적인 단면도들.
도 6은 본 개시의 다양한 양상들에 따른 반도체 디바이스의 개략적인 단면도.
도 7은 본 개시의 다양한 양상들에 따라 반도체 디바이스를 제작하는 대안의 방법의 흐름도.
도 8 내지 11은 도 7의 방법에 따른 제작의 다양한 제작 스테이지들에서의 반도체 디바이스의 개략적인 단면도들.
도 12는 본 개시의 다양한 양상들에 따른 반도체 디바이스의 개략적인 단면도.
이하의 개시는 본 발명의 다양한 특징들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들은 본 개시를 단순화하기 위해 이하에 기술된다. 물론 이것들은 단순한 예들이고 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 요부 상에 또는 위의 제 1 요부의 형성은 제 1 및 제 2 요부들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고 제 1 및 제 2 요부들이 직접 접촉하지 않을 수 있도록 부가적인 요부들이 제 1 및 제 2 요부들 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및 글자들을 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이고, 그 차체가 설명된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다. 당업자는 명시적으로 기술되지 않았더라도 본 발명의 실시예들을 구현하는 다양한 등가물들을 고안할 수 있을 것이라고 이해된다.
이제 도면들로 넘어가서, 도 1은 본 개시의 일 실시예에 따라 반도체 디바이스를 제작하는 방법(100)의 흐름도이다. 방법(100)은 기판이 제공되는 블록(102)에서 시작한다. 블록(104)에서, 유전체층이 기판 위에 형성된다. 블록(106)에서, 트랜치들(trenches)이 유전체층에 형성된다. 방법은 시드층이 트랜치 내에서 기판 위에 형성되는 블록(108)으로 이어진다. 블록(110)에서, 활성층은 트랜치 내의 시드층 위에서 에피택셜(epi) 성장된다. 블록(112)에서 화학 기계적 연마 공정이 반도체 디바이스의 상부를 평탄화하도록 수행된다. 블록(114)에서 유전체층의 경화가 발생한다. 본 실시예에서, 유전체층의 경화는 인장 응력을 인접한 활성층에 도입한다. 방법(100)은 반도체 디바이스의 제작이 완료되는 블록(116)으로 이어진다. 부가적인 단계들이 방법(100) 이전에, 도중에, 이후에 제공될 수 있고, 기술된 단계들 중 일부는 방법의 다른 실시예들을 위해 대체 또는 제거될 수 있다. 이어지는 설명은 도 1의 방법에 따라 제작될 수 있는 반도체 디바이스의 다양한 실시예들을 예시한다.
도 2 내지 5는 도 1의 방법에 따라 제작의 다양한 제작 스테이지에서의 반도체 디바이스의 개략적인 단면도들을 예시한다. 도 2 내지 5는 본 개시의 신규한 개념들을 더욱 잘 이해하도록 명확성을 위해 단순화되었다는 것을 이해한다. 이제 도 2를 참조하여 반도체 디바이스(200)는 기판(210)을 포함한다. 기판(210)은 예를 들어, 실리콘(Si) 또는 게르마늄(Ge)과 같은 원소 반도체 재료, 또는 실리콘 게르마늄(SiGe) 또는 탄화 실리콘(SiC)과 같은 합금 반도체, 또는 비화 갈륨 또는 인화 인듐과 같은 화합물 반도체, 또는 다른 적합한 반도체 재료들로 형성될 수 있다. 일부 실시예들에 따라, 기판(210)은 질화 실리콘(SiN)을 포함할 수 있는 유전 재료 또는 다른 적합한 유전 재료들로 형성될 수 있다.
유전체층(212)이 기판(210) 위에 형성된다. 유전체층(212)은 양호한 압축 응력 특성들을 갖는 유전 재료들로 형성될 수 있다. 본 개시에 따른 실시예들 및 예들은 주로 질화 실리콘을 포함하는 압축 유전체층들을 참조하여 기술된다. 질화 실리콘 재료는 종종 화학식(Si3N4)으로 표현된다. 본 명세서에서, 질화 실리콘은 Si3N4와 다른 질화 실리콘 종들(silicon nitride species)을 포함하는 일반적인 화학식(SiN)에 의해 표현된다. 온도, 전력, 가스 유량, 및 간격과 같은 인자들은 소정의 응력 특성들을 갖는 유전체층(212)을 형성하도록 제어될 수 있다. 예를 들어, SiN 유전체층(212)의 응력은 약 섭씨 200°내지 약 섭씨 500°의 온도 범위를 갖는 증착 공정에 의해 조절될 수 있고, 약 100 와트 내지 약 1000 와트의 증착 RF 전력 범위, 약 20 sccm 내지 약 200 sccm의 범위의 유량 및 약 100 밀(mil) 내지 약 500 밀의 범위의 간격(spacing)을 갖는 증착 공정에 의해 조정될 수 있다. 유전체층(212)은 약 1000 옹스트롬 내지 약 3000 옹스트롬 범위의 두께를 가질 수 있다.
이제 도 3을 참조하여, 트랜치 영역(214)이 에칭 공정에 의해 형성된다. 본 실시예에서, 에칭 공정은 유전체층(212)의 일부를 제거함으로써 트랜치 영역(214)을 형성하기 위해 건식 에칭 공정, 습식 에칭 공정, 또는 건식 및 습식 에칭 공정의 조합을 포함한다. 건식 에칭 공정은 예를 들어, 약 5 mTorr 내지 약 15 mTorr의 범위의 압력, 약 300 와트 내지 약 900 와트의 범위의 전력, 약 100 sccm 내지 약 400 sccm의 범위의 유량을 갖는 HBr, 약 10sccm 내지 40sccm의 범위의 유량을 갖는 O2/He, 약 20 sccm 내지 약 60 sccm의 범위의 유량을 갖는 Cl2, 및 약 1 sccm 내지 약 20 sccm의 범위의 유량을 갖는 NF3를 활용한다. 에칭 공정은 하드 마스크층, 반사 방지층, 및 포토레지스트 마스크층을 이용할 수 있고, 이들의 형성 및 합성(formation and composition)은 이 기술 분야에 잘 알려져 있다.
도 3을 또한 참조하면, 일 실시예에 따라 트랜치 영역(214)을 형성한 이후, 시드층(220)은 트랜치 영역(214) 내에서 기판(210) 위에 형성될 수 있다. 시드층(220)은 약 2 옹스트롬 내지 약 50 옹스트롬의 두께를 갖는다. 그 수정 구조(crystal structure)로 인해, 시드층(220)은 "상향식(bottom up)" 공정에 의해 형성된다. 시드층(220)은 예를 들어, 화학-기상-증착(CVD) 공정을 이용하여 실리콘(Si)으로 형성될 수 있다. CVD 공정은 SiH4(Silane), SiH3Cl(Chlorosilane), SiH2Cl2(Dichlorosilane), SiHCl3(Trichlorosilane), SiCl4(Tetrachlorosilane), Si2H6(Disilane), 및 유사한 특성을 갖는 다른 재료들의 프리커서(precursor)를 이용할 수 있다. 시드층(220)의 형성 동안, 실리콘(Si)에 대한 압력, 온도, 가스 페이즈 비율(gas phase ratio)이 시드층(220)을 조정하는데 이용될 수 있다. 예를 들어, 압력은 약 0 대기(Atmosphere) 내지 약 1 대기의 범위를 가질 수 있고, 온도는 약 400°C 내지 약 1300°C의 범위를 가질 수 있고, 가스 페이즈 비율 HCl/Si은 약 0 내지 1의 범위를 가질 수 있다. 특정한 실시예들에서, 시드층(220)의 형성은 트랜치 영역(214) 내에서 기판(210) 위에 반도체 재료를 에피택셜(epi) 성장시키는 것을 용이하게 하는데 도움을 줄 수 있다. 이러한 실시예들에서, 기판(210)은 유전 재료를 포함할 수 있다.
도 4에서, 반도체 재료가 반도체 디바이스(200)의 스트레인드 구조들(strained structures)(활성층(222a) 및 활성층(222b))을 형성하도록 트랜치 영역(214) 내에 증착된다. 활성층(222a) 및 활성층(222b)의 재료는 기판(210)과 상이할 수 있다. 이러한 실시예들에서, 활성층(222a) 및 활성층(222b)은 반도체 디바이스의 캐리어 이동성을 가능하게 하도록 응력이 가해지고 그럼으로써 성능을 향상시킨다. 활성층(222a) 및 활성층(222b)은 에피택셜(epi) 성장될 수 있다. 에피택시 공정(epitaxy process)은 예를 들어, CVD 증착 기술들(예를 들어, 대기 압력 CVD(AP-CVD)/ 감소한 압력 CVD(RP-CVD)/ 저압력 CVD(LP-CVD)/ 기상-페이즈 에피택시(vapor-phase epitaxy; VPE) 및/또는 울트라-하이 진공(ultra-high vacuum) CVD(UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy), 금속-유기 화학적 기상 증착(MOCVD), 및/또는 다른 적합한 공정들을 이용할 수 있다. 또한, 에피택시 공정은 가스 및/또는 액체 프리커서들을 이용할 수 있다.
본 개시의 일 실시예에서, 활성층(222a)의 재료는 활성층(222b)의 재료와 동일하다. 이는 단계를 감소시킴으로써 제조 공정 동안 비용을 낮추기 위해 바람직할 수 있다. 예를 들어, 활성층(222a)의 재료 및 활성층(222b)의 재료는 실리콘 게르마늄(SiGe)일 수 있다. 다른 실시예에서, 활성층(222a)의 재료는 활성층(222b)의 재료와 상이하다. 이는 p형 금속-산화물-반도체 자계-효과 트랜지스터(PMOS) 및 n형 금속-산화물 반도체 자계 효과 트랜지스터(NMOS) 디바이스들 둘 다에 대한 활성층의 성능을 최적화하기 위해 바람직할 수 있다. 예를 들어, 활성층(222a)은 PMOS 디바이스의 활성층을 형성하기 위해 선택된 트랜치 영역(214) 내에 탄화 실리콘(SiC) 또는 실리콘 게르마늄(SiGe) 선택적으로 증착함으로써 형성될 수 있고, 활성층(222b)은 NMOS 디바이스의 활성층을 형성하기 위해 선택된 트랜치 영역(214) 내에 에피택셜 실리콘 게르마늄(epitaxial silicon germanium)(SiGe)을 선택적으로 증착함으로써 형성될 수 있다. 일 실시예에서, 활성층(222a) 및 활성층(222b)은 트랜치 영역(214) 내에서 기판(210) 위에 직접 에피택셜 실리콘을 증착함으로써 형성된다(즉, 시드층(220)이 없음). 대안적인 실시예에서, 활성층(222a) 및 활성층(222b)은 트랜치 영역(214) 내에서 시드층(220) 위에 직접 에피택셜 실리콘을 증착함으로써 형성된다.
본 개시의 특정 실시예들에서, 활성층(222a)의 응력은 활성층(222b)의 응력과 상이하다. 다른 실시예들에서, 활성층(222a)의 응력은 활성층(222b)의 응력과 동일하다. 활성층(222a)의 응력은 예를 들어, 탄화 실리콘(SiC) 재료의 탄화물(C) 농도를 제어함으로써 또는 실리콘 게르마늄(SiGe) 재료의 게르마늄(Ge) 농도를 제어함으로써 조정될 수 있다. 마찬가지로, 활성층(222b)의 응력은 예를 들어, 실리콘 게르마늄(SiGe) 재료의 게르마늄(Ge) 농도를 제어함으로써 조정될 수 있다. 예를 들어, 실리콘 게르마늄(SiGe)은 0 내지 100% 게르마늄(Ge)의 농도 범위를 가질 수 있고, 탄화 실리콘(SiC)은 0 내지 100% 탄화물(C)의 농도 범위를 가질 수 있다. 위의 예가 실리콘 게르마늄(SiGe) 및 탄화 실리콘(SiC)을 개시하지만, 활성층(222a) 및 활성층(222b)은 다른 적합한 반도체 재료들을 포함할 수 있다. 활성층(222a) 및 활성층(222b)의 형성 이후에, 화학 기계적 연마(CMP) 공정이 반도체 디바이스를 평탄화하기 위해 이용된다.
도 5에서, 활성층(222b)에 인접한 유전체층(212)은 경화 공정(224)에 의해 선택적으로 경화된다. 경화되지 않은 유전체층(212)은 212a로 표시되고, 경화된 유전체층은 212b로 표시된다. 경화 공정(224)은 피경화 영역들을 선택하도록 포토레지스트 마스크를 이용하는 것을 포함할 수 있다. 경화 공정(224)은 수소를 제거함으로써 경화 이전의 것과 비교해서 경화된 유전체층(212b)의 응력을 증가시키고; 그럼으로써 재결정화시에 유전체층의 수축을 야기한다. 예를 들어, 경화 공정(224) 이전에, 유전체층(212)의 수소 농도(Si-H 및 Si-N)는 2.4E17 atom/cm2(+- 1.0 E17)이고 경화 공정(224) 이후에, 유전체층(212)의 수소 농도(Si-H 및 Si-N)는 1.1E17 atom/cm2 (+- 1.0 E17)이다. 경화된 유전체층(212b)의 수축은 인장 응력을 인접한 활성층(222b)에 유발한다. 경화 공정(224)은 활성층(222b) 내의 인장 응력을 경화 공정(224) 이전에 약 100 Mpa 내지 약 500 Mpa에서 경화 공정(224) 이후에 약 0.5 Gpa 내지 약 2 Gpa로 변경시킬 수 있다.
본 개시의 일 실시예에 따라, 경화 공정(224)은 자외선들로 유전체층(212b)을 조사함으로써, 전자 빔 경화에 의해, 또는 레이저 경화에 의해 수행될 수 있다. 자외선 경화에 있어서, 이 공정은 미리 결정된 시간의 기간 동안 미리 결정된 환경에서 경화 챔버를 제어할 수 있는 조사 장치를 이용하는 것을 포함할 수 있다. 자외선 경화는 예를 들어, 약 100 W/m2 와 약 5000 W/m2 사이의 자외선 에너지, 약 200 nm 내지 약 500 nm의 파장, 약 300°C 내지 약 500°C의 온도, 및 약 2분 내지 약 20분의 처리 시간을 이용하여 수행된다. 자와선 경화는 질소, 아르곤, 헬륨과 같은 처리 가스들 또는 정상적인 공기(normal air)를 포함할 수 있다.
반도체 디바이스는 이하의 간략히 설명되는 바와 같은 제작이 계속된다. 도 6은 본 개시의 다양한 양상들에 따라, 반도체 디바이스(200)의 개략적인 단면도이다. 반도체 디바이스(200)는 p형 금속-산화물 반도체 자계 효과 트랜지스터(PMOS) 구조(252a) 및 n형 금속-산화물-반도체 자계-효과 트랜지스터(NMOS) 구조(252b)를 갖는 보완적인 금속-산화물-반도체 자계-효과 트랜지스터(CMOS) 구조로서 표현된다. PMOS 구조(252a)는 예를 들어, 활성층(222a)을 이용하여 형성될 수 있고, NMOS 구조(252b)는 예를 들어, 활성층(222b)을 이용하여 형성될 수 있다. PMOS 구조(252a) 및 NMOS 구조(252b)는 유전체층들(212a 및 212b)에 의해 분리된다. PMOS 구조(252a)는 게이트 전극(260a), 게이트 전극(260a)의 양 측들 상에 소스 영역(262a) 및 드레인 영역(264a), 및 소스 영역(262a)과 드레인 영역(264a) 사이의 영역인 채널을 포함한다. NMOS 구조(252b)는 게이트 전극(260b), 게이트 전극(260b)의 양 측들 상에 소스 영역(262b) 및 드레인 영역(264b), 및 소스 영역(262b)과 드레인 영역(264b) 사이의 영역인 채널을 포함한다.
경화되지 않은 유전체층(212a)은 한 측상에서 압축 응력을 PMOS 구조(252a)의 인접한 활성층(222a) 및 채널 영역에 유발하고, 경화된 유전체층(212b)은 다른 측 상에서 인장 응력을 유발한다. 유발된 응력은 기판(210)의 표면과 평행한 방향이다(동위상 인장 응력). PMOS 구조(252a)의 채널 영역 내의 순 응력(net stress)은 압축적이다. 채널 영역에 인가된 압축력은 PMOS 구조(252a)의 정공 이동성을 개선하는데 있어 효과적이다. 본 실시예가 전체 유전체층(212b)이 경화되는 것으로서 도시되었지만, 경화 공정은 활성층(222a)에 인접한 유전체층(212b)의 일부만이 경화되지 않은 상태로 남아있으면서 활성층(222b)에 인접한 유전체층(212b)이 일부만이 경화되도록 될 수 있다는 것을 이해해야 한다. 이럼으로써, 유전체층(212b)은 단지 부분적으로만 경화될 수 있다.
위에서 개시된 바와 같이, 경화 공정(224)으로부터 발생하는 유전체층(212b) 응력 특성들은 인장 응력을 기판(210)의 표면과 평행한 방향으로 NMOS 구조(252b)의 채널 영역 및 인접한 활성 영역(222b)에 유발한다(동위상 인장 응력). 채널 영역 내의 인장 응력은 이번엔 NMOS 구조(252b)의 전자 이동성을 개선한다.
도 7은 본 개시의 다른 실시예에 따른 반도체 디바이스의 제작을 위한 방법(300)의 흐름도이다. 방법(300)은 기판이 제공되는 블록(302)에서 시작한다. 블록(304)에서, 유전체층이 기판 위에 형성된다. 블록(306)에서, 유전체층의 경화가 발생한다. 블록(304)의 유전체층들의 형성 및 블록(306)의 경화 공정들의 다수의 반복들이 유전체층의 소정의 전체 두께 및 경화 공정의 파워에 의존하여 수행될 수 있다. 방법은 트랜치들이 유전체층에 형성되는 블록(308)으로 이어진다. 블록(310)에서, 시드층이 트랜치 내에서 기판 위에 형성될 수 있다. 블록(312)에서, 활성층은 트랜치 내의 시드층 위에서 에피택셜(epi) 성장된다. 블록(314)에서 화학 기계적 연마(CMP) 공정이 반도체 디바이스 상에서 수행된다. 블록(300)은 반도체 디바이스의 제작이 완료되는 블록(316)으로 이어진다. 부가적인 단계들이 방법(300) 이전에, 도중에, 이후에 제공될 수 있고, 기술된 단계들 중 일부는 방법의 다른 실시예들을 위해 대체 또는 제거될 수 있다. 이어지는 설명은 도 7의 방법에 따라 제작될 수 있는 반도체 디바이스의 다양한 실시예들을 예시한다.
도 8 내지 11은 도 7의 방법에 따른 제작의 다양한 제작 스테이지들에서의 반도체 디바이스의 개략적인 단면도를 예시한다. 이제 도 8을 참조하여, 기판(410)이 제공된다. 기판(410)은 예를 들어, 실리콘(Si) 또는 게르마늄(Ge)과 같은 원소 반도체 재료, 또는 실리콘 게르마늄(SiGe) 또는 탄화 실리콘(SiC)과 같은 합금 반도체, 또는 비화 갈륨 또는 인화 인듐과 같은 화합물 반도체, 또는 다른 적합한 반도체 재료들로 형성될 수 있다. 다른 실시예들에 따라, 기판(410)은 질화 실리콘(SiN)을 포함할 수 있는 유전 재료 또는 다른 적합한 유전 재료들로 형성될 수 있다.
도 8을 또한 참조하여, 유전체층(412)이 기판(410) 위에 형성된다. 유전체층(412)은 양호한 압축 응력 특성들을 갖는 유전 재료들로 형성될 수 있다. 본 개시에 따른 실시예들 및 예들은 주로 질화 실리콘을 포함하는 압축 유전체층들을 참조하여 기술된다. 질화 실리콘 재료는 종종 화학식(Si3N4)으로 표현된다. 본 명세서에서, 질화 실리콘은 Si3N4와 다른 질화 실리콘 종들을 포함하는 일반적인 화학식(SiN)에 의해 표현된다. 온도, 전력, 가스 유량, 및 간격과 같은 인자들은 소정의 응력 특성들을 갖는 유전체층(412)을 형성하도록 제어될 수 있다. 예를 들어, SiN 유전체층(12)의 응력은 약 섭씨 200°내지 약 섭씨 500°의 온도 범위를 갖는 증착 공정에 의해 조절될 수 있고, 약 100 와트 내지 약 1000 와트의 증착 RF 전력 범위, 약 20 sccm 내지 약 200 sccm의 범위의 유량 및 약 100 밀 내지 약 500 밀의 범위의 간격을 갖는 증착 공정에 의해 조정될 수 있다. 유전체층(412)은 약 1000 옹스트롬 내지 약 3000 옹스트롬 범위의 두께를 가질 수 있다. 유전체층은 다수의 유전체층을 포함하는 경우, 이하에 설명되는 경화 공정 이전의 각 개별적인 유전체층의 두께는 유전체층(412)의 원하는 전체 두께 및 수소를 방출(drive out)하는 경화 공정(413)의 능력에 따라 변할 것이다.
도 9에서, 유전체층(412)이 기판(410) 위에 형성되고, 유전체층(412)의 경화 공정(413)이 일어난다. 본 개시의 일 실시예에 따라, 포토레지스트 마스크가 유전체층(412)을 선택적으로 경화하기 위해 유전체층(412) 위에 제공될 수 있다. 비-경화된 유전체층(412)은 412a로 표시되고, 경화된 유전체층은 412b로 표시된다. 경화 공정(413)은 수소를 제거함으로써 경화 이전의 것과 비교해서 경화된 유전체층(412b)의 응력을 증가시키고; 그럼으로써 재결정화시에 유전체층의 수축을 야기한다. 예를 들어, 경화 공정(413) 이전에, 유전체층(412)의 수소 농도(Si-H 및 Si-N)는 2.4E17 atom/cm2(+- 1.0 E17)이고 경화 공정(413) 이후에, 유전체층(412)의 수소 농도(Si-H 및 Si-N)는 1.1E17 atom/cm2 (+- 1.0 E17)이다. 경화된 유전체층(412b)의 수축은 인장 응력을 인접한 활성층(422b)에 유발한다. 경화 공정(413)은 활성층(422b) 내의 인장 응력을 경화 공정(413) 이전에 약 100 Mpa 내지 약 500 Mpa에서 경화 공정(413) 이후에 약 0.5 Gpa 내지 약 2 Gpa로 변경시킬 수 있다. 유전체층(412)의 형성 및 경화 공정(413)의 다수의 반복들은 유전체층(412a,b)의 원하는 전체 두께에 의존하여 수행될 수 있다.
본 개시의 일 실시예에 따라, 경화 공정(413)은 자외선들로 유전체층(212b)을 조사함으로써, 전자 빔 경화에 의해, 또는 레이저 경화에 의해 수행될 수 있다. 자외선 경화에 있어서, 이 공정은 미리 결정된 시간의 기간 동안 미리 결정된 환경으로 경화 챔버를 제어할 수 있는 조사 장치를 이용하는 것을 포함할 수 있다. 자외선 경화는 예를 들어, 약 100 W/m2 와 약 5000 W/m2 사이의 자외선 에너지, 약 200nm 내지 약 500nm의 파장, 약 300°C 내지 약 500°C의 온도, 및 약 2분 내지 약 20분의 처리 시간을 이용하여 수행된다. 자와선 경화는 질소, 아르곤, 헬륨과 같은 처리 가스들 또는 정상적인 공기를 포함할 수 있다.
이제 도 10을 참조하여, 경화 공정(413)이 수행된 이후, 트랜치 영역(414)이 에칭 공정에 의해 형성된다. 본 실시예에서, 에칭 공정은 유전체층(412)의 일부를 제거함으로써 트랜치 영역(414)을 형성하기 위해 건식 에칭 공정, 습식 에칭 공정, 또는 건식 및 습식 에칭 공정의 조합을 포함한다. 건식 에칭 공정은 예를 들어, 약 5 mTorr 내지 약 15 mTorr의 범위의 압력, 약 300와트 내지 약 900와트의 범위의 전력, 약 100sccm 내지 약 400 sccm의 범위의 유량을 갖는 HBr, 약 10sccm 내지 40sccm의 범위의 유량을 갖는 O2/He, 약 20 sccm 내지 약 60 sccm의 범위의 유량의 갖는 C12, 및 약 1 sccm 내지 약 20 sccm의 범위의 유량을 갖는 NF3를 활용한다. 에칭 공정은 하드 마스크층, 반사 방지층, 및 포토레지스트 마스크층을 이용할 수 있고, 이들의 형성 및 합성은 이 기술 분야에 잘 알려져 있다.
도 10을 또한 참조하여, 본 개시의 일 실시예에 따라 트랜치 영역(214)을 형성한 이후, 시드층(420)은 트랜치 영역(414) 내에서 기판(410) 위에 형성될 수 있다. 시드층(420)은 약 2 옹스트롬 내지 약 50 옹스트롬의 두께를 갖는다. 그 수정 구조로 인해, 시드층(420)은 "상향식" 공정에 의해 형성된다. 시드층(420)은 예를 들어, 화학-기상-증착(CVD) 공정을 이용하여 실리콘(Si)으로 형성될 수 있다. CVD 공정은 SiH4(Silane), SiH3Cl(Chlorosilane), SiH2Cl2(Dichlorosilane), SiHCl3(Trichlorosilane), SiCl4(Tetrachlorosilane), Si2H6(Disilane), 및 유사한 특성을 갖는 다른 재료들의 프리커서(precursor)를 이용할 수 있다. 시드층(420)의 형성 동안, 압력, 온도, 가스 페이즈 비율과 같은 인자들이 시드층(420)을 조정하는데 이용될 수 있다. 예를 들어, 압력은 약 0 대기 내지 약 1 대기의 범위를 가질 수 있고, 온도는 약 400°C 내지 약 1300°C의 범위를 가질 수 있고, 가스 페이즈 비율 HCl/Si은 약 0 내지 1의 범위를 가질 수 있다. 특정한 실시예들에서, 시드층(420)의 형성은 트랜치 영역(414) 내에서 기판(410) 위에 반도체 재료를 에피택셜(epi) 성장시키는 것을 용이하게 하는데 도움을 줄 수 있다. 이러한 실시예들에서, 기판(410)은 유전 재료를 포함할 수 있다.
이제 도 11을 참조하여, 반도체 재료가 반도체 디바이스(400)의 스트레인드(strained) 구조들(활성층(422a) 및 활성층(422b))을 형성하도록 트랜치 영역(414) 내에 증착된다. 활성층(422a) 및 활성층(422b)의 재료는 기판(410)의 재료와 상이할 수 있다. 이러한 실시예들에서, 활성층(422a) 및 활성층(422b)은 반도체 디바이스의 캐리어 이동성을 가능하게 하도록 응력이 가해지고 그럼으로써 성능을 향상시킨다. 활성층(422a) 및 활성층(422b)은 에피택셜(epi) 성장될 수 있다. 에피택시 공정은 예를 들어, CVD 증착 기술들(예를 들어, 대기 압력 CVD(AP-CVD)/ 감소한 압력 CVD(RP-CVD)/ 저압력 CVD(LP-CVD)/ 기상-페이즈 에피택시(VPE) 및/또는 울트라-하이 진공(CVD(UHV-CVD)), 분자 빔 에피택시, 금속-유기 화학적 기상 증착(MOCVD), 및/또는 다른 적합한 공정들을 이용할 수 있다. 에피택시 공정은 가스 및/또는 액체 프리커서들을 이용할 수 있다.
본 개시의 일 실시예에서, 활성층(422a)의 재료는 활성층(422b)의 재료와 동일하다. 이는 단계를 감소시킴으로써 제조 공정 동안 비용을 낮추기 위해 바람직할 수 있다. 예를 들어, 활성층(422a)의 재료 및 활성층(422b)의 재료는 실리콘 게르마늄(SiGe)일 수 있다. 다른 실시예에서, 활성층(422a)의 재료는 활성층(422b)의 재료와 상이하다. 이는 p형 금속-산화물-반도체 자계-효과 트랜지스터(PMOS) 및 n형 금속-산화물 반도체 자계 효과 트랜지스터(NMOS) 디바이스들 둘 다에 대한 활성층의 성능을 최적화하기 위해 바람직할 수 있다. 예를 들어, 활성층(422a)은 PMOS 디바이스의 활성층을 형성하기 위해 선택된 트랜치 영역(414) 내에 탄화 실리콘(SiC) 또는 실리콘 게르마늄(SiGe) 선택적으로 증착함으로써 형성될 수 있고, 활성층(422b)은 NMOS 디바이스의 활성층을 형성하기 위해 선택된 트랜치 영역(414) 내에 에피택셜 실리콘 게르마늄(SiGe)을 선택적으로 증착함으로써 형성될 수 있다. 일부 실시예에서, 활성층(422a) 및 활성층(422b)은 트랜치 영역(414) 내에서 기판(410) 위에 직접 에피택셜 실리콘을 증착함으로써 형성된다(즉, 시드층(420)이 없음). 대안적인 실시예에서, 활성층(422a) 및 활성층(422b)은 트랜치 영역(414) 내에서 시드층(420) 위에 직접 에피택셜 실리콘을 증착함으로써 형성된다.
본 실시예에서, 활성층(422a)의 응력은 탄화 실리콘(SiC) 재료의 탄화물(C) 농도를 제어함으로써 또는 실리콘 게르마늄(SiGe) 재료의 게르마늄(Ge) 농도를 제어함으로써 조정될 수 있다. 마찬가지로, 활성층(422b)의 응력은 예를 들어, 실리콘 게르마늄(SiGe) 재료의 게르마늄(Ge) 농도를 제어함으로써 조정될 수 있다. 예를 들어, 실리콘 게르마늄(SiGe)은 0 내지 100% 게르마늄(Ge)의 농도 범위를 가질 수 있고, 탄화 실리콘(SiC)은 0 내지 100% 탄화물(C)의 농도 범위를 가질 수 있다. 위의 예가 실리콘 게르마늄(SiGe) 및 탄화 실리콘(SiC)을 개시하지만, 활성층(422a) 및 활성층(422b)은 다른 적합한 반도체 재료들을 포함할 수 있다. 활성층(422a) 및 활성층(422b)의 형성 이후에, 화학 기계적 연마(CMP) 공정이 반도체 디바이스를 평탄화하기 위해 이용된다.
도 12는 본 개시의 다양한 양상들에 따라, 반도체 디바이스(400)의 개략적인 단면도이다. 반도체 디바이스(400)는 p형 금속-산화물 반도체 자계 효과 트랜지스터(PMOS) 구조(452a) 및 n형 금속-산화물-반도체 자계-효과 트랜지스터(NMOS) 구조(452b)를 갖는 보완적인 금속-산화물-반도체 자계-효과 트랜지스터(CMOS) 구조로서 표현된다. PMOS 구조(452a)는 예를 들어, 활성층(422a)을 이용하여 형성될 수 있고, NMOS 구조(452b)는 예를 들어, 활성층(422b)을 이용하여 형성될 수 있다. PMOS 구조(452a) 및 NMOS 구조(452b)는 유전체층들(412a 및 412b)에 의해 분리된다. PMOS 구조(452a)는 게이트 전극(460a), 게이트 전극(460a)의 양 측들 상에 소스 영역(462a) 및 드레인 영역(464a), 및 소스 영역(462a)과 드레인 영역(464a) 사이의 영역인 채널을 포함한다. NMOS 구조(452b)는 게이트 전극(460b), 게이트 전극(460b)의 양 측들 상에 소스 영역(462b) 및 드레인 영역(464b), 및 소스 영역(462b)과 드레인 영역(464b) 사이의 영역인 채널을 포함한다.
유전체층(412a) 및 유전체층(412b)은 PMOS 구조(452a)와 NMOS 구조(452b)를 분리한다. 유전체층(412a)은 압축 응력을 한 측상에서 PMOS 구조(452a)의 인접한 활성층(422a) 및 채널 영역 한 측에 유발하고, 유전체층(412b)은 다른 측상에서 인장 응력을 유발한다. 유발된 응력은 기판(410)의 표면과 평행한 방향이다(동위상 인장 응력). PMOS 구조(452a)의 채널 영역 내의 응력의 합은 압축적이다. 채널 영역에 인가된 압축력은 PMOS 구조(452a)의 정공 이동성을 개선하는데 있어 효과적이다. 본 실시예가 전체 유전체층(412b)이 경화되는 것으로서 도시되었지만, 경화 공정은 활성층(422a)에 인접한 유전체층(412b)의 일부만이 비-경화된 채로 남아있으면서 활성층(422b)에 인접한 유전체층(412b)이 일부만이 경화되도록 될 수 있다는 것을 이해해야 한다.
위에서 개시된 바와 같이, 경화 공정(413)으로부터 발생하는 유전체층(412b) 응력 특성들은 인장 응력을 기판(410)의 표면과 평행한 방향으로 NMOS 구조(452b)의 채널 영역 및 인접한 활성 영역(422b)에 유발한다(동위상 인장 응력). 채널 영역 내의 인장 응력은 이번엔 NMOS 구조(452b)의 전자 이동성을 개선한다.
특정한 실시예에서, 방법(100) 및 방법(300)은 제 1 반도체 디바이스 상에 적층된 제 2 및 제 3 반도체 디바이스를 갖는 3-D 디바이스 구조의 형성으로 지속된다. 제 2 반도체 디바이스 및 제 3 반도체 디바이스는 제 2 및 제 3 기판이 다른 디바이스로부터 하나의 디바이스를 분리하는 유전체층을 포함한다는 차이를 갖고 제 1 반도체 디바이스와 유사한 방식으로 형성된다.
따라서 반도체 디바이스를 제조하는 방법이 제공된다. 방법은 기판을 제공하는 단계 및 상기 기판 위에 유전체층을 형성하는 단계를 포함한다. 상기 방법은 유전체층 내에서 유전체층을 통해 연장하는 제 1 트랜치를 형성하는 단계 및 제 1 트랜치 내에서 제 1 활성층을 에피택셜(epi) 성장시키는 단계 및 제 1 활성층에 인접한 유전체층을 방사선 에너지로 선택적으로 경화시키는 단계를 더 포함한다.
일부 실시예들에서 방법은 유전체층 내에서 유전체층을 통해 연장하는 제 2 트랜치를 형성하는 단계; 및 제 2 트랜치 내에서 제 2 활성층을 에피택셜(epi) 성장시키는 단계를 더 포함한다. 상기 방법은 기판과 제 1 활성층 사이에 개재된 제 1 시드층을 형성하는 단계 및 기판과 제 2 활성층 사이에 개재된 제 2 시드층을 형성하는 단계를 더 포함한다. 특정한 실시예들에서, 제 1 시드층을 형성하는 단계 및 제 2 시드층을 형성하는 단계는 실리콘(Si)을 포함한다. 일부 실시예들에서, 제 2 활성층을 형성하는 단계는 탄화 실리콘(SiC)을 포함한다. 다른 실시예들에서, 제 1 활성층을 형성하는 단계는 실리콘 게르마늄(SiGe)을 포함한다. 일부 실시예들에서, 유전체층을 형성하는 단계는 질화 실리콘(SiN)을 포함한다. 특정 실시예들에서, 유전체층을 방사선 에너지로 선택적으로 경화시키는 단계는 자외선 경화, 전자빔 경화, 및 레이저 경화 중 하나를 더 포함한다. 또한, 다양한 실시예들에서, 유전체층을 방사선 에너지로 선택적으로 경화시키는 것은 제 1 활성층에 동위상 인장 응력을 가하도록 동작한다.
또한, 반도체 디바이스가 제공된다. 반도체 디바이스는 NMOS 영역 및 PMOS 영역을 갖는 기판을 포함한다. 반도체 디바이스는 기판의 NMOS 영역에서 기판 위에 배치된 자외선 처리된 유전체층 및 기판의 PMOS 영역에서 기판 위에 배치된 자외선 처리되지 않은 유전체층(non-ultraviolet treated dielectric layer)을 포함한다. 또한, 반도체 디바이스는 기판의 NMOS 영역에서 기판 위에 배치된 p형 에피택셜 실리콘 활성층을 포함하고, 여기서, p형 에피택셜 실리콘 활성층은 자외선 처리된 유전체층의 적어도 하나의 측벽에 인접하고, 자외선 처리된 유전체층은 p형 에피택셜 실리콘 활성층 내에 인장 응력을 가하고, 자외선 처리되지 않은 유전체층은 n형 에피택셜 실리콘 활성층 내에 압축 응력을 가한다.
일부 실시예들에서, 반도체 디바이스는 기판과 p형 에피택셜 실리콘 활성층 사이에 개재된 제 1 시드층 및 기판과 n형 에피택셜 실리콘 활성층 사이에 개재된 제 2 시드층을 더 포함한다. 다른 실시예들에서, 자외선 처리된 유전체층은 질화 실리콘(SiN)을 포함하고, p형 에피택셜 실리콘 활성층과 n형 에피택셜 실리콘 활성층을 분리하도록 구성된다. 특정 실시예들에서, p형 에피택셜 실리콘 활성층은 실리콘 게르마늄(SiGe)을 포함한다. 일부 실시예들에서, n형 에피택셜 실리콘 활성층은 탄화 실리콘(SiC)을 포함한다.
또한, 반도체 디바이스를 제조하는 방법의 대안의 실시예가 제공된다. 상기 방법은 기판을 제공하는 단계 및 기판 위에 제 1 응력 특성을 갖는 유전체층을 형성하는 단계를 포함한다. 상기 방법은 유전체층의 부분들을 경화시키는 단계를 더 포함하고, 여기서, 상기 유전체층의 경화 부분들은 제 1 응력 특성으로부터 제 2 응력 특성으로 유전체층의 경화된 부분들의 응력 특성을 변경하도록 동작하고, 상기 제 1 응력 특성은 상기 제 2 응력 특성과 상이하다. 또한, 상기 방법은 개구를 갖는 하드 마스크층을 형성하는 단계 및 하드 마스크층의 개구 내에서 상기 유전체층 및 상기 기판을 에칭함으로써 복수의 트랜치들을 형성하는 단계를 포함한다. 상기 방법은 복수의 트랜치들 내에서 기판 위에 시드층을 형성하는 단계 및 복수의 트랜치들 내에서 시드층 위에 제 1 반도체 재료를 선택적으로 에피택셜 성장시키는 단계 및 제 2 복수의 트랜치들 내에서 상기 시드층 위에 제 2 반도체 재료를 선택적으로 에피택셜 성장시키는 단계를 포함한다.
일부 실시예들에서, 유전체층은 질화 실리콘(SiN)을 포함한다. 특정 실시예들에서, 제 1 반도체 재료는 실리콘 게르마늄(SiGe)을 포함한다. 다양한 실시예들에서, 제 2 반도체 재료는 탄화 실리콘(SiC)을 포함한다. 일 실시예에서, 유전체층의 부분들을 경화시키는 단계는 유전체층으로부터 수소를 제거하는 단계를 더 포함한다. 일부 실시예들에서, 유전체층의 부분들을 경화시키는 단계는 자외선을 이용하는 단계를 더 포함한다.
개시된 반도체 디바이스는 디지털 회로, 이미징 센서 디바이스들, 이종-반도체 디바이스, 동적 랜덤 액세스 메모리(DRAM) 셀, 단일 전자 트랜지스터(SET), 및/또는 다른 마이크로전자 디바이스들(microelectronic devices)(여기서 집합적으로 마이크로전자 디바이스들이라고 칭함)과 같은 다양한 응용들에 사용될 수 있다. 물론, 본 개시의 양상들은 단일-게이트 트랜지스터들, 더블-게이트 트랜지스터들, 및 다른 다중-게이트 트랜지스터들을 포함하는 다른 형태의 트랜지스터에 응용 가능한 및/또는 쉽게 적응 가능하고, 센서 셀들, 메모리 셀들, 로직 셀들 등을 포함하는 다수의 상이한 응용들에 이용될 수 있다.
위의 개시는 예를 들어, 본 발명의 상이한 특징들을 구현하기 위해, 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들은 본 개시를 단순화하도록 위에서 기술된다. 물론, 이들은 단순한 예들이며 한정하도록 의도되지 않는다. 이에 따라, 여기서 개시된 컴포넌트들은 본 개시의 범위로부터 벗어남 없이 여기서 도시된 예시적인 실시예들과 상이한 방식들로 배열, 조합, 또는 구성될 수 있다.
위에서는 당업자가 본 개시의 양상들을 보다 잘 이해하도록 몇 개의 실시예들의 특징을 약술하였다. 당업자는 그들이 여기서 소개한 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적들을 수행하도록 다른 공정들 및 구조들을 설계 또는 변경하기 위해 본 개시를 기본(basis)으로서 쉽게 이용할 수 있다는 것을 이해해야 한다. 당업자는 이러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 그들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 대체들, 및 변화들을 가할 수 있다는 것 또한 깨달아야 한다.

Claims (11)

  1. 반도체 디바이스를 제조하는 방법으로서
    기판을 제공하는 단계;
    상기 기판 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 제 1 트랜치를 형성하는 단계로서, 상기 제 1 트랜치는 상기 유전체층을 통해 연장되는 것인, 상기 제 1 트랜치 형성 단계;
    상기 제 1 트랜치 내에서 제 1 활성층을 에피택셜(epitaxially; epi) 성장시키는 단계; 및
    상기 제 1 활성층에 동위상 인장 응력(in plane tensile stress)을 가하도록 상기 제 1 활성층에 인접한 유전체층을 방사선 에너지를 이용하여 선택적으로 경화시키는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전체층 내에 제 2 트랜치를 형성하는 단계; 및
    상기 제 2 트랜치 내에서 제 2 활성층을 에피택셜(epi) 성장시키는 단계를 더 포함하고, 상기 제 2 트랜치는 상기 유전체층을 통해 연장되는 것인 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 기판과 상기 제 1 활성층 사이에 개재되는 제 1 시드층을 형성하는 단계 및 상기 기판과 상기 제 2 활성층 사이에 개재되는 제 2 시드층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체층을 방사선 에너지를 이용하여 선택적으로 경화시키는 단계는 자외선 경화, 전자빔 경화 및 레이저 경화 중 하나를 더 포함하는 것인 반도체 디바이스 제조 방법.
  5. 삭제
  6. 반도체 디바이스로서,
    NMOS 영역 및 PMOS 영역을 갖는 기판;
    상기 기판의 상기 NMOS 영역에서 상기 기판 위에 배치된 자외선 처리된 유전체층;
    상기 기판의 상기 PMOS 영역에서 상기 기판 위에 배치된 자외선 처리되지 않은 유전체층(non-ultraviolet treated dielectric layer);
    상기 기판의 상기 NMOS 영역에서 상기 기판 위에 배치된 p형 에피택셜 실리콘 활성층으로서, 상기 p형 에피택셜 실리콘 활성층은 상기 자외선 처리된 유전체층의 적어도 하나의 측벽에 인접하고, 상기 자외선 처리된 유전체층은 상기 p형 에피택셜 실리콘 활성층 내에 인장 응력을 가하는 것인 p형 에피택셜 실리콘 활성층; 및
    상기 기판의 상기 PMOS 영역에서 상기 기판 위에 배치된 n형 에피택셜 실리콘 활성층을 포함하고,
    상기 n형 에피택셜 실리콘 활성층은 상기 자외선 처리되지 않은 유전체층의 적어도 하나의 측벽에 인접하고, 상기 자외선 처리되지 않은 유전체층은 상기 n형 에피택셜 실리콘 활성층 내에 압축 응력(compressive stress)을 가하는 것인 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 기판과 상기 p형 에피택셜 실리콘 활성층 사이에 개재된 제 1 시드층 및 상기 기판과 상기 n형 에피택셜 실리콘 활성층 사이에 개재된 제 2 시드층을 더 포함하는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 자외선 처리된 유전체층은 질화 실리콘(SiN)을 포함하고, 상기 p형 에피택셜 실리콘 활성층과 상기 n형 에피택셜 실리콘 활성층을 분리하도록 구성되는 것인 반도체 디바이스.
  9. 반도체 디바이스 제조 방법으로서,
    기판을 제공하는 단계;
    상기 기판 위에 제 1 응력 특성을 갖는 유전체층을 형성하는 단계;
    상기 유전체층의 부분들을 경화시키는 단계로서, 상기 유전체층의 부분들의 경화는 제 1 응력 특성으로부터 제 2 응력 특성으로 상기 유전체층의 경화된 부분들의 응력 특성을 변경하도록 동작하고, 상기 제 1 응력 특성은 상기 제 2 응력 특성과 상이한 것인 단계;
    상기 유전체층을 에칭함으로써 복수의 트랜치들을 형성하는 단계;
    상기 복수의 트랜치들 내에서 상기 기판 위에 시드층을 형성하는 단계;
    제 1 복수의 트랜치들 내에서 상기 시드층 위에 제 1 반도체 재료를 선택적으로 에피택셜 성장시키는 단계; 및
    제 2 복수의 트랜치들 내에서 상기 시드층 위에 제 2 반도체 재료를 선택적으로 에피택셜 성장시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 유전체층의 부분들의 경화는 상기 유전체층으로부터 수소를 제거하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    상기 유전체층의 부분들의 경화는 자외선을 이용하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
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