CN102790014A - 经受应力的半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及制造半导体器件的方法。示例性半导体器件及制造该半导体器件的方法提高了载流子迁移率。该方法包括：提供衬底；在衬底上方形成介电层；在介电层内形成第一沟槽，其中，第一沟槽延伸穿过介电层；在第一沟槽内外延(epi)生长第一有源层；以及利用辐射能量选择性地固化邻近第一有源层的介电层。本发明还提供了一种经受应力的半导体器件及其制造方法。

Description

经受应力的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出了一代又一代IC，每代IC都比前一代IC具有更小更复杂的电路。然而，这些改进同时还增加了处理和制造IC的复杂程度，对于这些即将实现的改进，需要在IC处理和制造中进行类似的改进。在IC的发展期间，随着几何尺寸(即，利用制造工艺可以形成的最小元件或者线)的减小，功能密度(即，单位芯片面积的互连器件的数量)通常会增大。这种按比例缩小的工艺通常提高了生产效率，并且降低了相关成本，从而带来了好处。在缩放趋势期间，可以期望改进了场效应晶体管(FET)的性能。改进FET性能的一种方法是增强沟道区域内的载流子迁移率，该沟道区域为FET的源极和漏极之间的区域。随着器件的持续按比例缩小，尽管现有的方式开始时解决了一些性能问题，但是现有的方式并未在所有方面都完全令人满意。因此，亟需一种改进的制造工艺(及所得到的器件)。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供衬底；在所述衬底上方形成介电层；在所述介电层内形成第一沟槽，其中，所述第一沟槽延伸穿过所述介电层；在所述第一沟槽内外延(epi)生长第一有源层；以及利用辐射能量选择性地固化邻近所述第一有源层的所述介电层。
在该方法中，其中，形成的所述第一有源层包含硅锗(SiGe)。
在该方法中，其中，形成的所述介电层包含氮化硅(SiN)。
在该方法中，其中，利用辐射能量选择性地固化所述介电层进一步包括紫外线固化、电子束固化、以及激光固化中的一种。
在该方法中，其中，通过利用辐射能量选择性地固化所述介电层，将平面张应力施加到所述第一有源层。
在该方法中，进一步包括：在所述介电层内形成第二沟槽，其中，所述第二沟槽延伸穿过所述介电层；以及在所述第二沟槽内外延(epi)生长第二有源层。
在该方法中，进一步包括：在所述介电层内形成第二沟槽，其中，所述第二沟槽延伸穿过所述介电层，以及在所述第二沟槽内外延(epi)生长第二有源层；且该方法还包括：形成插入在所述衬底和所述第一有源层之间的第一种子层，并且形成插入在所述衬底和所述第二有源层之间的第二种子层。
在该方法中，进一步包括：在所述介电层内形成第二沟槽，其中，所述第二沟槽延伸穿过所述介电层，以及在所述第二沟槽内外延(epi)生长第二有源层；且该方法还包括：形成插入在所述衬底和所述第一有源层之间的第一种子层，并且形成插入在所述衬底和所述第二有源层之间的第二种子层，并且其中，形成的所述第一种子层和形成的所述第二种子层都包含硅(Si)。
在该方法中，进一步包括：在所述介电层内形成第二沟槽，其中，所述第二沟槽延伸穿过所述介电层；以及在所述第二沟槽内外延(epi)生长第二有源层；并且其中，形成的所述第二有源层包含碳化硅(SiC)。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底，具有NMOS区域和PMOS区域；经过紫外线处理的介电层，设置在所述衬底的所述NMOS区域中的所述衬底上方；未经过紫外线处理的介电层，设置在所述衬底的所述PMOS区域中的所述衬底上方；p型外延硅有源层，设置在所述衬底的所述NMOS区域中的所述衬底上方，其中，所述p型外延硅有源层邻近所述经过紫外线处理的介电层的至少一个侧壁，并且其中，所述经过紫外线处理的介电层向所述p型外延硅有源层内施加张应力；以及n型外延硅有源层，设置在所述衬底的所述PMOS区域中的所述衬底上方，其中，所述n型外延硅有源层邻近所述未经过紫外线处理的介电层的至少一个侧壁，并且其中，所述未经过紫外线处理的介电层向所述n型外延硅有源层内施加压应力。
在该半导体器件中，进一步包括：第一种子层，插入在所述衬底和所述p型外延硅有源层之间，以及第二种子层，插入在所述衬底和所述n型外延硅有源层之间。
在该半导体器件中，其中，所述经过紫外线处理的介电层包含氮化硅(SiN)，并且被配置为将所述p型外延硅有源层和所述n型外延硅有源层隔离。
在该半导体器件中，其中，所述p型外延硅有源层包含硅锗(SiGe)。
在该半导体器件中，其中，所述n型外延硅有源层包含碳化硅(SiC)。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：提供衬底；在所述衬底上方形成介电层，其中，所述介电层具有第一应力特性；固化所述介电层的部分，其中，通过固化所述介电层的部分，将经过固化的所述介电层的部分的所述应力特性从第一应力特性改变为第二应力特性，并且其中，所述第一应力特性与所述第二应力特性不同；通过蚀刻所述介电层形成多个沟槽；在所述多个沟槽内的所述衬底上方形成种子层；在第一多个沟槽内的所述种子层上方选择性地外延生长第一半导体材料；以及在第二多个沟槽内的所述种子层上方选择性地外延生长第二半导体材料。
在该方法中，其中，形成的所述介电层包含氮化硅(SiN)。
在该方法中，其中，形成的所述第一半导体材料包含硅锗(SiGe)。
在该方法中，其中，形成的所述第二半导体材料包含碳化硅(SiC)。
在该方法中，其中，固化所述介电层的部分进一步包括：从所述介电层去除氢。
在该方法中，其中，固化所述介电层的部分进一步包括：使用紫外光。
附图说明
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。
图1是根据本发明的各个方面的半导体器件的制造方法的流程图。
图2-图5是根据图1的制造方法的处于各个制造阶段的半导体器件的示意性横截面图。
图6是根据本发明的各个方面的半导体器件的示意性横截面图。
图7是根据本发明的各个方面的制造半导体器件的可选方法的流程图。
图8-图11是根据图7的方法的处于各个制造阶段的半导体器件的示意性横截面图。
图12是根据本发明的各个方面的半导体器件的示意性横截面图。
具体实施方式
为了实现本发明的不同特征，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例且并不打算进行限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中附加的部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明可能在各个实施例中重复附图编号和/或字母。这种重复只是为了简明的目的且其本身并没有表明各个实施例和/或所讨论的结构之间的关系。可以理解，本领域技术人员能够想出各种等效物，尽管这些等效物没有在本文中明确描述，但是体现了本发明的原理。
现在转而参考附图，图1是根据本发明的一个实施例的制造半导体器件的方法100的流程图。方法100开始于框102，在该框中，提供了衬底。在框104中，在衬底上方形成介电层。在框106中，在介电层中形成沟槽。方法继续进行到框108，在该框中，在沟槽内的衬底上方形成种子层。在框110中，在沟槽内的种子层上方外延(epi)生长有源层。在框112中，实施化学机械抛光工艺，从而将半导体器件的顶部平坦化。在框114中，将介电层进行固化。在本实施例中，对介电层的固化向邻近的有源层施加了张应力。方法100继续进行到框116，在该框中，完成了半导体器件的制造。在方法100之前、之中、和之后提供附加步骤，并且，在本发明的其他实施例中可以替换或者去除所描述的步骤。以下描述示出了可以根据图1的方法100制造出的半导体器件的各个实施例。
图2-图5示出了根据图1的方法的处于各个制造阶段的半导体器件的示意性横截面图。可以理解，为了更好地理解本发明的发明构思，将图2-图5进行了简化。现在参考图2，半导体器件200包括衬底210。例如，衬底210可以由诸如硅(Si)或者锗(Ge)的元素半导体材料、或者诸如硅锗(SiGe)或者碳化硅(SiC)的合金半导体、或者诸如砷化镓或者磷化铟的化合物半导体、或者其他适当半导体材料形成。根据一些实施例，衬底210可以由介电材料形成，该介电材料可以包括氮化硅(SiN)或者其他适当介电材料。
介电层212形成在衬底210上方。介电层212可以由具有良好压应力特性的介电材料形成。主要参考包含了氮化硅的压缩介电层来描述根据本发明的实施例和实例。通常通过化学式Si3N4代表氮化硅材料。在本说明书中，通过通用化学式SiN代表氮化硅，该通用化学式SiN包括Si3N4和其他氮化硅种类。可以控制诸如温度、功率、气体流速、和间距的因素，从而形成具有期望应力特性的介电层212。例如，可以利用沉积工艺来调节SiN介电层212的应力，该沉积工艺的温度处于大约200摄氏度至大约500摄氏度的范围内，沉积RF功率处于大约100瓦特至大约1000瓦特的范围内，气体流速处于大约20sccm(标准状态毫升/分)至大约200sccm的范围内，并且间隔处于大约100mil(密耳)至大约500mil的范围内。介电层212的厚度可以处于大约1000埃至大约3000埃的范围内。
现在参考图3，通过蚀刻工艺形成沟槽区域214。在本实施例中，蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺、或者干式蚀刻工艺和湿式蚀刻工艺的组合，用于移除介电层212的部分，从而形成沟槽区域214。例如，干式蚀刻工艺所利用的压力处于大约5mTorr至大约15mTorr的范围内，所利用的功率处于大约300瓦特至大约900瓦特的范围内，所利用的HBr的流速处于大约100sccm至大约400sccm的范围内，所利用的O2/He的流速处于大约10sccm至40sccm的范围内，所利用的Cl2的流速处于大约20sccm至大约60sccm的范围内，并且，所利用的NF3的流速处于大约1sccm至大约20sccm的范围内。蚀刻工艺可以使用硬掩模层、防反射层、以及光刻胶掩模层，这三种层的形成和组成均为本领域所公知。
进一步参考图3，根据一个实施例，在形成沟槽区域214之后，可以在沟槽区域214内的衬底210上方形成种子层220。种子层220的厚度为大约2埃至大约50埃。由于种子层220的晶体结构，使得该种子层220由“自底向上”工艺形成。例如，可以使用化学汽相沉积(CVD)工艺由硅(Si)形成种子层220。CVD工艺可以使用SiH4(硅烷)、SiH3Cl(氯硅烷)、SiH2Cl2(二氯甲硅烷)、SiHCl3(三氯硅烷)、SiCl4(四氯化硅)、Si2H6(乙硅烷)、以及其他具有类似性质的材料的前体。在种子层220的形成期间，硅(Si)的诸如压力、温度和气相比率的因素可以用于调节种子层220。例如，压力可以处于大约0个大气压至大约1个大气压的范围内，温度可以处于从400摄氏度至大约1300摄氏度的范围内，气相比率HCl/Si可以处于从大约0到大约1的范围内。在某些实施例中，种子层220的形成有助于促进在衬底210上方的沟槽区域214内外延(epi)生长半导体材料。在该实施例中，衬底210可以包含介电材料。
在图4中，半导体材料被沉积在沟槽区域214内，从而形成半导体器件200的应变结构(有源层222a和有源层222b)。有源层222a和有源层222b的材料可以与衬底210的材料不同。在该实施例中，对有源层222a和有源层222b施加应力，从而启用了半导体器件的载流子迁移率，进而增强了性能。可以外延(epi)生长该有源层222a和有源层222b。例如，外延生长工艺可以使用CVD沉积技术(例如，大气压CVD(AP-CVD)/减压CVD(RP-CVD)/低压CVD(LP-CVD)/汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、金属有机化学汽相沉积(MOCVD)、和/或其他适当工艺。而且，外延工艺可以使用气态前体和/或液态前体。
在本发明的一个实施例中，有源层222a的材料可以与有源层222b的材料相同。可以期望这样能够通过减少步骤而在制造工艺期间降低成本。例如，有源层222a的材料和有源层222b的材料可以是硅锗(SiGe)。在另一实施例中，有源层222a的材料与有源层222b的材料不同。可以期望这样能够优化p型金属氧化物半导体场效应晶体管(PMOS)器件和n型金属氧化物半导体场效应晶体管(NMOS)器件的有源层的性能。例如，可以通过在选择出的沟槽区域214内选择性地沉积外延碳化硅(SiC)或者硅锗(SiGe)形成有源层222a，从而形成PMOS器件的有源层，并且，可以通过在选择出的沟槽区域214内选择性地沉积外延硅锗(SiGe)形成有源层222b，从而形成NMOS器件的有源层。在一个实施例中，通过将外延硅直接沉积在沟槽区域214(即，不存在种子层220)内的衬底210上方来形成有源层222a和有源层222b。在可选实施例中，通过将外延硅直接沉积在沟槽区域214内的种子层220上方来形成有源层222a和有源层222b。
在本发明的某些实施例中，有源层222a的应力与有源层222b的应力不同。在其他实施例中，有源层222a的应力与有源层222b的应力相同。有源层222a的应力可以调节，例如，通过控制碳化硅(SiC)材料的碳化物(C)浓度，或者通过控制硅锗(SiGe)材料的锗(Ge)浓度。同样，可以调节有源层222b的应力，例如，通过控制硅锗(SiGe)材料的锗(Ge)浓度。例如，硅锗(SiGe)中的锗(Ge)的浓度范围可以从0％至100％，碳化硅(SiC)中的碳化物(C)的浓度范围可以从0％至100％。尽管上述实例公开了硅锗(SiGe)和碳化硅(SiC)，有源层222a和有源层222b可以包括其他适当半导体材料。在有源层222a和有源层222b形成之后，使用化学机械抛光(CMP)工艺来平坦化半导体器件。
在图5中，通过固化工艺224选择性地固化邻近有源层222b的介电层212。通过212a标记未固化的介电层212，通过212b标记经过固化的介电层。固化工艺224可以包括使用光刻胶掩模来选择将要被固化的区域。相比于通过去除氢固化之前，固化工艺224增加了经过固化的介电层212b的应力；从而当介电材料再结晶时导致该介电材料收缩。例如，在固化工艺224之前，介电层212的氢浓度(Si-H和Si-N)为2.4E17atom/cm2(+-1.0E17)，而在固化工艺224之后，介电层212的氢浓度(Si-H和Si-N)为1.1E17atom/cm2(+-1.0E17)。经过固化的介电层212b的收缩产生了对邻近有源层222b的张应力。在固化工艺224之后，固化工艺224可以将有源层222b内的张应力从固化工艺224之前的大约100Mpa至大约500MPa改变为固化工艺224之后的大约0.5GPa到大约2GPa。
根据本发明的一个实施例，可以通过利用紫外线辐射介电层212b、电子束固化、或者激光固化来实施固化工艺224。对于紫外线固化，该工艺可以包括使用辐射装置，该辐射装置可以在预定时间段控制固化腔室成为预定环境。例如，利用大约100W/m2和大约5000W/m2之间的紫外线能量、大约200nm至大约500nm的波长、大约300摄氏度至大约500摄氏度的温度、以及大约2分钟至大约20分钟的处理时间来实施紫外线固化。紫外线固化可以包括诸如氮气、氩气、氦气或者标准大气的工艺气体。
如下所述，继续制造半导体器件。图6是根据本发明的各个方面的半导体器件200的示意性横截面图。半导体器件200表示为具有p型金属氧化物半导体场效应晶体管(PMOS)结构252a和n型金属氧化物半导体场效应晶体管(NMOS)结构252b的互补金属氧化物半导体场效应晶体管(CMOS)结构。可以形成PMOS结构252a，例如，使用有源层222a形成该PMOS结构252a，而且可以形成NMOS结构252b，例如，使用有源层222b形成该NMOS结构252b。PMOS结构252a和NMOS结构252b通过介电层212a和212b隔离开。PMOS结构252a包括栅电极260a、栅电极260a两侧的源极区域262a和漏极区域264a、以及作为源极区域262a和漏极区域264a之间的区域的沟道。NMOS结构252b包括栅电极260b、栅电极260b两侧的源极区域262b和漏极区域264b、以及作为源极区域262b和漏极区域264b之间的区域的沟道。
未固化的介电层212a在一侧上对邻近的有源层222a和PMOS结构252a的沟道区域产生压应力，并且，经过固化的介电层212b在另一侧上产生了张应力。产生的应力的方向与衬底210的表面平行(平面张应力(in-plane tensile stress))。PMOS结构252a的沟道区域内的净应力(netstress)是压缩的。施加到沟道区域的压缩力对于增强PMOS结构252a的空穴迁移率产生了效果。可以理解，尽管本实施例将整个介电层212b示出为被固化的，但是，固化工艺可以使得只有邻近有源层222b的介电层212b的部分被固化，而介电层212b邻近有源层222a的部分保持为未固化。这样，介电层212b可以只有部分被固化。
如上所公开，由固化工艺224产生的介电层212b应力特性在平行于衬底210的表面的方向上对相邻的有源层222b和NMOS结构252b的沟道区域产生张应力(平面张应力)。相应地，沟道区域内的张应力提高了NMOS结构252b的电子迁移率。
图7是根据本发明的另一个实施例的制造半导体器件的方法300的流程图。方法300开始于框302，其中，提供了衬底。在框304中，在衬底上方形成介电层。在框306中，对介电层进行固化。取决于期望的介电层的总厚度和固化工艺的能量，可以实施框304中的形成介电层和框306中的固化工艺的多次重复。该方法继续进行到框308，其中，在介电层中形成沟槽。在框310中，可以在沟槽内的衬底上方形成种子层。在框312中，在沟槽内的种子层上方外延(epi)生长有源层。在框314中，在半导体器件上实施化学机械抛光(CMP)工艺。该方法继续进行到框316，其中，完成了半导体器件的制造。可以在方法300之前、之中和之后提供附加步骤，在本方法的其他实施例中，可以替换或者去除所描述的一些步骤。以下描述示出了可以根据图7的方法300制造的半导体器件的各个实施例。
图8-图11是根据图7的方法的处于各个制造阶段的半导体器件的示意性横截面图。现在参考图8，提供了衬底410。例如，衬底410可以由诸如硅(Si)和锗(Ge)的元素半导体材料、或者诸如硅锗(SiGe)或者碳化硅(SiC)的合金半导体、或者诸如砷化镓或者磷化铟的化合物半导体、或者其他适当半导体材料形成。根据另一实施例，衬底410可以由介电材料形成，该介电材料可以包括氮化硅(SiN)或者其他适当介电材料。
进一步参考图8，介电层412形成在衬底410上方。介电层412可以由具有良好压应力特性的介电材料形成。主要参考包含氮化硅的压缩介电层来描述根据本发明的实施例和实例。通常通过化学式Si3N4代表氮化硅材料。在本说明书中，通过通用化学式SiN代表氮化硅，该通用化学式SiN包括Si3N4和其他氮化硅种类。可以控制诸如温度、功率、气体流速、和间距的因素，从而形成具有期望应力特性的介电层412。例如，可以利用沉积工艺来调节SiN介电层412的应力，该沉积工艺的温度处于大约200摄氏度至大约500摄氏度范围内，沉积RF功率处于大约100瓦特至大约1000瓦特的范围内，气体流速处于大约20sccm(标准状态毫升/分)至大约200sccm的范围内，并且间隔处于大约100mil(密耳)至大约500mil的范围内。介电层412所具有的厚度可以处于大约1000埃至大约3000埃的范围内。当该介电层包括多层介电层时，如下所公开，在固化工艺413之前，每个单独的介电层的厚度将根据期望的介电层412的总厚度和固化工艺413去除(drive out)氢的能力而改变。
在图9中，当介电层412形成在衬底410之后，实施介电层420的固化工艺413。根据本发明的一个实施例，在介电层412上方提供光刻胶掩模，从而选择性地固化介电层412。通过412a标记未固化的介电层412，通过412b标记经过固化的介电层。相比于通过去除氢进行固化之前，固化工艺413增加了经过固化的介电层412b的应力；从而当介电材料再结晶时导致该介电材料收缩。例如，在固化工艺413之前，介电层412的氢浓度(Si-H和Si-N)为2.4E17atom/cm2(+-1.0E17)，并且，在固化工艺413之后，介电层412的氢浓度(Si-H和Si-N)为1.1E17atom/cm2(+-1.0E17)。在固化工艺413之后，固化工艺413可以将有源层422b内的张应力从固化工艺413之前的大约100Mpa至大约500MPa改变为固化工艺413之后的大约0.5GPa至大约2GPa。取决于期望的介电层412a、412b的总厚度，可以实施形成介电层412和固化工艺413的多次重复。
根据本发明的一个实施例，可以通过利用紫外线辐射介电层412b、电子束固化、或者激光固化来实施固化工艺413。对于紫外线固化，该工艺可以包括使用辐射装置，该辐射装置可以在预定时间段控制固化腔室成为预定环境。例如，利用大约100W/m2和大约5000W/m2之间的紫外线能量、大约200nm至大约500nm的波长、大约300摄氏度至大约500摄氏度的温度、以及大约2分钟至大约20分钟的处理时间来实施紫外线固化。紫外线固化可以包括诸如氮气、氩气、氦气或者标准大气的工艺气体。
现在参考图10，在实施固化工艺413之后，通过蚀刻工艺形成沟槽区域414。在本实施例中，蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺、或者干式蚀刻工艺和湿式蚀刻工艺的组合，用于移除介电层412的部分，从而形成沟槽区域414。例如，干式蚀刻工艺所利用的压力处于大约5mTorr至大约15mTorr的范围内，所利用的功率处于大约300瓦特至大约900瓦特的范围内，所利用的HBr的流速处于大约100sccm至大约400sccm的范围内，所利用的O2/He的流速处于大约10sccm至大约40sccm的范围内，所利用的Cl2的流速处于大约20sccm至大约60sccm的范围内，并且，所利用的NF3的流速处于大约1sccm至大约20sccm的范围内。蚀刻工艺可以使用硬掩模层、防反射层、以及光刻胶掩模层，上述三种层的形成和组成均为本领域所公知。
进一步参考图10，根据本发明的一个实施例，在形成沟槽区域414之后，可以在沟槽区域414内的衬底410上方形成种子层420。种子层420的厚度为大约2埃至大约50埃。由于种子层420的晶体结构，使得该种子层420由“自底向上”工艺形成。例如，可以使用化学汽相沉积(CVD)工艺由硅(Si)形成种子层420。CVD工艺可以使用SiH4(硅烷)、SiH3Cl(氯硅烷)、SiH2Cl2(二氯甲硅烷)、SiHCl3(三氯硅烷)、SiCl4(四氯化硅)、Si2H6(乙硅烷)、以及其他具有类似性质的材料的前体。在种子层420的形成期间，硅(Si)的诸如压力、温度和气相比率的因素可以用于调节种子层420。例如，压力可以处于大约0个大气压至大约1个大气压的范围内，温度可以处于大约400摄氏度至大约1300摄氏度的范围内，气相比率HCl/Si可以处于大约0至大约1的范围内。在某些实施例中，种子层420的形成有助于促进在衬底410上方的沟槽区域414内外延(epi)生长半导体材料。在该实施例中，衬底410包含介电材料。
现在参考图11，半导体材料被沉积在沟槽区域414内，从而形成半导体器件400的应变结构(有源层422a和有源层422b)。有源层422a和有源层422b的材料可以与衬底410的材料不同。在该实施例中，对有源层422a和有源层422b施加应力，从而启用半导体器件的载流子迁移率，进而增强了性能。有源层422a和有源层422b可以被外延(epi)生长。例如，外延工艺可以使用CVD沉积技术(例如，大气压CVD(AP-CVD)/减压CVD(RP-CVD)/低压CVD(LP-CVD)/汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、金属有机化学汽相沉积(MOCVD)、和/或其他适当工艺。外延工艺可以使用气态前体和/或液态前体。
在本发明的一个实施例中，有源层422a的材料可以与有源层422b的材料相同。可以期望这样能够通过减少步骤而在制造工艺期间降低成本。例如，有源层422a的材料和有源层422b的材料可以是硅锗(SiGe)。在另一实施例中，有源层422a的材料与有源层422b的材料不同。可以期望这样能够优化p型金属氧化物半导体场效应晶体管(PMOS)器件和n型金属氧化物半导体场效应晶体管(NMOS)器件的有源层的性能。例如，可以通过在选择出的沟槽区域414内选择性地沉积外延碳化硅(SiC)或者硅锗(SiGe)形成有源层422a，从而形成PMOS器件的有源层，并且，可以通过在选择出的沟槽区域414内选择性地沉积外延硅锗(SiGe)形成有源层422b，从而形成NMOS器件的有源层。在一个实施例中，通过将外延硅直接沉积在沟槽区域414(即，不存在种子层420)内的衬底410上方来形成有源层422a和有源层422b。在可选实施例中，通过将外延硅直接沉积在沟槽区域414内的种子层420上方来形成有源层422a和有源层422b。
在本发明中，可以调节有源层422a的应力，例如，通过控制碳化硅(SiC)的碳化物(C)浓度，或者通过控制硅锗(SiGe)材料的锗(Ge)浓度。同样，有源层422b的应力可以调节，例如，通过控制硅锗(SiGe)材料的锗(Ge)浓度。例如，硅锗(SiGe)中的锗(Ge)的浓度范围可以从0％至100％，碳化硅(SiC)中的碳化物(C)的浓度范围可以从0％至100％。尽管上述实例公开了硅锗(SiGe)和碳化硅(SiC)，有源层422a和有源层422b可以包括其他适当半导体材料。在有源层422a和有源层422b形成之后，使用化学机械抛光(CMP)工艺来平坦化半导体器件。
图12是根据本发明的各个方面的半导体器件400的示意性横截面图。半导体器件400表示为具有p型金属氧化物半导体场效应晶体管(PMOS)结构452a和n型金属氧化物半导体场效应晶体管(NMOS)结构452b的互补金属氧化物半导体场效应晶体管(CMOS)结构。可以形成PMOS结构452a，例如，使用有源层422a形成PMOS结构452a，可以形成NMOS结构452b，例如，使用有源层422b形成NMOS结构452b。PMOS结构452a和NMOS结构452b通过介电层412a和412b隔离开。PMOS结构452a包括栅电极460a、栅电极460a两侧的源极区域462a和漏极区域464a、以及作为源极区域462a和漏极区域464a之间的区域的沟道。NMOS结构452b包括栅电极460b、栅电极460b两侧的源极区域462b和漏极区域464b、以及作为源极区域462b和漏极区域464b之间的区域的沟道。
介电层412a和介电层412b将PMOS结构452a和NMOS结构452b隔离。介电层412a在一侧上对邻近的有源层422a和PMOS结构452a的沟道区域产生压应力，并且，介电层412b在另一侧上产生了张应力。产生的应力的方向与衬底410的表面平行(平面张应力)。PMOS结构452a的沟道区域内的总应力是压缩的。施加到沟道区域的压缩力对增强PMOS结构452a的空穴迁移率产生了效果。可以理解，尽管本实施例将整个介电层412b示出为被固化的，但是，固化工艺可以使得只有邻近有源层422b的介电层412b的部分被固化，而介电层412b邻近有源层422a的部分保持为未固化。
如上所公开，由固化工艺413产生的介电层412b应力特性在平行于衬底410的表面的方向上对相邻的有源层422b和NMOS结构452b的沟道区域产生张应力(平面张应力)。相应地，沟道区域内的张应力提高了NMOS结构452b的电子迁移率。
在某些实施例中，方法100和方法300可以继续进行到形成具有堆叠在第一半导体器件上的第二半导体器件和第三半导体器件的3-D器件结构。第二半导体器件和第三半导体器件包括类似部件，并且通过与第一半导体器件相类似的方式形成，该第二半导体器件和第三半导体器件之间的区别为，第二衬底和第三衬底包含了将这两种器件相互隔离的介电材料。
因此，提供了一种制造半导体器件的方法。该方法包括：提供衬底；在衬底上方形成介电层；在介电层内形成第一沟槽，其中，第一沟槽延伸穿过介电层；在第一沟槽内外延(epi)生长第一有源层；以及利用辐射能量选择性地固化邻近第一有源层的介电层。
该方法的一些实施例可以进一步包括：在介电层内形成第二沟槽，其中，第二沟槽延伸穿过介电层；以及在第二沟槽内外延(epi)生长第二有源层。该方法进一步包括：形成插入在衬底和第一有源层之间的第一种子层，并且形成插入在衬底和第二有源层之间的第二种子层。在某些实施例中形成的第一种子层和形成的第二种子层都包含硅(Si)。在一些实施例中，形成的第二有源层包含碳化硅(SiC)。在其他实施例中，形成的第一有源层包含硅锗(SiGe)。在一些实施例中，形成的介电层包含氮化硅(SiN)。在某些实施例中，利用辐射能量选择性地固化介电层进一步包括紫外线固化、电子束固化、以及激光固化中的一种。另外，通过利用辐射能量选择性地固化介电层，将平面张应力施加到第一有源层。
还提供了一种半导体器件。该半导体器件包括：衬底，具有NMOS区域和PMOS区域。该半导体器件还包括：经过紫外线处理的介电层，设置在衬底的NMOS区域中的衬底上方；未经过紫外线处理的介电层，设置在衬底的PMOS区域中的衬底上方。另外，该半导体器件包括：p型外延硅有源层，设置在衬底的NMOS区域中的衬底上方，其中，p型外延硅有源层邻近经过紫外线处理的介电层的至少一个侧壁，并且其中，经过紫外线处理的介电层向p型外延硅有源层内施加张应力；以及n型外延硅有源层，设置在衬底的PMOS区域中的衬底上方，其中，n型外延硅有源层邻近未经过紫外线处理的介电层的至少一个侧壁，并且其中，未经过紫外线处理的介电层向n型外延硅有源层内施加压应力。
在一些实施例中，该半导体器件进一步包括：第一种子层，插入在衬底和p型外延硅有源层之间，以及第二种子层，插入在衬底和n型外延硅有源层之间。在其他实施例中，经过紫外线处理的介电层包含氮化硅(SiN)，并且被配置为将p型外延硅有源层和n型外延硅有源层隔离。在某些实施例中，p型外延硅有源层包含硅锗(SiGe)。在一些实施例中，n型外延硅有源层包含碳化硅(SiC)。
还提供了一种制造半导体器件的方法的可选实施例。该方法包括：提供衬底；在衬底上方形成介电层，其中，介电层具有第一应力特性。该方法还包括固化介电层的部分，其中，通过固化介电层的部分，将经过固化的介电层的部分的应力特性从第一应力特性改变为第二应力特性，并且其中，第一应力特性与第二应力特性不同。另外，该方法包括形成具有开口的硬掩模层和通过蚀刻硬掩模层的开口内的介电层和衬底而形成多个沟槽。该方法还包括在多个沟槽内的衬底上方形成种子层；在第一多个沟槽内的种子层上方选择性地外延生长第一半导体材料；以及在第二多个沟槽内的种子层上方选择性地外延生长第二半导体材料。
在一些实施例中，介电层包含氮化硅(SiN)。在某些实施例中，第一半导体材料包含硅锗(SiGe)。在各个实施例中，第二半导体材料包含碳化硅(SiC)。在一个实施例中，固化介电层的部分进一步包括：从介电层去除氢。在一些实施例中，固化介电层的部分进一步包括：使用紫外光。
所公开的半导体器件可以用在诸如数字电路、图像传感器件、异质半导体器件、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(在本文中共同称为微电子器件)的各种应用方式中。当然，本发明的各个方面还可应用于和/或易适用于其他类型的晶体管，比如单栅晶体管、双栅晶体管、以及其他多栅晶体管、并且可以以许多不同应用方式利用本发明的各个方面，包括传感器单元、存储器单元、逻辑单元、及其他。
为了实现本发明的不同特征，上述发明提供了许多不同的实施例、或者实例。为了简化本发明，以上描述了元件和布置方式的具体实例。当然，这些具体实例仅仅是示例性的，并非意在进行限定。因此，本文所公开的元件可以通过与本文所示出的示例性实施例不同的方式进行布置、组合、或者配置，而没有超出本发明的范围。
上面论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上方形成介电层；
在所述介电层内形成第一沟槽，其中，所述第一沟槽延伸穿过所述介电层；
在所述第一沟槽内外延(epi)生长第一有源层；以及
利用辐射能量选择性地固化邻近所述第一有源层的所述介电层。
2.根据权利要求1所述的方法，进一步包括：
在所述介电层内形成第二沟槽，其中，所述第二沟槽延伸穿过所述介电层；以及
在所述第二沟槽内外延(epi)生长第二有源层。
3.根据权利要求2所述的方法，进一步包括：形成插入在所述衬底和所述第一有源层之间的第一种子层，并且形成插入在所述衬底和所述第二有源层之间的第二种子层。
4.根据权利要求3所述的方法，其中，形成的所述第一种子层和形成的所述第二种子层都包含硅(Si)。
5.根据权利要求2所述的方法，其中，形成的所述第二有源层包含碳化硅(SiC)。
6.根据权利要求1所述的方法，其中，形成的所述第一有源层包含硅锗(SiGe)；或者
其中，形成的所述介电层包含氮化硅(SiN)；或者
其中，利用辐射能量选择性地固化所述介电层进一步包括紫外线固化、电子束固化、以及激光固化中的一种；或者
其中，通过利用辐射能量选择性地固化所述介电层，将平面张应力施加到所述第一有源层。
7.一种半导体器件，包括：
衬底，具有NMOS区域和PMOS区域；
经过紫外线处理的介电层，设置在所述衬底的所述NMOS区域中的所述衬底上方；
未经过紫外线处理的介电层，设置在所述衬底的所述PMOS区域中的所述衬底上方；
p型外延硅有源层，设置在所述衬底的所述NMOS区域中的所述衬底上方，其中，所述p型外延硅有源层邻近所述经过紫外线处理的介电层的至少一个侧壁，并且其中，所述经过紫外线处理的介电层向所述p型外延硅有源层内施加张应力；以及
n型外延硅有源层，设置在所述衬底的所述PMOS区域中的所述衬底上方，其中，所述n型外延硅有源层邻近所述未经过紫外线处理的介电层的至少一个侧壁，并且其中，所述未经过紫外线处理的介电层向所述n型外延硅有源层内施加压应力。
8.根据权利要求7所述的半导体器件，进一步包括：第一种子层，插入在所述衬底和所述p型外延硅有源层之间，以及第二种子层，插入在所述衬底和所述n型外延硅有源层之间；或者
其中，所述经过紫外线处理的介电层包含氮化硅(SiN)，并且被配置为将所述p型外延硅有源层和所述n型外延硅有源层隔离；或者
其中，所述p型外延硅有源层包含硅锗(SiGe)；或者
其中，所述n型外延硅有源层包含碳化硅(SiC)。
9.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上方形成介电层，其中，所述介电层具有第一应力特性；
固化所述介电层的部分，其中，通过固化所述介电层的部分，将经过固化的所述介电层的部分的所述应力特性从第一应力特性改变为第二应力特性，并且其中，所述第一应力特性与所述第二应力特性不同；
通过蚀刻所述介电层形成多个沟槽；
在所述多个沟槽内的所述衬底上方形成种子层；
在第一多个沟槽内的所述种子层上方选择性地外延生长第一半导体材料；以及
在第二多个沟槽内的所述种子层上方选择性地外延生长第二半导体材料。
10.根据权利要求9所述的方法，其中，形成的所述介电层包含氮化硅(SiN)；或者
其中，形成的所述第一半导体材料包含硅锗(SiGe)；或者
其中，形成的所述第二半导体材料包含碳化硅(SiC)；或者
其中，固化所述介电层的部分进一步包括：从所述介电层去除氢；或者
其中，固化所述介电层的部分进一步包括：使用紫外光。
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