JP2010536170A - 半導体構造および製造方法 - Google Patents

半導体構造および製造方法 Download PDF

Info

Publication number
JP2010536170A
JP2010536170A JP2010519893A JP2010519893A JP2010536170A JP 2010536170 A JP2010536170 A JP 2010536170A JP 2010519893 A JP2010519893 A JP 2010519893A JP 2010519893 A JP2010519893 A JP 2010519893A JP 2010536170 A JP2010536170 A JP 2010536170A
Authority
JP
Japan
Prior art keywords
layer
germanium
silicon
semiconductor structure
degrees celsius
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010519893A
Other languages
English (en)
Inventor
ロー、テル−ヘー
グエン、ホアイ−ソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agency for Science Technology and Research Singapore
Original Assignee
Agency for Science Technology and Research Singapore
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency for Science Technology and Research Singapore filed Critical Agency for Science Technology and Research Singapore
Publication of JP2010536170A publication Critical patent/JP2010536170A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

半導体構造を製造する方法を開示する。方法は、誘電体層に少なくとも１つのトレンチを形成して、半導体基板の一部を露呈させる工程と、少なくとも１つのトレンチの少なくとも底部に、シリコンゲルマニウムバッファ層を形成する工程と、シリコンゲルマニウムバッファ層の上にゲルマニウムシード層を形成する工程と、ゲルマニウムシード層の上にゲルマニウム層を形成する工程とを備える。さらに半導体構造を開示する。半導体構造は、半導体基板と、半導体基板の上に形成される誘電体層と、誘電体層に形成されて、半導体基板の一部を露呈させる少なくとも１つのトレンチと、少なくとも１つのトレンチの少なくとも底部に形成されるシリコンゲルマニウムバッファ層と、シリコンゲルマニウムバッファ層の上に形成されるゲルマニウムシード層と、ゲルマニウムシード層の上に形成されるゲルマニウム層とを備える。
【選択図】 図１

Description

本発明の実施形態は、半導体構造の分野に係る。例えば、本発明の実施形態は、Ｇｅの選択的エピタキシャル成長（ＳＥＧ）前の、Ｇｅシード層を有する低温シリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル構造、およびその製造方法に係る。
フロントエンドのシリコン（Ｓｉ）ベースのＣＭＯＳ（complementary metal-oxide-semiconductor）エレクトロニクスデバイス処理は、摂氏９００度を超える処理温度の熱サイクルを利用する場合が多い。一方で、ゲルマニウムシリコン（Ｇｅ／Ｓｉ）ベースのエレクトロニクスおよびオプトエレクトロニクスデバイスにおいては、Ｇｅの存在により、例えば摂氏７００度未満程度の比較的低温プロセスが可能である。この熱予算に関して互換性がないことが、ＳｉベースのＣＭＯＳエレクトロニクスを、Ｇｅ／Ｓｉベースのデバイスとモノリシック集積する際の主要な課題となっている。
ＳｉベースのＣＭＯＳエレクトロニクスとＧｅ／Ｓｉベースのデバイスとのモノリシック集積を実現するために、この課題に対しては今までにも幾らか解決の努力が行われてきた。そのうち一つの方法では、ＧｅをＳｉの上で、組成的に傾斜したＳｉＧｅバッファを介してＵＨＶＣＶＤ（ultra-high vacuum chemical vapor deposition）成長させる。R. M. Sieg等による、Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structuresの１９９８年、５月、第１６巻、第３号における「Toward device-quality GaAs growth by molecular beam epitaxy on offcut Ge/Si1-xGex/Si substrates」なる名称の記事の1471-1474ページには、ガリウム砒素（ＧａＡｓ）をＳｉ基板上で、Ge／傾斜Si1-xGex/Siバッファ層を利用してエピタキシャル成長させて、ＧａＡｓベースのオプトエレクトロニクスをＳｉマイクロエレクトロニクスとともにモノリシック集積させる方法が開示されている。
他には、ＳｉへのＧｅの成長を、Ｇｅシード層を約摂氏３５０度から摂氏４５０度の低温で堆積させて、次に、Ｇｅエピタキシーを約摂氏５００度から摂氏８５０度の高温で堆積させる、という２段階で行う方法もある。Silvia Fama等による、Applied Physics Lettersの２００２年７月号、第８１巻、第４号における「High performance germanium-on-silicon detectors for optical communications」なる名称の記事の586-588ページには、大きな格子不整合に伴う転位を最小限に抑えるために、薄く弛緩した低温のＧｅバッファを摂氏３５０度で１０ｓｃｃｍのＧｅＨ４でＳｉ上に堆積させている。バッファ層は、転位を、島成長ではなくて、ひずみの弛緩メカニズムとして挿入することを促進する意図を持つ。反応炉の温度は、摂氏６００度というより高温に上げられ、約４μｍのＧｅがＳｉ上に堆積された。
Hsin-Chiao Luan等による、Applied Physics Lettersの第７５巻、第１９号における「High-quality Ge epilayers on Si with low threading-dislocation densities」なる名称の記事の2909-2911ページにも同様の方法が開示されている。この記事は、低貫通転位密度のＳｉ上への高品質のＧｅエピ層の堆積を、２段階ＵＨＶＣＶＤプロセスの後に周期的熱アニーリング（cyclic thermal annealing）を行うことにより行う方法を開示している。ＧｅのＳｉ上のヘテロエピタキシーは、摂氏３５０度で、１０ｓｃｃｍの流速のＧｅＨ４を用いて開始されている。３０ｎｍのＧｅがＳｉ上に堆積されたところで、炉の温度を摂氏６００度に上昇させ、１μｍのＧｅをＳｉ上に堆積させた。そして、ウェハを高いアニーリング温度および低いアニーリング温度の間で、周期的にアニーリングした。
近年には、低温Ｇｅシード層を成長させる前に、数ナノメートルのオーダの非常に薄い低温Si1-xGexバッファを利用して、その後で高温Ｇｅエピタキシーを行う方法が、Junko Nakatsuru によるMaterials Research Societyの秋号、ＥＥ７．２４、２００５年における「Growth of high quality Ge epitaxial layer on Si (100) substrate using ultra thin Si0.5Ge0.5 buffer」なる名称の記事に記載されている。この記事は、Ｓｉ基板を希釈したフッ化水素酸（ＤＨＦ）溶液で洗浄して、エピタキシャル成長させる前に真空において摂氏７５０度でアニーリングする、と開示している。２−２０ｎｍのSi1-xGexバッファ層を摂氏４５０度から摂氏５２０度で成長させる。その後、２段階の成長プロセスを利用して、Ｇｅエピタキシャル層をバッファ層の上に形成する。先ず、約３０ｎｍのＧｅシード層を、摂氏３５０度から摂氏４００度で成長させてから、これより厚い約１μｍのＧｅ層を摂氏５５０度から摂氏６００度で成長させる。この結果生じる構造に対して、厚みのあるＧｅエピタキシャル層が成長した後に、インサイチューに約摂氏８００度で約１５分間のアニーリング処理を行う。
さらに、「Growth of high quality Ge epitaxial layer on Si (100) substrate using ultra thin Si0.5Ge0.5 buffer」なる名称の記事に開示されている方法を利用して、周期的アニーリングを行わずに、別の記事である、Ter-Hoe Loh等による、Applied Physics Lettersの第９０巻、092108、２００７年における「Ultrathin low temperature SiGe buffer for the growth of high quality Ge epilayers on Si (100) by ultrahigh vacuum chemical vapor deposition」なる名称の記事では、6 X 106 cm-2のエッチピット密度（ＥＰＤ）を、Ｓｉ上の成長ブランケットＧｅ（as-grown blanket Ge）に形成することができることを開示している。アニーリングを行わずに106 cm-2のオーダのＧｅエピタキシーのＥＰＤを得ることにより、低熱予算処理が可能となり、Ｓｉ内における過度のドーパント拡散、ひいてはＧｅがＳｉと混合してしまうことが抑制される。ＧｅとＳｉとの混合の抑制は、フォトダイオード応答スペクトルを決定するバンドギャップ特性を維持するために重要である。
しかし、先行技術のなかには、高品質のひずんだ、またはひずみの弛緩したＧｅエピタキシーをパターニングされたＳｉ基板上に選択的に成長させる方法を開示したものがない。用途のなかには、Ｇｅ／Ｓｉを光検出器として利用するＣＭＯＳ処理によるオプトエレクトロニクス集積回路（ＯＥＩＣ）の実現がある。ＳｉベースのＯＥＩＣチップの特定領域に対する選択的なＧｅのエピタキシャル成長（ＳＥＧ）によりＧｅ／Ｓｅ光検出器を形成する処理は、フロントエンドのＣＭＯＳ処理の完了後に行うことができる。こうすることで、プロセス集積が促進され、メサ形成用にＧｅエッチングを行う必要がなくなるのみならず、ウェハ全体のブランケットＧｅエピタキシーと比較してＧｅの結晶品質が良好になるというさらなる利点もある。これは、転位の相互作用、粒子および貫通転位（ＴＤ）、およびＴＤのシンクとして機能するメサ側壁の存在等の、領域に依存する界面欠陥核生成源の抑制によっており、これはＳＥＧエピタキシーのエッジへと、より容易に伝播しうる。
本発明の一実施形態では、半導体構造を製造する方法を開示する。方法は、誘電体層に少なくとも１つのトレンチを形成して、半導体基板の一部を露呈させる工程と、少なくとも１つのトレンチの少なくとも底部に、シリコンゲルマニウムバッファ層を形成する工程と、シリコンゲルマニウムバッファ層の上にゲルマニウムシード層を形成する工程と、ゲルマニウムシード層の上にゲルマニウム層を形成する工程とを備える。
本発明の一実施形態では、さらに半導体構造を開示する。半導体構造は、半導体基板と、半導体基板の上に形成される誘電体層と、誘電体層に形成されて、半導体基板の一部を露呈させる少なくとも１つのトレンチと、少なくとも１つのトレンチの少なくとも底部に形成されるシリコンゲルマニウムバッファ層と、シリコンゲルマニウムバッファ層の上に形成されるゲルマニウムシード層と、ゲルマニウムシード層の上に形成されるゲルマニウム層とを備える。
図面では、同様の参照符号は概して異なる図面間でも同じ部材を表す。図面は、必ずしも実寸に即して描かれておらず、概して本発明の原理を例示することに重きが置かれることが多い。以下の記載においては、本発明の様々な実施形態を、以下の図面を参照して記載する。
本発明の一実施形態による半導体構造の断面図である。
本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。 本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。
本発明の一実施形態による半導体構造の製造方法を示すフロー図である。
本発明の一実施形態によるトレンチにおける選択的なエピタキシャル成長における、温度と、ジシラン（またはシラン）および希釈されたゲルマンの流れとを経時的に示すプロットである。
エピタキシャル成長システムの概略図である。
ＳｉＯ２定義されたＳｉ窓の開口に堆積したＳＥＧ Ｇｅを有する１００×１００μｍ２の隅の走査電子顕微鏡写真（ＳＥＭ）の画像を示す。
ＳＥＧ Ｇｅのエッジの断面透過電子顕微鏡写真（ＸＴＥＭ）画像である。
ＳＥＧ Ｇｅの０．６μｍ×２０μｍのストライプのＳＥＭ画像を示す。
ＳＥＧ Ｇｅの２×２μｍ２の正方形パッドのＳＥＭ画像を示す。
ＳｉＯ２を誘電体として有するＳＥＧ Ｇｅの０．３５μｍ×２０μｍのストライプのＸＴＥＭ画像を示す。
Ｇｅ表面処理（ウェットエッチング）をＣｒＯ２／ＨＦ溶液により行った後の、１００×１００μｍ２のＳＥＧ ＧｅエピタキシーのエッジのエッチングされたピットのＳＥＭ画像を示す。
Ｇｅ表面処理（ウェットエッチング）をＣｒＯ２／ＨＦ溶液により行った後の、１００×１００μｍ２のＳＥＧ Ｇｅエピタキシーの中央のエッチングされたピットのＳＥＭ画像を示す。
Ｇｅ表面処理（ウェットエッチング）を沃素(I2/CHCOOH/HNO3/HF)溶液により行った後の、１００×１００μｍ２のＳＥＧ Ｇｅエピタキシーの表面のＳＥＭ画像（グローバルな図）を示す。
Ｇｅ表面処理（ウェットエッチング）を沃素溶液により行った後の、１００×１００μｍ２のＳＥＧ Ｇｅエピタキシーの表面のＳＥＭ画像（ローカルな図）を示す。
ＣｒＯ２／ＨＦおよび沃素溶液両方による表面処理により計測されたエッチングピット密度（ＥＰＤ）の、ＳＥＧ Ｇｅの寸法の関数としてのプロットである。
ウェハの様々なサイトにおける１００×１００μｍ２のＳＥＧ Ｇｅの中央のマイクロラマンスペクトルを示す。
垂直入射フォトダイオード構造の断面図を示す。
正の電圧を逆バイアスとして有する４つのデバイスのサンプルのＩ−Ｖ曲線を示す。
導波路フォトダイオードの断面図を示す。
導波路フォトダイオードの斜視図を示す。
誘電体上に核生成されたＧｅを有する導波路フォトダイオードの斜視図を示す。
本発明の実施形態を、特定の実施形態との関連で特に示し記載するが、当業者であれば添付請求項が定義する本発明の精神および範囲から逸脱せずに形態および詳細について様々な変形例を想到するであろうことを理解されたい。従って本発明の範囲は添付請求項により示され、請求項の均等物の主旨および範囲内の全ての変形例を含むことを意図している。
図１は、本発明の一実施形態による半導体構造１００の断面図である。半導体構造１００は、出発半導体基板１０２を含む。半導体基板１０２は、通常はバルクシリコン（Ｓｉ）基板（またはウェハ）またはシリコンオンインシュレータ（ＳＯＩ）基板である。しかし、半導体基板１０２には他の適切な半導体材料を用いることもできる。誘電体層１０４は、半導体基板１０２上に堆積される。誘電体層１０４は、例えば酸化シリコン（ＳｉＯ２）または酸化物と窒化物との組み合わせ（例えば窒化シリコン）であってよい。しかし、誘電体層１０４には他の適切な誘電材料を利用することもできる。半導体構造１００はさらに、誘電体層１０４内に少なくとも１つのトレンチ１０６を含み、半導体基板１０２の一部を露呈させている。シリコンゲルマニウム（ＳｉＧｅ）バッファ層１０８がトレンチ１０６の少なくとも底面に配置されており、ＳｉＧｅバッファ層１０８は半導体基板１０２に接触して設けられている。ゲルマニウム（Ｇｅ）シード層１１０が、ＳｉＧｅバッファ層１０８の上に、Ｇｅシード層１１０がＳｉＧｅバッファ層１０８の３つのエッジを囲うように設けられている。Ｇｅエピタキシャル層１１２が、Ｇｅシード層１１０の上に設けられている。最後に、Ｇｅ保護層またはキャップ層１１４が、Ｇｅエピタキシャル層１１２の上に設けられている。Ｇｅ保護層１１４は通常はＳｉから形成される。
図２Ａ−２Ｋは、本発明の一実施形態による半導体構造の製造プロセスを示す断面図である。
図２Ａは、出発半導体基板１０２を示す。半導体基板１０２は、通常はバルクＳｉ基板またはＳＯＩ基板である。バルクＳｉ基板は、約６から９Ωｃｍの範囲の抵抗を有する、８インチのｐ型Ｓｉ（１００）ウェハであってよく、ＳＯＩ基板は、約１２Ωｃｍの抵抗を有するｐ型のウェハであってよい。しかし、半導体基板１０２には他の適切な半導体材料を利用することもできる。堆積する前に、先ず出発半導体基板１０２を、水酸化アンモニウム(NH4OH)、過酸化水素（H2O2）、ＤＩ（de-ionized）を１：２：１０の割合で混合した中で、次に、フッ化水素酸（ＨＦ）とＤＩを１：２００の割合で混合した中で、約２分間洗浄してよい。この後に超音波乾燥する。
図２Ｂは、洗浄の後に半導体基板１０２の上に堆積された誘電体層１０４を示す。誘電体層１０４は、酸化物であっても、先ず酸化物そして次に窒化物を組み合わせた混合物であってもよい。本発明の一実施形態では、酸化物はＳｉＯ２であり、窒化物は窒化シリコン（Ｓｉ３Ｎ４）であるが、これらに限定されない。本発明の一実施形態では、ＳｉＯ２はＰＥＣＶＤ（plasma-enhanced chemical vapour deposition）により堆積される。しかし、ＳｉＯ２の堆積には他の適切な堆積プロセスを利用することもできる。ＳｉＯ２の厚みは通常、約１００ｎｍであるが、これに限定されない。本発明の別の実施形態では、ＳｉＯ２は、半導体基板１０２上で熱成長され、この後で、Ｓｉ３Ｎ４をＰＥＣＶＤ堆積させる。しかし、ＳｉＯ２およびＳｉ３Ｎ４の堆積には他の適切な堆積プロセスを利用することもできる。熱成長されたＳｉＯ２の厚みは通常は約１２０ｎｍであるが、これに限定されない。Ｓｉ３Ｎ４の厚みは約５０ｎｍである。
図２Ｃは、誘電体層１０４上に堆積されたフォトレジスト層１１６を示す。
図２Ｄは、次にフォトレジスト層１１６が従来のフォトリソグラフィー法でパターニングされることを示す。そして、パターニングされたフォトレジスト層１１６をマスクとして利用して、誘電体層１０４のマスクが覆っていない部分を異方性エッチングプロセス（例えばＲＩＥ（反応性イオンエッチング））により部分的にエッチングにより除去して、約１００オングストロームの誘電体層１０４を、半導体基板１０２の誘電体開口１１８内に形成する。
図２Ｅは、フォトレジスト層１１６を除去した後に、誘電体開口１１８に残っている誘電体層１０４に対してウェットエッチングを行い、トレンチ１０６を形成して、半導体基板１０２の一部を露呈させる処理を示す。ウェットエッチングは、希釈フッ化水素酸（ＤＨＦ）とＤＩを１：２５の割合で混合した中で行われる。続いて、部分的に形成された半導体構造１００を先ずＮＨ４ＯＨ、Ｈ２Ｏ２、ＤＩを１：２：１０の割合で混合した中で、約摂氏６０度で約５分間洗浄してから、ＤＨＦおよびＤＩを１：２００の割合で混合した中で約２分間洗浄する。これをさらにＤＩ水ですすぎ、窒素（Ｎ２）内で乾燥させる。
洗浄の後で、トレンチ１０６内の選択的エピタキシャル成長（ＳＥＧ）が始まる。部分的に形成された半導体構造１００が、エピタキシャル成長システムのチャンバ内に載置され、Ｎ２内の約摂氏７５０度〜摂氏８００度というインサイチューの高温洗浄によるエピタキシーが始まる。続いて、ＳｉＮ４またはＳｉ２Ｎ６がチャンバに投入され、薄いＳｉ層（不図示）が、約摂氏５７０度および摂氏６００度の間の温度で、トレンチ１０６内であって半導体基板１０２の上に成長する。薄いＳｉ層の厚みは約３０ｎｍであるが、これに限定されない。しかし、薄いＳｉ層の成長はオプションである。薄いＳｉ層は、ドーピング用のイオン注入により半導体基板１２０がアモルファスである（amorphized）場合にのみ必要となる。
純粋な、または希釈されたＧｅＨ４ガスの流入前に温度を約摂氏７５０度から摂氏３５０度へと下げる約６００ｓの中断時間が設けられる。図２ＦはＧｅエピタキシーの開始を示す。ＳｉＮ４またはＳｉ２Ｎ６および純粋な、または希釈されたＧｅＨ４ガスを、半導体基板１０２上に流すと、ＳｉＧｅバッファ層１０８がトレンチ１０６内であって半導体基板１０２の上に堆積される。ＳｉＧｅバッファ層１０８の厚みは、約１３ｎｍから３０ｎｍであり、通常は約１３ｎｍである。ＳｉＧｅバッファ層１０８の最小厚みは、約７ｎｍから約１０ｎｍである。
図２Ｇは、約摂氏３５０度〜摂氏４００度の温度におけるＳｉＧｅバッファ層１０８上へのＧｅシード層１１０の成長を示す。ＧｅＨ４ガスをＳｉＧｅバッファ層１０８の上に流した際と同様に、ＧｅＨ４のＳｉＧｅバッファ１０８の表面で熱分解が生じ、結果としてＧｅおよびＨ２が生じる。本発明の一実施形態では、Ｇｅシード層１１０の厚みは約３０ｎｍから５０ｎｍであり、通常は約３０ｎｍである。本発明の一実施形態では、Ｇｅシード層１１０の最小厚みは、約２０ｎｍである。
そして、温度を約２０００ｓ間安定維持し、ここで温度を約摂氏５５０度〜摂氏６００度へ上昇させてもよい。図２Ｈは、リソグラフィー法により画定された誘電体窓開口１１８またはトレンチ１０６におけるＧｅエピタキシー層１１２の選択的成長、および、誘電体層１０４上への核生成されたＧｅ１２０の形成を示す。Ｇｅエピタキシー層１１２は、高温（摂氏５５０度から摂氏６００度）で成長したＧｅである。Ｇｅエピタキシー層１１２の最小厚みは約３０ｎｍである。通常のＧｅの全厚み（Ｇｅエピタキシー層１１２とＧｅシード層１１０を含む）は約６０ｎｍである。本発明の一実施形態では、Ｇｅエピタキ層１１２の厚みは約３０ｎｍから５００ｎｍであり、例えば約４００ｎｍから約５００ｎｍである。
Ｓｉ２Ｎ６またはＧｅＨ４を、誘電体層１０４上に流すと、Ｓｉ２Ｎ６またはＧｅＨ４が分解して、誘電体層１０４上にそれぞれＳｉおよびＧｅ核生成シード１２０が堆積する。これらＳｉまたはＧｅ１２０の核生成シードが、誘電体層１０４上のＳｉまたはＧｅの核生成の中央を形成するには時間がかかり、最終的にポリＳｉまたはＧｅの層（poly-Si or Ge）が形成される。このポリＳｉまたはＧｅの層が、誘電体層１０４上の均一な層として、誘電体層１０４全体を被膜するのにかかる時間は核生成時間として知られている。インキュベーション時間は、構成ガスが誘電体層１０４の上を流れ始める時点から、核生成ＳｉまたはＧｅ１２０が最初に誘電体層１０４上に現れる時点までの期間として定義される。構成ガスは、ジシラン（またはシラン）および希釈されたゲルマン（または一般的には純粋なゲルマン）である。
ＳｉＧｅバッファ１０８の低温成長中に、Ｓｉ２Ｎ６またはＧｅＨ４を流す時間を、約摂氏３５０度から摂氏４００度の低温でのインキュベーション時間より短くなるように短縮する。これにより、種の核生成についての制約がなくなり、且つ、ＳｉＧｅバッファ層１０８を、格子不整合および不整合応力（misfit stress）による転位を吸収することができる程度の厚みにまで成長させることができる。
しかし、Ｇｅエピタキシー層１１２の選択的な成長中に、単結晶のＧｅ１１２の厚みが、誘電体ＳＥＧ窓開口１１８中で成長し、誘電体層１０４中でＧｅの核生成が始まる。誘電体層１０４上でＧｅの粒子のサイズが大きくなると、これらは、構成ガスと競合するようになり、これによりＳＥＧ窓１１８においてＧｅ１１２の単結晶の種が枯渇する。この結果、ＳＥＧ窓開口１１８上のＧｅエピタキシャル層１１２の厚みが限界に達する。誘電体１０４上に核生成されたＧｅ１２０は、性質上多結晶なので、単結晶Ｇｅ１１２は、ＳＥＧ窓１１８のエッジ以上、自身の限界を超えることができない。本発明の一実施形態では、このプロセスにおけるＧｅエピタキシャル層１１２の最大厚みは、約４００ｎｍから５００ｎｍである。さらに、Ｇｅ層の低温ＳｉＧｅバッファ１０８への２段階形成中に、Ｇｅ層（Ｇｅエピタキシャル層１１２およびＧｅシード層１１０）とＳｉＧｅバッファ層１０８との間の界面に転位が生じる。転位は、Ｇｅ／ＳｉＧｅ界面へループバックする。転位ループの程度は、Ｇｅシード層１１０の高さまたは厚みに略等しいことが推定される。故に、本発明の一実施形態では、Ｇｅエピタキシー１１２の最小厚みを約３０ｎｍとすることで、Ｇｅエピタキシーの表面１１２を転位ループの範囲より約３０ｎｍ上にあるようにすべきである。
図２Ｉは、摂氏５５０度から摂氏６００度の温度におけるＧｅエピタキシー層１１２の上の保護キャップ層１１４の成長を示す。キャップ層１１４は通常Ｓｉであるが、それに限定されない。本発明の一実施形態では、キャップ層１１４の厚みは約３ｎｍから１０ｎｍであり、通常は約４ｎｍである。キャップ層１１４またはＧｅ保護層の成長は、Ｇｅエピタキシャル層１１２の保護を目的としているが、オプションでよい。
図２Ｊは、キャップ層１１４の上へのフォトレジスト層１３４の堆積を示す。逆マスクフォトリソグラフィーを利用して、保護フォトレジスト層１３４をキャップ層１１４の上に形成する。
図２Ｋは、誘電体１０４上に核生成されたＧｅ１２０が、インサイチューまたはエックスサイチューで、例えば塩素（Ｃｌ２）またはＣｌ２／臭化水素（ＨＢｒ）等の適切なエッチング溶液においてドライエッチングにより除去された後の最終半導体構造１００を示す。エッチング溶液が流れる期間は、約１８０ｓであってよい。フォトレジスト層１３４は、核生成されたＧｅ１２０のエッチングの完了後に除去される。
図３は、本発明の一実施形態による半導体構造１００の製造方法を示すフロー図である。方法３００は、３０２で出発半導体基板１０２により始まる。次に３０４で、誘電体層１０４を半導体基板１０２上に堆積させる。さらに３０６で、フォトレジスト層１１６を誘電体層１０４上に堆積させる。フォトレジスト層１１６はフォトリソグラフィー法によりパターニングされる。そして３０８で、パターニングされたフォトレジスト層１１６をマスクとして利用して、誘電体層１０４のマスクが覆っていない部分を異方性エッチングプロセス（例えばＲＩＥ）により部分的にエッチングにより除去して、約１００オングストロームの誘電体層１０４を、半導体基板１０２の誘電体開口１１８内に形成する。３１０で、フォトレジスト層１１６を除去した後に、誘電体開口１１８に残っている誘電体層１０４に対してウェットエッチングを行い、トレンチ１０６を形成して、半導体基板１０２の一部を露呈させる。部分的に形成された半導体構造１００を洗浄して、成長チャンバに載置し、インサイチューの高温洗浄にかける。３１２で、温度を約摂氏３５０度〜摂氏４００度に下げて、ＳｉＧｅバッファ層１０８を、トレンチ１０６内の半導体基板１０２の露呈した部分に成長させる。３１４で、Ｇｅシード層１１０を、ＳｉＧｅバッファ層１０８を成長させたのと略同じ温度で、ＳｉＧｅバッファ層１０８上に成長させる。そして３１６で、温度を約摂氏５５０〜摂氏６００度に上げる。温度を安定維持した後で、Ｇｅエピタキシャル層１１２がＧｅシード層１１０の上で成長する。次に３１８で、キャップ層１１４をＧｅエピタキシー層１１２の上に成長させる。そして３２０で、フォトレジスト層１３４を、キャップ層１１４を被膜する逆マスクにより形成する。最後に３２２で、Ｃｌ２またはＣｌ２／ＨＢｒを成長チャンバに投入して、核生成されたＧｅ１２０を除去する。フォトレジスト層１３４を、核生成されたＧｅ１２０のエッチングの完了後に除去する。
図４は、本発明の一実施形態によるトレンチにおける選択的なエピタキシャル成長における、温度と、ジシラン（またはシラン）および希釈されたゲルマンの流れとを経時的に示すプロットである。ＳＥＧプロセスは、約摂氏７５０度から摂氏８００度におけるＮ２内でのインサイチュー高温洗浄から始められる。次に、ＳｉＨ４またはＳｉ２Ｈ６を約２０ｓの間、チャンバに投入する。薄いＳｉ層が、約摂氏５７０度から摂氏６００度の温度において、トレンチ１０６内の半導体基板１０２上で成長する。薄いＳｉ層の厚みは約３０ｎｍであるが、これに限定されない。純粋な、または希釈されたゲルマン（１０％ＧｅＨ４：Ａｒ）の流入前に温度を約摂氏７５０度から摂氏３５０度へと下げる約６００ｓの中断時間が設けられる。温度を約摂氏３５０度〜摂氏４００度に下げて、ＳｉＨ４またはＳｉ２Ｈ６および、純粋な、または希釈されたゲルマンガス（１０％ＧｅＨ４：Ａｒ）をＵＨＶＣＶＤ成長システムの成長チャンバに約４６０ｓの間投入させ、トレンチ１０６内にＳｉＧｅバッファ層１０８を成長させる。Ｇｅシード層１１０を成長させるべく、温度を約摂氏３５０度から摂氏４００度の同じ範囲に維持する。純粋な、または希釈されたゲルマンガスのみを、成長チャンバに、約１０００ｓから約３０００ｓの間投入させる。純粋な、または希釈されたゲルマンガスは、ＳｉＧｅバッファ層１０８の成長中の純粋な、または希釈されたゲルマンガスよりも大量に流入させられる。続いて、約２０００ｓの温度の安定維持期間を設けて、温度を約摂氏３５０度〜摂氏４００度の範囲から、約摂氏５５０度〜６００度のより高温の範囲に上げ、次に安定期間（settling time）を設ける。均一温度の期間を充分に設けて、成長した膜の厚みおよび成分を確実に均一にする。この温度の安定維持期間にはいかなるガスも投入しない。さらに、Ｇｅエピタキシー層１１２をさせるべく、温度を約摂氏５５０度から摂氏６００度の範囲に維持する。次に、純粋な、または希釈されたゲルマンガスを約２０００ｓから３０００ｓの期間流入させ、このときの流速はＧｅシード層１１０の成長時との流速に匹敵するものとする。純粋な、または希釈されたゲルマンガスを流す期間は、対象となるＧｅエピタキシー層１１２の厚みにより決定される。そして、温度を約摂氏５５０度から６００度の同じ範囲に維持して、ＳｉＮ４またはＳｉ２Ｎ６のみを約１００ｓから１５０ｓの間流入させて、Ｓｉキャップ層１１４を成長させる。
図５は、エピタキシャル成長システムの概略図を示す。エピタキシャル成長システム１４４は、例えばキャノン製のＡＮＥＬＶＡ１−２１００ＳＲＥ等の、単一のウェハ低温壁ＵＨＶＣＶＤシステムである。ＵＨＶＣＶＤシステム１４４は、２つのターボ分子ポンプ１２２、水冷式低温壁チャンバ１２４、熱電対（thermo couple）１２６、パイロメータ１２８、サセプタ１３０、ヒータアセンブリ１３２および２つのガス入り口１４６を含む。２つのガス入り口１４６とは、詳しくは一方が予め混合されたエピ成長ガス用であり（例えばゲルマン、ジシラン（ドーピング用のホスフィン、ジボラン）用）、他方が塩素ガス用である。こうする理由は、塩素がエッチング液であり、残りのガスがエピタキシャル成長用であるからである。半導体基板またはウェハ１０２は、サセプタ１３０上に搭載され、これは通常シリコンカーバイドを被膜されたグラファイトのディスクであり、半導体基板１０２表面に均一に材料を堆積させる。サセプタ１３０は、材料の均一な堆積をさらに促進するべく堆積中にモータにより回転させられてもよい。チャンバの典型的な処理圧力は、約１０−３Ｐａから約１Ｐａの間である。ＣＶＤ（化学蒸着）成長システムでは殆どの場合、エピタキシャル成長は、気相反応とウェハ表面の反応の両方から生じる。気相反応については、前駆体ガスがマニホルドで予め混合されており、ガス混合物がウェハまたは半導体基板１０２上で高温領域の近傍に達すると、ガス反応および分解が起こり、エピタキシー層を堆積させる。ウェハの表面反応は、ウェハまたは半導体基板１０２の表面に構成前駆体ガスが達し、高温に曝され、分解により中間反応物の吸収および半導体基板表面からの種の脱離（desorption）が生じることで行われる。半導体基板１０２の表面への正味の吸収率により、薄膜が成長する。
本発明の一実施形態によると、特定の圧力範囲では、気相反応は最小限に抑えられ、ウェハ表面反応が優勢となる。成長率は、ウェハ表面温度に依存する。ＵＨＶＣＶＤ成長システム１４４のチャンバの究極的な圧力は、約１０−６Ｐａのオーダである。１００％のジシラン（Ｓｉ２Ｈ６）ガスおよび希釈されたゲルマン（１０％ＧｅＨ４：Ａｒ）ガスが例えば、チャンバ壁１２４のガス入り口１４６のいずれかから導入される。半導体基板１０２は、裏面から加熱される。成長チャンバ壁１２４およびヒータチャンバ１２４の側板（成長チャンバの内層）は、水冷式とされることで、ガス分解を半導体基板１０２の表面に留めている。代替的なＳｉ原料ガスはシラン（ＳｉＨ４）およびジクロロシラン（ＳｉＨ２Ｃｌ２）であり、代替的なＧｅ原料ガスは、純粋なゲルマン（ＧｅＨ４）である。超高真空（ＵＨＶ）範囲のガス圧を利用することで、デバイスグレードのエピタキシーを、約摂氏５５０度から約摂氏６００度の低温範囲で成長させることができる。
ウェハ表面反応においては、ＳｉまたはＧｅの成長は、ＳｉＨ４、Ｓｉ２Ｈ６、またはＧｅＨ４が、ＳｉまたはＧｅおよび水素（Ｈ２）にそれぞれ不均一分解されることで行われる。Ｓｉ成長を例にとると、ＳｉＨ４のウェハ表面上の熱分解は、２段階の吸収または脱離および不均一反応メカニズムにより生じる。化学式は以下の通りとなる。
Figure 2010536170
Figure 2010536170
 ここで、＊は、自由表面サイトを示し、ＳｉＨ４＊は、吸着されたシランを示す。Ｈ２ガスも、自由表面サイト上で解離吸着を経る。
Figure 2010536170
 ここで、２＊は２つの自由表面サイトを示す。Ｈ＊は、１つの表面サイトを占有するので、Ｈ＊は、シラン吸着を阻害することが知られている。
Ｓｉ２Ｈ６については、化学反応は以下のようになる。
Figure 2010536170
Figure 2010536170
 Ｇｅ成長については、化学式は以下のようになる。
Figure 2010536170
Figure 2010536170
 ＳｉＧｅ成長をＳｉ基板上のＳｉ２Ｈ６およびＧｅＨ４ガスを用いて説明する典型的なウェハの表面の化学反応式は以下のようになる。
Figure 2010536170
 実験結果
図６Ａは、ＳｉＯ２定義されたＳｉ窓の開口に堆積したＳＥＧ Ｇｅ１５８を有する１００×１００μｍ２の隅の走査電子顕微鏡写真（ＳＥＭ）の画像を示す。ＳＥＧ Ｇｅは、ＳｉＧｅバッファ層１０８、Ｇｅシード層１１０、および、Ｇｅエピタキシャル層１１２を含む。正方形の開口のエッジは、（１００）方向に配列されている。
図６Ｂは、ＳＥＧ Ｇｅ１５８のエッジの断面透過電子顕微鏡写真（ＸＴＥＭ）画像である。Ｇｅエピタキシー１１２およびＳｉＧｅバッファ１０８の計測された厚みは、それぞれ約１１４．２ｎｍおよび１４．８ｎｍであった。（１１１）および（３１１）ファセットからなる二重のファセット（double facet）が、ＳｉのＳＥＧにとっても、典型的である。ファセットの進化では、（３１１）ファセットが先ず成長して、次に（１１１）ファセットが形成される。各ファセットの平面（faceting plane）の成長は、低分圧成長条件下の（１００）面と他のファセットの面との間で成長率が異なることに起因する。１００×１００μｍ２の開口のエッジは、（１００）方向に沿って配列する。図６Ｂで、ＳＥＧ Ｇｅ１５８は、ＳｉＧｅバッファ１０８のエッジの横方向に配列する。つまり、Ｓｉ０．８Ｇｅ０．２バッファ１０８が先ず選択的に成長して、次に、Ｇｅシード層１１０がＳｉ０．８Ｇｅ０．２エピタキシー１０８のエッジを取り囲む。Ｇｅエピタキシー１１２の非選択性は、Ｇｅエピタキシャルの厚みが約３００ｎｍを超えると起こり始める（set in）。これはさらに、核生成されたＧｅの粒子が、このＳＥＧ Ｇｅ１５８の厚みの後に誘電体層１０４上に形成されることも意味している。核生成されたＧｅの粒子は、Ｃｌ２ガスフローによるインサイチューエッチングにより選択的に除去することができる。
ＳＥＧ Ｇｅ１５８は、さらに、ＰＥＣＶＤ Ｓｉ３Ｎ４パターニングされた窓の開口にも行われる。ファセットの形成は、誘電体の性質には依存しないことが観察により分かる。転位が引き起こすＸＴＥＭのコントラストは、表面の転位の伝播を示さない。表面粗さは、原子間力顕微鏡（ＡＦＭ）により計測された。１０×１０μｍ２の走査領域の自乗平均（ｒｍｓ）粗さは、ＳＥＧ Ｇｅ１５８およびパターニングされていない基板上のブランケットＧｅについて、それぞれ１．１４ｎｍおよび１．４５ｎｍであった。ＳＥＧエピタキシーの粗さは低減された。Ｓｉ（１００）基板１０２上の二分子層ＳｉＧｅバッファ１０８のＧｅエピタキシー１１２の１μｍあたりの３．２ｎｍのｒｍｓ粗さと比較すると向上が見られた。
図６Ｃは、ＳＥＧ Ｇｅ１５８の０．６μｍ×２０μｍのストライプのＳＥＭ画像を示し、図６Ｄは、ＳＥＧ Ｇｅ１５８の２×２μｍ２の正方形パッドのＳＥＭ画像を示す。図６Ｃおよび図６Ｄで、誘電体１０４はＳｉＯ２である。ＳＥＧ Ｇｅ１５８について計測された幅は、０．６μｍの開口の上に過度に成長したＧｅのせいで、約０．７μｍとなっている。図６Ｅは、ＳｉＯ２を誘電体１０４として有するＳＥＧ Ｇｅ１５８の０．３５μｍ×２０μｍのストライプのＸＴＥＭ画像を示す。
図７Ａおよび図７Ｂは、Ｇｅ表面処理（ウェットエッチング）を二酸化クロム（ＣｒＯ２）およびフッ化水素酸（ＨＦ）溶液により行った後の、それぞれ１００×１００μｍ２のＳＥＧ Ｇｅエピタキシー１５８のエッジおよび中央のエッチングされたピットのＳＥＭ画像を示す。エッチングピッチ密度（ＥＰＤ）を計測するボックスは、１２μｍ×１５μｍの寸法を有する。１００×１００μｍ２のＳＥＧ Ｇｅでは、エッチングされたピットは、エッジに集中する傾向にある。領域によっては、ＥＰが同じ観察領域の１００×１００μｍ２のＳＥＧ Ｇｅの中央には全く観察されない場合もある。１００×１００μｍ２の平均ＥＰＤは、約２．８×１０６ｃｍ−２から５．６×１０６ｃｍ−２と計測された。
図７Ｃは、Ｇｅ表面処理（ウェットエッチング）を沃素(I2/CHCOOH/HNO3/HF)溶液により、またはＩ２溶液により行った後の、１００×１００μｍ２のＳＥＧ Ｇｅエピタキシー１５８の表面のＳＥＭ画像（グローバルな図）を示す。図７Ｄは、Ｇｅ表面処理（ウェットエッチング）を沃素溶液により行った後の、１００×１００μｍ２のＳＥＧ Ｇｅエピタキシーの表面のＳＥＭ画像（ローカルな図）を示す。図７Ｃおよび図７Ｄは、Ｉ２溶液によるエッチングピッチを示す。エッチングピッチの特徴的な特性が図面自体に示されている。観察対象のサンプル表面から放出された二次電子からＳＥＭ画像が生じている。観察対象の領域がピットの場合には、この領域からは二次電子がほんの僅かだけ放出される、もしくは全く放出されないので、画像の暗い領域として見える。
本願を他と区別する主要な点は、周期的アニーリングを利用しないで、低減された成長領域における、より低いＥＰＤの取得を促進することであり、これにより、低温Ｓｉ１−ｘＧｅｘバッファの薄膜層を利用することによって主要なＣＭＯＳプロセスへ集積を行うプロセス工程を簡略化できる。ＧｅをＳｉのうえで成長させる上で一番難しい課題が、格子定数および熱膨張（縮小）係数の不整合である。約摂氏５５０度から摂氏６００度でＧｅをＳｉ上で成長させた後で、冷却期において２つの材料の格子不整合から転位が生じ、ＧｅおよびＳｉの熱係数の不整合により界面応力が生じる。この界面応力は、ＳＥＧ−Ｇｅエピタキシャルの寸法が小さくなるにつれて低減する。故に、或る点よりも寸法が小さくなると、界面応力は、転位およびＥＰを生じさせる因子としては無視できるものとなる。
図７Ｅは、ＣｒＯ２／ＨＦおよび沃素溶液両方による表面処理により計測されたＥＰＤの、ＳＥＧ Ｇｅエピタキシー１５８の寸法の関数としてのプロットである。ＣｒＯ２／ＨＦおよびＩ２溶液による処理後のＥＰＤがそれぞれ示されている。図７Ｅは、ＥＰＤ対ＳＥＧ領域の低減の一般的な傾向を示す。５０×９０μｍ２のＳＥＧ−Ｇｅ領域においては、ＣｒＯ２／ＨＦについて計測されたＥＰＤが、Ｉ２溶液によるものより低いのは、統計的偏差に過ぎない。ＥＰＤは、二次元ボックスのＳＥＭ画像におけるＥＰの数を計測することにより得られている。ボックスの典型的なサイズは、１５×２０μｍ２である。重要な情報は、ＳＥＧ領域とともにＥＰＤが低減するという一般的な傾向である。比較目的から、および結果をより信用できるものとするために、２種類のエッチング溶液を利用した。
１００×１００μｍ２のＳＥＧ Ｇｅ１５８は、全ウェハのＧｅエピタキシーに近いＥＰＤを有しているが、ＥＰＤは成長領域の縮小とともに低減している。ＥＰＤは、５０μｍ×９０μｍのパッドについては約１０５ｃｍ−２に減少している。ＳＥＧ Ｇｅの２×２μｍ２および０．６μｍ×２０μｍのストライプにはＥＰＤは全く観察されなかった。これら小さい領域は、５０μｍ×９０μｍのパッドと同じダイの上にあった。成長領域とともにＥＰＤが低減するのは、領域に依存する不整合転位ソースの抑制、および、エッジのＴＤのシンクとしての近接性（nearness of edges as sinks for TD）により、理論的に予期されることである。このような領域によりＥＰＤが低減することは、Hsin-Chiao Luan等による、Applied Physics Lettersの１９９９年１１月発行の第７５巻、第１９号、における「High-quality Ge epilayers on Si with low threading-dislocation densities」なる名称の記事、および米国特許第 6635110号等に記載の他の方法でも報告されているが、本願との主要な違いは、本願では、低温Ｓｉ０．８Ｇｅ０．２バッファを不整合転位用のシンクとして用いて、同じ成長領域でより低いＥＰＤを達成するという点である。
図８は、ウェハの様々なサイトにおける（点１から５）１００×１００μｍ２のＳＥＧ Ｇｅの中央のマイクロラマンスペクトルを示す。比較対象として、非常に薄いＳｉ０．８Ｇｅ０．２バッファを有するＳｉ（１００）基板上およびバルクＧｅ基板上のブランケットＧｅエピタキシーのスペクトルもそれぞれ示されている。Ａｒ＋レーザ励起の波長は約５１４ｎｍであった。全ウェハから１００×１００μｍ２のＳＥＧ Ｇｅエピタキシーまでラマンフォノンピークのシフトは、機器エラーの範囲で検出されなかった。バルクＧｅ基板はＧｅ−Ｇｅ光学フォノンピークが約３０１.４ｃｍ−１であった。ブランケットＧｅおよび１００×１００μｍ２のＳＥＧ Ｇｅ両方のエピタキシーピークからの光学フォノン信号は約３００ｃｍ−１であり、この僅かなシフトは、両方の場合におけるＧｅエピタキシーの残留引っ張り歪み（residual tensile strain）を示している。残留引っ張り歪みは、約０．２９％から０．３６％の範囲で変化して、これは、ＳｉおよびＧｅ間で線形の熱膨張係数が異なることに起因して生じることが知られている。レーザビームがＧｅエピタキシーに貫通する深さは約１５ｎｍである。フォノンピーク間でＦＷＨＭ（半値全幅）に大差はなかったので、ブランケットおよび１００×１００μｍ２のＳＥＧの場合のＧｅ膜両方に光学品質の主要な差異はないことが分かる。
Ｇｅ／Ｓｉ材料が光検出器として利用に耐えられるかを査定するべく、約１１４．２ｎｍの厚みの１００×１００μｍ２のＳＥＧ Ｇｅ１５８をフォトダイオード内に作製した。図９は、垂直入射フォトダイオード構造１５２の断面図を示す。例えばＰ型の基板である半導体基板１０２、内因性ＳＥＧ Ｇｅ１５８（ＳｉＧｅバッファ層１０８、Ｇｅシード層１１０、およびＧｅエピタキシャル層１１２）、およびＧｅエピタキシャル層１１２へのＮ＋の浅い注入砒素ドーピングによりＰ−ｉ−Ｎ接合が形成され、Ｇｅ／ＳｉＧｅ／Ｓｉ界面が空乏領域内に生成されている。上部カソード１３８は、Ｎ＋Ｇｅ１３６に接触するアルミニウム（Ａｌ）電極からなる（接触面積は２５μｍ×１００μｍである）。Ｎ＋接合１３６の深さは約３０ｎｍと推定される。Ａｌ電極はリフトオフプロセスで形成される。通常Ａｌである底面基板接触により、接地に接触するアノード１４０が形成される。核生成されたＧｅ１２０は、誘電体１０４上にあり、この核生成されたＧｅ１２０を取り除く必要はない。核生成されたＧｅ１２０はさらに、通常はＳｉＯ２である誘電体層１４２で被覆される。
フォトレシーバの感度を高める暗電流を調べた。図１０は、正の電圧を逆バイアスとして有する４つのデバイスのサンプルの電流−電圧（Ｉ−Ｖ）曲線を示す。室温（ＲＴ）で約１Ｖのバイアスにおける、最小暗電流密度は、約８．６ｍＡ／ｃｍ２であり、平均暗電流密度は約１０ｍＡ／ｃｍ２であった。最小暗電流密度は、約２Ｖにおいては、約１１ｍＡ／ｃｍ２に上昇した。これらは低暗電流密度として考えられる、というのも、Ｇｅ／ＳｉＧｅへテロ界面の上のＧｅの厚みが１１４．２ｎｍ程度しかないからである。これと比較すると、２段階Ｇｅ成長を周期的アニーリングと組み合わせて準備したＧｅの暗電流密度は、通常約２０ｍＡ／ｃｍ２である。本願は、Ｇｅ／Ｓｉ光検出器で利用するのに適した同様の性能を有し、ＳＥＧであり、高温周期アニーリングを利用しないという利点を有するので、主要なＣＭＯＳプロセスへ集積する際の利用にも適している。
Ｉｄａｒｋの温度関係により、式（９）が導かれる、というのもｎが３ではなくて３／２に等しいからである。Ｅａは、リーク電流の活性エネルギーを表し、Ｖａは、加わるバイアス電圧を表し、ｋはボルツマン定数を表し、Ｔは温度を表す。図１０の挿入図は、逆バイアス０．５Ｖ、１Ｖ、および２Ｖに対するＩｎ（Ｉｄａｒｋ／Ｔ３／２）対１／ｋＴのプロットをそれぞれ示している。プロットの傾きから抽出されたＥａの平均値は０．３ｅＶであり、これは室温（ＲＴ）におけるＧｅのバンドギャップ（０．６６ｅＶ）の略半分である。これは、このダイオードのリーク電流の効果よりも、空乏領域におけるトラップに助けられた電子空孔生成の効果のほうが圧倒的に上回っていることを示しており、これはショックレーホールリードプロセスとしても知られている。
Figure 2010536170
 Ｃは任意の定数
トレンチ１０６へのＧｅまたはＳｉＧｅの選択的エピタキシャル成長プロセス中にＧｅがアイソレーション誘電体１０４上で核生成され、Ｓｉを露呈させる。図９に示す垂直入射フォトダイオードにおいては、光パワーはＧｅエピタキシー１１２へ、上部から入射するので、ウェハのインプレーン方向へは光が伝播せず、アイソレーション誘電体１０４上に核生成されたＧｅ粒子１２０があろうとなかろうと、デバイスの動作における光の側面には影響はない。しかし、隣接する平面エレクトロニクス同士が垂直入射フォトダイオード等の同じダイ上にモノリシックに存在する場合には、核生成されたＧｅ１２０は、隣接するエレクトロニクスデバイスへの電気リークパスを形成して、核生成されたＧｅ１２０を除去しないと、デバイスのエレクトロニクスが正常に動作しない場合もある。
図１１は、導波路フォトダイオードの断面図を示す。導波路フォトダイオード１５４は、通常リブ型の導波路構造を有するＳｉ／ＳｉＯ２導波路である。導波路フォトダイオード１５４は、埋め込み酸化物１４８および埋め込み酸化物１４８上に載置された半導体基板１０２（例えばｐ型ＳＯＩ基板）を含む。突起１５０が、ＳＯＩ基板１０２のＳｉ層の上に形成されている。ＳｉＯ２等の誘電体層１０４が、ＳＯＩ基板１０２上に成膜されている。導波路フォトダイオード１５４は、さらに、突起１５０の上の誘電体層１０４に少なくとも１つのトレンチ１０６を含み、ＳＯＩ基板１０２の一部を露呈させている。ＳｉＧｅバッファ層１０８がトレンチ１０６の少なくとも底面に配置されており、ＳｉＧｅバッファ層１０８はＳＯＩ基板１０２に接触して設けられている。Ｇｅシード層１１０が、ＳｉＧｅバッファ層１０８の上に、Ｇｅシード層１１０がＳｉＧｅバッファ層１０８の３つのエッジを囲うように設けられている。Ｇｅエピタキシャル層１１２が、Ｇｅシード層１１０の上に設けられている。Ｇｅエピタキシャル層１１２は、ｎ型ドーパントでドーピングされて、ｎ型となる。カソードとして機能する金属コンタクト１３８が、Ｇｅエピタキシャル層１１２の上に成膜されて、ＳＯＩ基板１０２上のアノード１４０として機能する別の金属コンタクトと接触する。コンタクト１３８および１４０は、通常はＡｌ製である。
導波路フォトダイオード１５４の作製プロセスは、以下の通りである。先ず、ＳＯＩ１０２の上のＳｉを部分的にドライエッチングして、突起１５０を形成する（例えば、中央が厚いＳｉリブであり、その脇がこれより薄いＳｉで出来ており、底面がＳｉＯ２製である）。光波がリブ型導波路構造の下方へと伝播する際に、光パワーをリブの中央に閉じ込める目的からこのような構造とされている。Ｓｉをドライエッチングしてリブの形成が完了すると、ＳｉＯ２１１４（またはＳｉより小さい屈折率を有する誘電体）を成膜する。誘電体の開口１１８は、ＳｉＯ２１０４の開口リソグラフィー（open lithography）、部分的ドライエッチングを行い、残っている誘電体をエッチングしてＳｉ面を露呈させ、次にＳＥＧ−Ｇｅ１５８を成長させることにより形成された。
ＧｅまたはＳｉの導波路フォトダイオード１５４においては、光パワーはＳｉ／ＳｉＯ２導波路上を導かれるので、これは、光パワーが上部からげエピタキシー層１１２に入射する垂直入射フォトダイオード１５２と違う。導波路フォトダイオード１５４においては、Ｓｉが光パワーを流すチャネルとして機能し、ＳｉＯ２１０４が導波路のクラッディングとして機能する。核生成されたＧｅ１２０は誘電体層１０４には全く残留しない。
図１２は、導波路フォトダイオード１５４の斜視図を示す。光波がＳｉ／ＳｉＯ２導波路１０２へ導かれると、光パワーは、選択的エピタキシーによりＳｉ／ＳｉＯ２導波路１０２上にエピタキシー成長したＧｅまたはＳｉ吸収ブロック１５６へエバネセントに結合される。
図１３は、誘電体１０４上に核生成されたＧｅ１２０を有する導波路フォトダイオード１５４の斜視図を示す。図１１には誘電体層１０４が示されているが、図１３には示されていない。誘電体層１０４は示されていないが、通常、ＳＯＩリブ型導波路の壁には薄い層が形成される。核生成されたＧｅ１２０の粒子は、誘電体層１０４の表面にある。核生成されたＧｅ１２０は、露呈しているＳｉ基板表面へのＧｅの選択的エピタキシャル成長中に形成される。作製プロセスによっては、核生成されたＧｅ１２０が、構造上へのさらなる誘電体層形成中に除去されない場合には、これらＧｅ粒子１２０は誘電体層内に埋め込まれることもありうる。ＳＥＧ Ｇｅは、核生成されたＧｅを誘電体層に形成するのと同時に形成される。ＳｉまたはＧｅ導波路フォトダイオードの動作における光の側面においては、アイソレーション誘電体層１０４上の核生成されたＧｅ１２０は、Ｓｉ／ＳｉＯ２導波路１０２沿いに方向付けられる光波の光散乱中心（optical scattering center）を形成する、というのも、Ｇｅの屈折率は４．２であり、Ｓｉの屈折率は３．５５であるからである。高い屈折率の材料（Ｇｅ等）は、光波がＳｉ／ＳｉＯ２導波路１０２沿いに伝播する際の光パワーを自身に結合する傾向がある。このようなＧｅ粒子１２０は、光波分散および光損失を引き起こし、導波路フォトダイオード１５４の外部量子効率を低下させる。

Claims (40)

  1. 半導体構造を製造する方法であって、
    誘電体層に少なくとも１つのトレンチを形成して、半導体基板の一部を露呈させる工程と、
    前記少なくとも１つのトレンチの少なくとも底部に、シリコンゲルマニウムバッファ層を形成する工程と、
    前記シリコンゲルマニウムバッファ層の上にゲルマニウムシード層を形成する工程と、
    前記ゲルマニウムシード層の上にゲルマニウム層を形成する工程とを備える方法。
  2. 前記半導体基板はシリコン基板である請求項１に記載の方法。
  3. 前記シリコン基板はバルクシリコン基板またはシリコンオンインシュレータ基板である請求項２に記載の方法。
  4. 前記シリコンゲルマニウムバッファ層は、低温プロセスにより形成される請求項１に記載の方法。
  5. 前記シリコンゲルマニウムバッファ層は、蒸着プロセスにより形成される請求項１に記載の方法。
  6. 前記シリコンゲルマニウムバッファ層は、約摂氏３５０度から摂氏４００度の温度範囲で行われる低温プロセスにより形成される請求項４に記載の方法。
  7. 前記低温プロセス中に温度が約摂氏７５０度から約摂氏３５０度へと降下させられる請求項４に記載の方法。
  8. 前記シリコンゲルマニウムバッファ層は、約７ｎｍから約３０ｎｍの範囲の層の厚みで形成される請求項１に記載の方法。
  9. 前記蒸着プロセスにおいて、ジシランガス成分およびゲルマンガス成分を加える請求項５に記載の方法。
  10. 前記温度降下の終了において、加えられる前記ジシランガス成分および加えられる前記ゲルマンガス成分が低減されるように、前記蒸着プロセスが制御される請求項７および９に記載の方法。
  11. 前記ゲルマニウムシード層は、低温プロセスにより形成される請求項１に記載の方法。
  12. 前記ゲルマニウムシード層は、蒸着プロセスにより形成される請求項１１に記載の方法。
  13. 前記ゲルマニウムシード層は、約摂氏３５０度から摂氏４００度の温度範囲で行われる低温プロセスにより形成される請求項１１に記載の方法。
  14. 前記ゲルマニウムシード層は、約２０ｎｍから約５０ｎｍの範囲の層の厚みで形成される請求項１に記載の方法。
  15. 前記ゲルマニウム層は、エピタキシャル成長プロセスにより形成される請求項１に記載の方法。
  16. 前記ゲルマニウム層は、高温プロセスにより形成される請求項１に記載の方法。
  17. 前記ゲルマニウム層は、蒸着プロセスにより形成される請求項１に記載の方法。
  18. 前記ゲルマニウム層は、約摂氏５００度から摂氏６５０度の温度範囲で行われる高温プロセスにより形成される請求項１に記載の方法。
  19. 前記ゲルマニウム層は、約３０ｎｍから約５００ｎｍの範囲の層の厚みで形成される請求項１に記載の方法。
  20. 前記誘電体層を前記半導体基板の上に形成する工程をさらに備える請求項１に記載の方法。
  21. 前記誘電体層は、酸化物、窒化物、またはこれらの組み合わせを含む請求項１に記載の方法。
  22. 前記誘電体層は、酸化シリコンまたは窒化シリコンを含む請求項２１に記載の方法。
  23. 前記ゲルマニウム層の上にゲルマニウム保護層を形成する工程をさらに備える請求項１に記載の方法。
  24. 前記ゲルマニウム保護層は、シリコンまたはフォトレジスト材料から形成される請求項２３に記載の方法。
  25. 前記誘電体層の上面に成膜されたゲルマニウム材料を除去する工程をさらに備える請求項１に記載の方法。
  26. 前記ゲルマニウム材料はドライエッチングプロセスにより除去される請求項２５に記載の方法。
  27. 前記ゲルマニウム材料は、塩素または臭化水素を用いたドライエッチングプロセスにより除去される請求項２５に記載の方法。
  28. 半導体基板と、
    前記半導体基板の上に形成される誘電体層と、
    前記誘電体層に形成されて、前記半導体基板の一部を露呈させる少なくとも１つのトレンチと、
    前記少なくとも１つのトレンチの少なくとも底部の上に形成されるシリコンゲルマニウムバッファ層と、
    前記シリコンゲルマニウムバッファ層の上に形成されるゲルマニウムシード層と、
    前記ゲルマニウムシード層の上に形成されるゲルマニウム層とを備える半導体構造。
  29. 前記半導体基板はシリコン基板である請求項２８に記載の半導体構造。
  30. 前記シリコン基板はバルクシリコン基板またはシリコンオンインシュレータ基板である請求項２９に記載の半導体構造。
  31. 前記シリコンゲルマニウムバッファ層は、約８ｎｍから約３０ｎｍの範囲の層の厚みである請求項２８に記載の半導体構造。
  32. 前記ゲルマニウムシード層は、約２０ｎｍから約５０ｎｍの範囲の層の厚みである請求項２８に記載の半導体構造。
  33. 前記ゲルマニウム層は、エピタキシャル成長したゲルマニウム層である請求項２８に記載の半導体構造。
  34. 前記ゲルマニウム層は、約３０ｎｍから約５００ｎｍの範囲の層の厚みである請求項２８に記載の半導体構造。
  35. 前記誘電体層は、酸化物、窒化物、またはこれらの組み合わせを有する請求項２８に記載の半導体構造。
  36. 前記誘電体層は、酸化シリコンまたは窒化シリコンを有する請求項３５に記載の半導体構造。
  37. 前記ゲルマニウム層の上に形成されたゲルマニウム保護層をさらに備える請求項２８に記載の半導体構造。
  38. 前記ゲルマニウム保護層は、シリコンまたはフォトレジスト材料から形成される請求項３７に記載の半導体構造。
  39. 請求項２８に記載の半導体構造を備える光学部品。
  40. 導波路またはフォトダイオードとして構成される請求項３９に記載の光学部品。
JP2010519893A 2007-08-08 2007-08-08 半導体構造および製造方法 Pending JP2010536170A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SG2007/000244 WO2009020433A1 (en) 2007-08-08 2007-08-08 A semiconductor arrangement and a method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2010536170A true JP2010536170A (ja) 2010-11-25

Family

ID=40341539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010519893A Pending JP2010536170A (ja) 2007-08-08 2007-08-08 半導体構造および製造方法

Country Status (4)

Country Link
US (1) US20110084308A1 (ja)
JP (1) JP2010536170A (ja)
CN (1) CN101836295A (ja)
WO (1) WO2009020433A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183195A (ja) * 2013-03-19 2014-09-29 Hitachi Ltd 半導体装置とその製造方法
KR20150041798A (ko) * 2012-08-21 2015-04-17 마이크론 테크놀로지, 인크 광검출기 내의 신호 손실을 줄이기 위한 방법 및 장치
JP2015162571A (ja) * 2014-02-27 2015-09-07 富士通株式会社 Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
JP2015220290A (ja) * 2014-05-15 2015-12-07 富士通株式会社 Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
KR20160089519A (ko) * 2013-12-20 2016-07-27 후아웨이 테크놀러지 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법
JP2017032680A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2017032708A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017201649A (ja) * 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017534182A (ja) * 2014-11-13 2017-11-16 アーティラックス インコーポレイテッドＡｒｔｉｌｕｘ Ｉｎｃ． 光吸収装置
US10074677B2 (en) 2014-11-13 2018-09-11 Artilux Inc. Light absorption apparatus

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100006961A1 (en) * 2008-07-09 2010-01-14 Analog Devices, Inc. Recessed Germanium (Ge) Diode
TWI379430B (en) * 2009-04-16 2012-12-11 Atomic Energy Council A method of fabricating a thin interface for internal light reflection and impurities isolation
JP2011199268A (ja) * 2010-02-26 2011-10-06 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法
KR101865752B1 (ko) * 2011-12-07 2018-06-12 한국전자통신연구원 광 검출기의 형성 방법
US20130334571A1 (en) * 2012-06-19 2013-12-19 International Business Machines Corporation Epitaxial growth of smooth and highly strained germanium
US8883616B2 (en) 2012-07-31 2014-11-11 Hewlett-Packard Development Company, L.P. Germanium on insulator apparatus
DE102013201644A1 (de) 2012-09-19 2014-03-20 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Germanium PIN-Fotodiode für die Integration in eine CMOS- oder BiCMOS-Technologie
US9231131B2 (en) * 2014-01-07 2016-01-05 International Business Machines Corporation Integrated photodetector waveguide structure with alignment tolerance
CN104900482A (zh) * 2014-03-06 2015-09-09 中国科学院微电子研究所 一种纯锗外延生长的方法
CN105019019B (zh) * 2014-04-30 2019-04-19 应用材料公司 用于选择性外延硅沟槽填充的方法
EP2978016B1 (en) 2014-07-25 2018-06-13 IMEC vzw A method for providing an nMOS device and a pMOS device on a silicon substrate and silicon substrate comprising an nMOS device and a pMOS device
US9627575B2 (en) 2014-09-11 2017-04-18 International Business Machines Corporation Photodiode structures
US9852902B2 (en) 2014-10-03 2017-12-26 Applied Materials, Inc. Material deposition for high aspect ratio structures
EP3460849A1 (en) * 2014-11-24 2019-03-27 Artilux Inc. Monolithic integration techniques for fabricating photodetectors with transistors on same substrate
CN104465369B (zh) * 2014-12-30 2017-10-10 上海华虹宏力半导体制造有限公司 锗的刻蚀方法
CN104993025B (zh) * 2015-07-01 2018-06-19 西安电子科技大学 氮化硅膜致应变的锗锡中红外led器件及其制备方法
JP2017022175A (ja) * 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102016103346A1 (de) 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips und strahlungsemittierender Halbleiterchip
JP6584348B2 (ja) * 2016-03-07 2019-10-02 東京エレクトロン株式会社 凹部の埋め込み方法および処理装置
CN108063168B (zh) * 2017-12-14 2020-03-06 中国科学院微电子研究所 基于应变调控的Ge光电探测器及其制作方法
JP6777624B2 (ja) 2017-12-28 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US11680340B2 (en) * 2018-12-13 2023-06-20 Axt, Inc. Low etch pit density 6 inch semi-insulating gallium arsenide wafers
US11791159B2 (en) * 2019-01-17 2023-10-17 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors
US11749762B2 (en) * 2019-10-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device comprising a photodetector with reduced dark current
CN112750847B (zh) * 2019-10-31 2024-10-18 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11018230B1 (en) * 2019-12-20 2021-05-25 Nxp B.V. Semiconductor devices with a mixed crystal region
CN111077607B (zh) * 2019-12-30 2022-01-11 中国科学院微电子研究所 硅基光波导器件的制造方法
CN111509079A (zh) * 2020-01-20 2020-08-07 中国科学院微电子研究所 一种锗探测器及其制作方法
CN111509080A (zh) * 2020-01-20 2020-08-07 中国科学院微电子研究所 一种探测器及其制作方法
US20210375669A1 (en) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Surface uniformity control in pixel structures of image sensors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007014294A2 (en) * 2005-07-26 2007-02-01 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
JP2007533119A (ja) * 2003-11-19 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法
JP2009514252A (ja) * 2005-11-01 2009-04-02 マサチューセッツ・インスティテュート・オブ・テクノロジー モノリシックに集積化された半導体材料およびデバイス
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10290023A (ja) * 1997-04-15 1998-10-27 Nec Corp 半導体光検出器
EP1036412A1 (en) * 1997-09-16 2000-09-20 Massachusetts Institute Of Technology CO-PLANAR Si AND Ge COMPOSITE SUBSTRATE AND METHOD OF PRODUCING SAME
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
EP1192646B1 (en) * 1999-06-25 2008-08-13 Massachusetts Institute Of Technology Cyclic thermal anneal for dislocation reduction
KR100767762B1 (ko) * 2000-01-18 2007-10-17 에이에스엠 저펜 가부시기가이샤 자가 세정을 위한 원격 플라즈마 소스를 구비한 cvd 반도체 공정장치
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
US7358585B2 (en) * 2003-11-20 2008-04-15 Sioptical, Inc. Silicon-based Schottky barrier infrared optical detector
JP2009054429A (ja) * 2007-08-27 2009-03-12 Panasonic Electric Works Co Ltd 照明器具カバー及びそれを用いた照明器具
US8269303B2 (en) * 2008-03-07 2012-09-18 Nec Corporation SiGe photodiode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007533119A (ja) * 2003-11-19 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法
WO2007014294A2 (en) * 2005-07-26 2007-02-01 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法
JP2009514252A (ja) * 2005-11-01 2009-04-02 マサチューセッツ・インスティテュート・オブ・テクノロジー モノリシックに集積化された半導体材料およびデバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7012004717; Ｔ．　Ｈ．　Ｌｏｈ: 'Ｕｌｔｒａｔｈｉｎ　ｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　ＳｉＧｅ　ｂｕｆｆｅｒ　ｆｏｒ　ｔｈｅ　ｇｒｏｗｔｈ　ｏｆ　ｈｉｇｈ　ｑｕａｌｉｔｙ　Ｇｅ　ｅｐｉｌａｙｅｒ　ｏｎ　Ｓｉ（１００）　ｂｙ　ｕｌｔｒａ' Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ Ｖｏｌｕｍｅ　９０　Ｉｓｓｕｅ　９, 20070228, ０９２１０８, Ａｍｅｒｉｃａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｐｈｙｓｉｃｓ *

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101721343B1 (ko) * 2012-08-21 2017-03-29 마이크론 테크놀로지, 인크 광검출기 내의 신호 손실을 줄이기 위한 방법 및 장치
KR20150041798A (ko) * 2012-08-21 2015-04-17 마이크론 테크놀로지, 인크 광검출기 내의 신호 손실을 줄이기 위한 방법 및 장치
JP2015532003A (ja) * 2012-08-21 2015-11-05 マイクロン テクノロジー， インク． 光検出器の信号損失を低減するための方法および装置
JP2014183195A (ja) * 2013-03-19 2014-09-29 Hitachi Ltd 半導体装置とその製造方法
KR20160089519A (ko) * 2013-12-20 2016-07-27 후아웨이 테크놀러지 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법
US10234629B2 (en) 2013-12-20 2019-03-19 Huawei Technologies Co., Ltd. Method for reducing threading dislocation of semiconductor device
JP2017511596A (ja) * 2013-12-20 2017-04-20 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 半導体デバイスおよび半導体デバイスの製造方法
JP2015162571A (ja) * 2014-02-27 2015-09-07 富士通株式会社 Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
JP2015220290A (ja) * 2014-05-15 2015-12-07 富士通株式会社 Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
JP2017534182A (ja) * 2014-11-13 2017-11-16 アーティラックス インコーポレイテッドＡｒｔｉｌｕｘ Ｉｎｃ． 光吸収装置
US10074677B2 (en) 2014-11-13 2018-09-11 Artilux Inc. Light absorption apparatus
US10128303B2 (en) 2014-11-13 2018-11-13 Artilux Inc. Light absorption apparatus
US10861884B2 (en) 2014-11-13 2020-12-08 Artilux, Inc. Light absorption apparatus
CN106405970A (zh) * 2015-07-30 2017-02-15 瑞萨电子株式会社 半导体器件及其制造方法
JP2017032708A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017032680A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US10466415B2 (en) 2015-07-30 2019-11-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN106405970B (zh) * 2015-07-30 2021-04-30 瑞萨电子株式会社 半导体器件及其制造方法
JP2017201649A (ja) * 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101836295A (zh) 2010-09-15
US20110084308A1 (en) 2011-04-14
WO2009020433A1 (en) 2009-02-12

Similar Documents

Publication Publication Date Title
JP2010536170A (ja) 半導体構造および製造方法
EP1631980B1 (en) Methods of incorporating germanium within cmos process
US8698271B2 (en) Germanium photodetector and method of fabricating the same
US8829531B2 (en) Photonic systems and methods of forming photonic systems
US7297564B1 (en) Fabrication of vertical sidewalls on (110) silicon substrates for use in Si/SiGe photodetectors
Roucka et al. High-performance near-IR photodiodes: a novel chemistry-based approach to Ge and Ge–Sn devices integrated on silicon
US8183667B2 (en) Epitaxial growth of crystalline material
Cicek et al. AlxGa1− xN-based solar-blind ultraviolet photodetector based on lateral epitaxial overgrowth of AlN on Si substrate
CN101866834B (zh) 高Ge组分SiGe材料的方法
US20100133585A1 (en) Growth of germanium epitaxial thin film with negative photoconductance characteristics and photodiode using the same
JP2008504715A (ja) 窒化ガリウム材料及び方法
JP2011063502A (ja) 半導体デバイスおよび半導体構造の製造方法
US9748098B2 (en) Controlled confined lateral III-V epitaxy
JP6091273B2 (ja) 半導体装置とその製造方法
JP2006511096A (ja) Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法
JP2701754B2 (ja) シリコン受光素子の製造方法
US11508870B2 (en) Process for fabricating at least one tensilely strained planar photodiode
JP3024584B2 (ja) 半導体装置の製造方法
KR101213228B1 (ko) 네가티브 광전도 특성을 갖는 게르마늄 단결정 박막의 성장법 및 이를 이용한 광검출기
TWI792157B (zh) 半導體結構及其製造方法
JP2024117750A (ja) ゲルマニウム半導体装置及びその製造方法
US20190296181A1 (en) Aluminum gallium arsenide and indium gallium phosphide power converter on silicon
CN111354820A (zh) 一种Si基改性Ge单片同层结构
Cammilleri et al. Lateral growth of monocrystalline Ge on silicon oxide by ultrahigh vacuum chemical vapor deposition

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130416