CN106405970B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及使半导体器件的性能提高的半导体器件及其制造方法。具有光波导路和p型半导体部的半导体器件以如以方式构成。光波导路具有：形成在绝缘层上的第1半导体层、形成在第1半导体层上的绝缘层以及形成在绝缘层上的第2半导体层。此外，p型半导体部具有第1半导体层。而且，p型半导体部的膜厚比光波导路的膜厚小。这样，在第1半导体层和第2半导体层之间形成有绝缘层，因此，使得光波导路的膜厚和p型半导体部的膜厚的控制变得容易。特别是，在p型半导体部的形成工序中，在利用蚀刻除去不需要的第2半导体层之际，使下层的绝缘层作为蚀刻阻挡层发挥作用，从而能够容易地调整p型半导体部的膜厚。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，例如，能够在具有光波导路的半导体器件及其制造方法中得以适宜地利用的半导体器件及其制造方法。
背景技术
近年来，人们正在进行硅光子技术的研发。该硅光子技术是利用光路将光学设备和电子设备之间连接起来的技术，该光路使用以硅为材料的光波导路。如此这样使用光路将光学设备和电子设备连接起来，并且将这些设备安装好后所得到的半导体器件被称为光通信用模块。
在这样的半导体器件之中，作为光信号用的传送线路，存在如下传送线路，该传送线路具有：光波导路，其由在基体上隔着绝缘层形成的半导体层构成；绝缘膜，其以覆盖光波导路的方式形成。此时，光波导路作为芯层发挥作用，绝缘层和绝缘膜作为包层发挥作用。
在日本特开2012-27198号公报(专利文献1)中，公开一种光半导体器件，该光半导体器件具有形成在基板上的本征半导体的半导体层和作为该半导体层的一部分的光波导路。
专利文献1：日本特开2012-27198号公报
发明内容
在以硅为材料的光波导路中，在光波导路中传输的光的一部分在特定波长及其附近波长(下文简称波长程度)的范围内一边向四周逸出一边进行传送。为了减少由该光的逸出引起的传输损失，光波导路的四周(上下左右)被由氧化硅构成的绝缘膜所覆盖。
因此，正研究着一种通过使用所谓的SOI基板，利用较厚的绝缘层来覆盖光波导路的下侧的结构。在该情况下，包含光波导路的半导体元件的各部位形成于较厚的绝缘层上的较薄的半导体层。
然而，在包含光波导路的半导体元件的各部位的膜厚存在大小尺寸的情况下，需要对较薄的半导体层进行蚀刻至厚度的中间部分，由于对这种处理的控制很困难，容易产生膜厚的偏差。
根据本说明书的记述和添附的附图就会明白其他的课题和新的特征。
在本申请所公开的技术方案之中，对代表性的概要进行简单的说明如下。
本申请所公开的一技术方案所示的半导体器件具有光波导路和与光波导路相连的第1半导体部。而且，光波导路具有：第1部，其由形成在绝缘层上的半导体构成；第2部，其由形成在第1部上的绝缘体构成；第3部，其由形成在第2部上的半导体构成。此外，第1半导体部具有与第1部同层的第4部。而且，第1半导体部的膜厚比光波导路的膜厚薄。
本申请所公开的一技术方案所示的半导体器件的制造方法具有如下工序，在该工序中，对元件形成层进行图案形成，形成光波导路和与光波导路相连的第1半导体部。该元件形成层具有：第1层，其由形成在绝缘层上的半导体构成；第2层，其由形成在第1部上的绝缘体构成；第3层，其由形成在第2部上的半导体构成。而且，形成光波导路和第1半导体部的工序具有对第3层进行蚀刻的工序。
采用本申请所公开的有代表性的实施方式示出的半导体器件，能够使半导体器件的特性提高。
采用本申请中所公开的有代表性的实施方式示出的半导体器件的制造方法，能够容易制造出特性良好的半导体器件。
附图说明
图1是表示实施方式1的半导体器件的结构的剖视图。
图2是表示实施方式1的半导体器件的肋型元件的结构的剖视图。
图3是表示实施方式1的半导体器件的肋型元件的结构的俯视图。
图4是表示实施方式1的半导体器件的制造工序的剖视图。
图5作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图4之后的制造工序的剖视图。
图6作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图5之后的制造工序的剖视图。
图7是表示实施方式1的半导体器件的制造工序的剖视图。
图8作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图6之后的制造工序的剖视图。
图9作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图8之后的制造工序的剖视图。
图10作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图9之后的制造工序的剖视图。
图11作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图10之后的制造工序的剖视图。
图12作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图11之后的制造工序的剖视图。
图13作为表示实施方式1的半导体器件的制造工序的剖视图，是表示继图12之后的制造工序的剖视图。
图14是表示实施方式1的SOI基板的制造方法的第1例的剖视图。
图15是表示实施方式1的SOI基板的制造方法的第1例的剖视图。
图16是表示实施方式1的SOI基板的制造方法的第2例的剖视图。
图17是表示实施方式1的SOI基板的制造方法的第2例的剖视图。
图18是表示实施方式2的应用例1的半导体器件的肋型元件的结构的剖视图。
图19是表示实施方式2的应用例2的半导体器件的结构的剖视图。
图20是表示实施方式2的应用例3的半导体器件的肋型元件的结构的剖视图。
图21是表示实施方式2的应用例4的半导体器件的结构的剖视图。
图22是表示实施方式2的应用例5的半导体器件的结构部位的剖视图。
图23是表示实施方式2的应用例5的半导体器件的结构部位的剖视图。
图24是表示实施方式2的应用例6的半导体器件的结构的剖视图。
图25是表示实施方式2的应用例6的半导体器件的结构的俯视图。
图26是示意性地示出由光栅耦合器实施的光信号的交换的图。
附图标记说明
AR1、AR2、AR3、区域；C1、C2、接触孔；CAP、覆盖层；CL、绝缘层；CP、光栅耦合器；CPa、凸部(肋部)；IL1、IL2、IL3、层间绝缘膜；L1、元件形成层；L1a、第1半导体层；L1b、绝缘层；L1c、第2半导体层；L1d、绝缘层；L1e、第3半导体层；M1、M2、布线；NR、NRO、NRS、n型半导体部；OA1、开口部；OA2、开口部；P1、P2、插塞；PF、光纤；PR、PRO、PRS、p型半导体部；PR1、光信号用传送线路部；PR2、光调制部；PR3、光电转换部；R1～R4、光致抗蚀膜；S1、第1硅基板；S2、第2硅基板；S3、第3硅基板；SB、SOI基板；SB1、基体；TC、保护膜；T1、T1O、T1S、Tn、Tp、TnS、TpS、膜厚；WO1～WO3、光波导路。
具体实施方式
在以下的实施方式中需要图方便时，分割为多个部分或者实施方式来进行说明，但是除了特别明示的情况以外，这些部分或者实施方式之间并不是毫无关系的，其中一方存在与另一方的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。此外，在以下的实施方式中，在谈及要素的数等(包含个数、数值、数量、范围等)的情况下，除了特别明示的情况和在原理上明确地限定于特定的数的情况等以外，并不限定于该特定的数，也可以是特定的数以上或以下。
而且，在以下的实施方式中，除了特别明示的情况和认为在原理上明确地必须的情况等以外，其结构要素(也包含要素步骤等)并非一定需要。同样地，在以下实施方式中，在谈及结构要素等的形状、位置关系等时，除了特别明示的情况和认为在原理上明确地不需要的情况等以外，实质上包含与该形状等近似或者类似的形状等。这种情况与上记的数等(包含个数、数值、数量、范围等)也是相同的。
接下来，基于附图详细说明实施方式。此外，在为了说明实施方式的所有附图中，在具有相同的功能的部件上标注相同或者相关联的附图标记，省略其重复的说明。此外，在存在多个类似的部件(部位)的情况下，有时在总称的附图标记上追加符号，表示出个别或者特定的部位。此外，在以下实施方式中，除了特殊需要的情况以外，原则上不重复对相同或者同样的部分的说明。
此外，在实施方式所用的附图中，为了便于识图，即使在剖视图中有时也省略剖面线。
此外，在剖视图和俯视图中，各部位的大小并非与实际设备相对应，为了便于理解附图，有时将特定的部位进行相对较大的表示。此外，即使在剖视图和俯视图相对应的情况下，为了容易理解附图，有时对特定的部位进行相对较大的表示。
(实施方式1)
以下，参照附图详细说明本实施方式的半导体器件。
[构造说明]
图1是表示本实施方式的半导体器件的结构的剖视图。图1所示的半导体器件是具有由半导体层构成的光波导路的半导体器件(光半导体器件)。图2是表示本实施方式的半导体器件的肋型元件的结构的剖视图。图3是表示本实施方式的半导体器件的肋型元件的结构的俯视图。例如，图2的剖视图与图3的A-A截面部相对应。
如图1所示，本实施方式的半导体器件具有：分别形成于SOI(Silicon onInsulator)基板SB的区域AR1、AR2以及AR3的光信号用传送线路部PR1、光调制部PR2以及光电转换部PR3。SOI基板SB由基体SB1、形成在基体SB1上的绝缘层CL以及形成在绝缘层CL上的元件形成层L1构成。
作为基体(也被称作支承基板)SB1，例如，能够使用硅(Si)的单晶基板。例如，能够使用晶向(100)、电阻率5Ωcm～50Ωcm左右的p型的Si单晶基板作为基体SB1。
绝缘层CL也被称为BOX(Buried Oxide)层。作为绝缘层CL，例如能够使用氧化硅(SiO2)膜。绝缘层CL的膜厚例如为2μm～3μm左右。
元件形成层L1具有由硅构成的半导体层，也被称为SOI(Silicon on Insulator)层。在这里，在本实施方式中，元件形成层L1具有第1半导体层L1a和第2半导体层L1c，并且在第1半导体层L1a和第2半导体层L1c之间形成有绝缘层L1b。换言之，元件形成层L1具有：形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c。
作为元件形成层(第1半导体层L1a、绝缘层L1b以及第2半导体层L1c的层叠体)L1，例如能够使用150nm左右的膜厚的第1硅层、第1硅层之上的10nm左右的氧化硅层以及150nm左右的膜厚的第2硅层的层叠体(参照图4)。作为绝缘层L1b，除了氧化硅层以外，能够使用氮氧化硅层、氮化硅层等。在使用氮氧化硅层和氮化硅层的情况下，膜厚也是10nm左右。
接下来，针对光信号用传送线路部PR1、光调制部PR2以及光电转换部PR3的各部来说明它们的结构。
<光信号用传送线路部>
光信号用传送线路部PR1形成在区域AR1(图1)。在该区域AR1中形成有光波导路WO1。光波导路WO1形成于元件形成层(第1半导体层L1a、绝缘层L1b以及第2半导体层L1c的层叠体)L1。
具体而言，光波导路WO1由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。在这里，绝缘层L1b比光的波长(例如、1.5μm)薄(例如、10nm)，因此，不影响光信号的传送。光波导路WO1例如在X方向上形成为直线状(在X方向上具有长边的矩形形状)。即、在以硅为材料的光波导路中，在光波导路中传输的光的一部分一边在光的波长程度的范围内向四周逸出一边进行传输时，该光的逸出可造成光信号的传输损失。为了减少这样的光信号的传输损失，需要利用由氧化硅构成的绝缘膜覆盖光波导路的四周(上下左右)。例如，在光波导路的上下例如配置有2μm～5μm厚的氧化硅。此外，为了防止光的干涉，在光波导路之间确保例如5μm左右的间隔。在光波导路之间配置有氧化硅。氧化硅的折射率n为1.45左右。
然而，在本实施方式中，利用光的逸出(浸透、渐逝)实施光信号的传送。即，即使在光波导路WO1的中途夹装绝缘层L1b，但只要其膜厚非常薄，就能够传送光信号。
在光波导路WO1上形成有层间绝缘膜IL1、IL2、IL3以及保护膜TC。此外，层间绝缘膜IL1、IL2、IL3例如由氧化硅膜构成。此外，保护膜TC例如由氮氧化硅膜构成。
<光调制部>
光调制部PR2形成在区域AR2(图1)。在该区域AR2形成有使光的相位变化的元件。在这里，作为一例，对pin构造的元件进行说明，但并未限定于此。
在区域AR2中形成有光波导路WO2、p型半导体部PR以及n型半导体部NR(图1、图2)。由此，构成pin构造的元件(pin构造的二极管)。
光波导路WO2由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。即使如此，因为绝缘层L1b非常薄(例如、10nm)，所以不影响光信号的传送。光波导路WO2例如在Y方向形成为直线状(在Y方向上有长边的矩形形状)(图3)。
即、在以硅为材料的光波导路中，在光波导路中传输的光的一部分一边在光的波长程度的范围内向四周逸出一边进行传输时，该光的逸出可造成光信号的传输损失。所以，为了减少这样的光信号的传输损失，需要利用由氧化硅构成的绝缘膜覆盖光波导路的四周(上下左右)。如上所述地利用光的逸出，即使在光波导路WO1的中途夹装有绝缘层L1b，只要其膜厚非常薄，就能够传送光信号。
如上所述，在该光波导路WO2的两侧设置有半导体部(PR、NR)。在这里，在光波导路WO2的一侧(图1、图2中的左侧)设置有p型半导体部PR。此外，在光波导路WO2的另一侧(图1、图2中的右侧)设置有n型半导体部NR。例如，在沿着Y方向呈直线状延伸的光波导路WO2的端部设置有半导体部(PR、NR)(图3)。此外，在光波导路WO2中未注入杂质离子。换言之，光波导路WO2由本征半导体、即i(intrinsic)型的区域构成。
这样一来，通过设置由光波导路WO2、位于光波导路WO2两侧的p型半导体部PR以及n型半导体部NR构成的构造部(pin构造的二极管)，能够使光的相位变化。此外，在p型半导体部PR和后述的n型半导体部NR上分别形成有插塞P1(参照图3)。借助布线等(例如M1、P2、M2)向该插塞P1施加电位。
例如，当向上述构造部施加正向偏压时，向光波导路WO2注入载流子。当向光波导路WO2注入载流子时，在光波导路WO2中产生载流子等离子体效应(产生由于光学产生的载流子使电子空穴对(等离子体)增加所引发的现象)，使光波导路WO2中的光的折射率变化。当光波导路WO2中的光的折射率变化时，在光波导路WO2中前进的光的波长发生变化，因此，能够在光在光波导路WO2中前进的过程中，使光的相位变化。此外，如上所述，在p型半导体部PR的最上层的含有p型杂质的第2半导体层L1c上形成有插塞(P1)(参照图3)。
在这里，将上述构造部加工成肋型(凸型)。光波导路WO2是由从下方起依次层叠第1半导体层L1a、绝缘层L1b以及第2半导体层L1c而成的层叠体(L1)构成。与此相对，p型半导体部PR由含有p型杂质的第1半导体层L1a构成。此外，n型半导体部NR由含有n型杂质的第1半导体层L1a构成。即、光波导路WO2的膜厚(高度)T1比p型半导体部PR的膜厚(高度)Tp大。此外，光波导路WO2的膜厚(高度)T1比n型半导体部NR的膜厚(高度)Tn大。存在T1>Tp≈Tn的关系。此外，在含有上述p型杂质的第1半导体层L1a上残存有绝缘层L1b。此外，在含有上述n型杂质的第1半导体层L1a上残存有绝缘层L1b。也就是说，绝缘层L1b配置于台阶的转换面(台阶的转换部)。
在这里，在本实施方式中，如上所述，在第1半导体层L1a和第2半导体层L1c之间形成有绝缘层L1b，因此，对于光波导路WO2的膜厚(高度)T1、p型半导体部PR的膜厚(高度)Tp以及n型半导体部NR的膜厚(高度)Tn的控制变得容易。即、因为p型半导体部PR的膜厚(高度)Tp和n型半导体部NR的膜厚(高度)Tn由第1半导体层L1a的膜厚来确定，所以能够抑制p型半导体部PR的膜厚(高度)Tp和n型半导体部NR的膜厚(高度)Tn的偏差。特别是，如后述那样，在p型半导体部PR和半导体部NR的形成工序中，在利用蚀刻除去不需要的第2半导体层L1c之际，下层的绝缘层L1b作为蚀刻阻挡层发挥作用，能够容易地调整p型半导体部PR和半导体部NR各自的膜厚。
这样一来，采用本实施方式，通过在第1半导体层L1a和第2半导体层L1c之间夹有绝缘层L1b，能够在维持光信号的传送特性的同时，使上述构造部的光的控制特性(在这里是光的相位的控制特性)提高。
此外，在区域AR2中形成有光波导路WO3、p型半导体部PRS以及n型半导体部NRS。由此，构成pin构造的元件(pin构造的二极管)。
光波导路WO3与光波导路WO2一样，由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。其中，因为绝缘层L1b也是非常薄(例如、10nm)，所以不影响光信号的传送。虽然省略图示，光波导路WO3也与光波导路WO2一样，例如在Y方向上形成为直线状(在Y方向上具有长边的矩形形状)。
如上所述，在该光波导路WO3的两侧设置有半导体部(PRS、NRS)。在这里，在光波导路WO3的一侧(图1中的左侧)设置有p型半导体部PRS。此外，在光波导路WO3的另一侧(图1中的右侧)设置有n型半导体部NRS。例如，在沿着Y方向呈直线状延伸的光波导路WO3的端部设置有半导体部(PRS、NRS)。此外，在光波导路WO3中未注入杂质离子。换言之，光波导路WO3由本征半导体、即i型的区域构成。
这样一来，通过设置由光波导路WO3、光波导路WO3两侧的p型半导体部PRS以及n型半导体部NRS构成的构造部(pin构造的二极管)，能够使光的相位变化。
例如，当向上述构造部施加正向偏压时，向光波导路WO3注入载流子。当向光波导路WO3注入载流子时，在光波导路WO3中产生载流子等离子体效应(产生由于光学产生的载流子使电子空穴对(等离子体)增加所引发的现象)，使光波导路WO3中的光的折射率变化。当光波导路WO3中的光的折射率变化时，在光波导路WO3中前进的光的波长发生变化，因此，能够在光在光波导路WO3中前进的过程中使光的相位变化。
在这里，在上述构造部之中，光波导路WO3是由从下方起依次层叠第1半导体层L1a、绝缘层L1b以及第2半导体层L1c而成的层叠体(L1)构成。此外，p型半导体部PRS是由层叠含有p型的杂质的第1半导体层L1a、绝缘层L1b以及含有p型的杂质的第2半导体层L1c而成的层叠体(L1)构成。此外，n型半导体部NRS是由层叠含有n型的杂质的第1半导体层L1a、绝缘层L1b以及含有n型的杂质的第2半导体层L1c而成的层叠体(L1)构成。在该情况下，光波导路WO3的膜厚(高度)T1S与p型半导体部PRS的膜厚(高度)TpS大致相同。此外，光波导路WO3的膜厚(高度)T1S与n型半导体部NRS的膜厚(高度)TnS大致相同。存在T1S≈TpS≈TnS的关系。
而且，在p型半导体部PRS的最上层的含有p型的杂质的第2半导体层L1c上形成有插塞P1。借助该插塞P1向含有p型的杂质的第2半导体层L1c施加电位。此外，在n型半导体部NRS的最上层的含有n型的杂质的第2半导体层L1c上形成有插塞P1。借助该插塞P1，向含有n型的杂质的第2半导体层L1c施加电位。在该情况下，在p型半导体部PRS的中途形成有绝缘层L1b，因此，未向p型半导体部PRS的最下层的含有p型的杂质的第1半导体层L1a施加电位。此外，在n型半导体部NRS的中途形成有绝缘层L1b，因此，未向n型半导体部NRS的最下层的含有n型的杂质的第1半导体层L1a施加电位。然而，利用p型半导体部PRS的最上层的含有p型的杂质的第2半导体层L1c、光波导路WO3以及n型半导体部NRS的最上层的含有n型的杂质的第2半导体层L1c能够使光的相位变化，因此，绝缘层L1b的存在不会产生不良影响。这样一来，上述构造部就实际效果而言，也被称为反肋型(凸型)的构造体。
这样一来，采用本实施方式，通过在第1半导体层L1a和第2半导体层L1c之间夹有绝缘层L1b，在pin构造的元件中存在膜厚不同的结构部位的情况下，能够容易调整膜厚。此外，即使在多个pin构造的元件中存在膜厚不同的结构部位的情况下，也能够容易调整膜厚。
此外，在这里，虽然第1半导体层L1a和第2半导体层L1c的膜厚大致相同，但是也可以改变这些层的膜厚。这样一来，通过调整第1半导体层L1a和第2半导体层L1c的膜厚，能够将多个pin构造的元件中的特性调整为所希望的特性。例如，利用膜厚的大小，能够调整电阻。
此外，上述插塞P1由被埋入设置于层间绝缘膜IL1、IL2的接触孔C1中的导电性膜构成。作为导电性膜，例如能够使用钨(W)膜。此外，在插塞P1上形成有第1层的布线M1。布线M1由导电性膜构成，作为导电性膜，例如能够使用铝-铜合金(Al-Cu合金)膜。
在层间绝缘膜IL2和布线M1上形成有层间绝缘膜IL3。此外，在布线M1上形成有插塞P2。该插塞P2由被埋入设置于层间绝缘膜IL3的接触孔C2中的导电性膜构成。作为导电性膜，例如能够使用钨(W)膜。此外，在插塞P2上形成有第2层的布线M2。布线M2由导电性膜构成，作为导电性膜，例如能够使用铝-铜合金(Al-Cu合金)膜。
在层间绝缘膜IL3和布线M2上形成有保护膜TC。此外，层间绝缘膜IL1、IL2、IL3由例如氧化硅膜构成。此外，保护膜TC由例如氮氧化硅膜构成。布线M2的一部分的区域上的保护膜TC被除去，设置达到布线M2的开口部OA1。在该开口部OA1的底部暴露布线M2，并且布线M2的暴露区域成为焊盘部(外部连接部)。
<光电转换部>
如图1所示，在区域AR3形成有光电转换部PR3。光电转换部PR3用于将光信号变换为电信号。在这里，作为一例，针对pn结构造的元件进行了说明，但并不限于此。
在区域AR3形成有p型半导体部PRO和n型半导体部NRO。由此，构成pn结构造的元件(pn构造的二极管)。
p型半导体部PRO由层叠含有p型的杂质的第1半导体层L1a、绝缘层L1b以及含有p型的杂质的第2半导体层L1c而成的层叠体(L1)构成。此外，p型半导体部PRO的膜厚(高度)T1O与光波导路WO1、WO2、WO3的膜厚(高度)、p型半导体部PRS的膜厚(高度)、n型半导体部NRS的膜厚(高度)大致相同。例如，存在T1O≈T1≈T1S≈TpS≈TnS的关系。换言之，分别构成p型半导体部PRO、光波导路WO1、WO2、WO3、p型半导体部PRS以及n型半导体部NRS的3层膜是同层的膜、即由利用相同材料形成为相同高度的膜构成。此外，分别构成上述p型半导体部PR和n型半导体部NR的膜由与上述3层的膜之中、最下层的膜(L1a)同层的膜构成。在这里，将同层的膜定义为利用相同的材料形成为相同的高度的膜，有时存在杂质离子的有无、导电型不同的情况。
n型半导体部NRO形成在p型半导体部PRO上。n型半导体部NRO由被导入了n型的杂质的锗(Ge)构成。此外，在n型半导体部NRO上形成有覆盖层CAP。覆盖层CAP由硅构成，是为了改善n型半导体部NRO所含有的锗的表面粗糙度，并且填补层厚而形成。
而且，在p型半导体部PRO的最上层的含有p型的杂质的第2半导体层L1c上形成有插塞P1。此外，在n型半导体部NRO上的覆盖层CAP上形成有插塞P1。能够利用这些插塞P1，在外部获得因pn结部的光生伏特效应而引起流动的直流电流。即、能够将光信号作为电信号而获得。
此外，上述插塞P1由被埋入设置于层间绝缘膜IL1、IL2的接触孔C1中的导电性膜构成。作为导电性膜，例如能够使用钨(W)膜。此外，在插塞P1上形成有第1层的布线M1。布线M1由导电性膜构成，作为导电性膜，例如能够使用铝-铜合金(Al-Cu合金)膜。
在层间绝缘膜IL2和布线M1上形成有层间绝缘膜IL3。在布线M1上形成有插塞P2。该插塞P2由被埋入设置于层间绝缘膜IL3的接触孔C2中的导电性膜构成。作为导电性膜，例如能够使用钨(W)膜。此外，在插塞P2上形成有第2层的布线M2。布线M2由导电性膜构成，作为导电性膜，例如能够使用铝-铜合金(Al-Cu合金)膜。此外，为了减少寄生电容，优选的是，在布线M1、M2之间例如配置2μm～3μm的绝缘膜(例如、氧化硅)。
在层间绝缘膜IL3和布线M2上形成有保护膜TC。此外，层间绝缘膜IL1、IL2以及IL3例如由氧化硅膜构成。此外，保护膜TC例如由氮氧化硅膜构成。氮氧化硅膜(SiON膜)的折射率n为1.82左右。布线M2的一部分区域上的保护膜TC被除去，而设置到达布线M2的开口部OA1。在该开口部OA1的底部暴露出布线M2，而布线M2的暴露区域成为焊盘部(外部连接部)。
[制造方法说明]
接下来，在说明本实施方式的半导体器件的制造工序的同时，进一步明确本实施方式的半导体器件的构造。
图4～图13是表示本实施方式的半导体器件的制造工序的剖视图。
首先，如图4所示，准备SOI基板SB，该SOI基板SB具有基体SB1、形成在基体SB1上的绝缘层CL和形成在绝缘层CL上的元件形成层L1。例如，准备如下SOI基板SB：在由晶向为(100)、电阻率为5Ωcm～50Ωcm左右的p型的硅的单晶基板构成的基体SB1上隔着例如2μm～3μm左右的氧化硅(SiO2)膜形成元件形成层L1。元件形成层L1由具有第1半导体层L1a、第1半导体层L1a上的薄的绝缘层L1b以及绝缘层L1b上的第2半导体层L1c的层叠体构成。具体而言，例如元件形成层L1由如下的层叠体构成：所述层叠体具有形成在基体SB1上的由150nm左右的膜厚的硅构成的第1半导体层L1a、第1半导体层L1a上的10nm左右的氧化硅层(L1b)以及氧化硅层上的由150nm左右的膜厚的硅构成的第2半导体层L1c。
这样一来，使用具有在半导体层的中途形成了较薄的绝缘层L1b的元件形成层L1的SOI基板SB，能够精度良好地形成元件，特别是肋型(凸型)的元件。具体而言，如后述那样，通过使薄的绝缘层L1b作为蚀刻阻挡层发挥作用，能够精度良好地形成肋型(凸型)的元件。此外，半导体层的中途的绝缘层L1b非常薄，因此，在作为肋型(凸型)元件的凸部的光波导路中，能够不受上述绝缘层L1b的影响地维持光信号的传送特性。
接下来，如图5所示，在分别构成光波导路WO1、WO2、WO3、p型半导体部PRS、n型半导体部NRS以及p型半导体部PRO的3层的膜之中，形成构成最上层的膜的第2半导体层L1c。首先，利用涂覆等方式在SOI基板SB的整个面上形成光致抗蚀膜R1，利用光刻法(曝光/显影)使光致抗蚀膜R1残留于p型半导体部PRO、光波导路WO1、WO2、WO3、p型半导体部PRS以及n型半导体部NRS的形成区域。接下来，将光致抗蚀膜R1作为掩模对第2半导体层L1c进行干蚀刻。此时，下层的绝缘层L1b起到蚀刻阻挡层的作用。优选设置硅容易被蚀刻而氧化硅难以被蚀刻的蚀刻条件。优选的是，想要蚀刻的膜(在该情况下是第2半导体层L1c)的蚀刻速度比不想蚀刻的膜(在该情况下是绝缘层L1b)的蚀刻速度快，即蚀刻选择比(第2半导体层L1c的蚀刻速度/绝缘层L1b的蚀刻速度)大。此外，也可以实施湿蚀刻来代替干蚀刻。
接下来，在利用灰化等除去了光致抗蚀膜R1之后，如图6所示，在分别构成光波导路WO1、WO2、p型半导体部PR、n型半导体部NR、光波导路WO3、p型半导体部PRS、n型半导体部NRS以及p型半导体部PRO的3层的膜之中，形成下方的两个膜(L1b、L1a)。首先，利用涂覆等方式在SOI基板SB的整个面上形成光致抗蚀膜R2，并且利用光刻法(曝光/显影)使光致抗蚀膜R2残留于光波导路WO1、WO2、WO3、p型半导体部PRS、n型半导体部NRS以及p型半导体部PRO的形成区域。接下来，将光致抗蚀膜R2作为掩模对绝缘层L1b和第1半导体层L1a进行干蚀刻。此外，也可以使用不同的蚀刻剂分别对绝缘层L1b和第1半导体层L1a进行蚀刻。此外，也可以实施湿蚀刻来代替干蚀刻。接下来，利用灰化等除去光致抗蚀膜R2。
利用以上的工序，能够形成构成光波导路WO1、WO2、p型半导体部PR、n型半导体部NR、光波导路WO3、p型半导体部PRS、n型半导体部NRS以及p型半导体部PRO的各膜(L1a、L1b、L1c)。此时，采用本实施方式，能够精度良好地形成肋型(凸型)的元件(WO2、PR、NR)。图7是表示本实施方式的半导体器件的肋型的元件的制造工序的剖视图。
即、如图7的(A)所示，在对构成光波导路WO2的3层的膜之中的最上层的膜的第2半导体层L1c进行蚀刻之际，下层的绝缘层L1b起到蚀刻阻挡层的作用。即、在对第2半导体层L1c进行蚀刻直至绝缘层L1b暴露之际，下层的绝缘层L1b作为蚀刻阻挡层发挥作用。接下来，如图7的(B)所示，对暴露出来的绝缘层L1b和绝缘层L1b的下层的第1半导体层L1a进行蚀刻。利用这样的工序，能够减少肋型(凸型)的元件的各部位的膜厚的偏差，从而能够精度良好地形成各部位。
在这里，对绝缘层L1b的膜厚进行说明。如上所述，为了利用光的逸出执行光信号的传送，并且使绝缘层L1b作为蚀刻阻挡层发挥作用，优选的是，绝缘层L1b形成10nm左右的膜厚。
接下来，如图8和图9所示，将杂质离子注入到光波导路WO2两侧的第1半导体层L1a而形成p型半导体部PR和n型半导体部NR。此外，将杂质离子注入光波导路WO3两侧的第1半导体层L1a而形成p型半导体部PRS和n型半导体部NRS。此外，将杂质离子注入区域AR3而形成p型半导体部PRO。
首先，如图8所示，利用光刻法(曝光/显影)形成在光波导路WO2的一侧(例如，图8中右侧)的第1半导体层L1a的上方和光波导路WO3的一侧的第1半导体层L1a的上方具有开口的光致抗蚀膜R3。接下来，以光致抗蚀膜R作为掩模，注入n型的杂质离子离子。由此，形成n型半导体部NR、NRS。
接下来，利用灰化等除去光致抗蚀膜R3，如图9所示，利用光刻法(曝光/显影)形成在光波导路WO2的另一侧(例如，图8中左侧)的第1半导体层L1a的上方、光波导路WO3的另一侧的第1半导体层L1a的上方以及光电转换部AR3的第1半导体层L1a的上方具有开口的光致抗蚀膜R4。接下来，以光致抗蚀膜R4作为掩模，注入p型的杂质离子离子。由此，形成p型半导体部PR、p型半导体部PRS以及p型半导体部PRO。
此外，也可以在导入了p型杂质和n型杂质之后实施热处理来活化被导入的杂质离子。
接下来，如图10所示，在光波导路WO1、WO2、WO3以及p型半导体部PRO等上形成层间绝缘膜IL1。例如，利用CVD(Chemical Vapor Deposition)法在光波导路WO1、WO2、WO3以及p型半导体部PRO等上形成氧化硅膜。接下来，根据需要，将层间绝缘膜IL1的上表面平坦化。例如，使用CMP(Chemical Mechanical Polishing)法等，通过研磨层间绝缘膜IL1的表面部来进行平坦化。
接下来，如图11所示，在p型半导体部PRO上形成n型半导体部NRO和覆盖层CAP。
首先，使用光刻法技术和蚀刻技术，通过除去p型半导体部PRO上的层间绝缘膜IL1而在p型半导体部PRO上形成开口部OA2。在该开口部OA2的底部暴露出由硅构成的p型半导体部PRO。接下来，在p型半导体部PRO的暴露面上形成由Ge构成的n型半导体部NRO。在p型半导体部PRO上导入n型的杂质的同时，使由Ge构成的半导体层进行外延成长。此外，在使由Ge构成的本征的半导体层进行了外延成长之后，也可以使用离子注入法等导入n型的杂质。由此，形成由p型半导体部PRO和由Ge构成的n型半导体部NRO所构成的pn结构造的元件。
接下来，在n型半导体部NRO上形成覆盖层CAP。如上述那样，覆盖层CAP是为了修正构成n型半导体部NRO的Ge的表面毛躁或者填补层厚而形成。例如，在n型半导体部NRO上形成作为覆盖层CAP的n型的硅膜。例如，在n型半导体部NRO上，在使由硅构成的半导体膜进行外延成长之后，通过利用离子注入法将n型的杂质导入该半导体膜，而在n型半导体部NRO上形成覆盖层CAP。
接下来，如图12所示，形成层间绝缘膜IL2、插塞P1以及布线M1。首先，在层间绝缘膜IL1和覆盖层CAP上形成层间绝缘膜IL2。例如，使用CVD法在层间绝缘膜IL1和覆盖层CAP上形成作为层间绝缘膜IL2的氧化硅膜。由此，在区域AR1、AR2以及AR3中，利用层间绝缘膜IL1、IL2以及绝缘层CL围住光波导路WO1、WO2、p型半导体部PR、n型半导体部NR、光波导路WO3、p型半导体部PRS、n型半导体部NRS、p型半导体部PRO以及n型半导体部NRO。
接下来，使用光刻法技术和蚀刻技术，通过除去p型半导体部PRS、n型半导体部NRS、p型半导体部PRO以及覆盖层CAP上的层间绝缘膜IL1、IL2，而在其上形成接触孔C1。此外，虽然在图12中未示出，也可以在p型半导体部PR和n型半导体部NR上形成接触孔(参照图3)。
接下来，通过将导电性膜埋入接触孔C1的内部而形成插塞P1。例如，利用溅射法在包含接触孔C1的内部的层间绝缘膜IL2上形成钨膜。接下来，利用CMP法等除去层间绝缘膜IL2上的钨膜，从而将钨膜埋入接触孔C1的内部。
接下来，在插塞P1上形成导电性膜，并且通过图案形成形成布线M1。例如，利用溅射法在插塞P1和层间绝缘膜IL2上形成铝-铜合金膜。通过对该铝-铜合金膜进行图案形成，能够形成布线M1。此外，在这里，虽然通过图案形成形成布线M1，但是也可以利用所谓的“镶嵌蚀刻法(damascene method)”形成布线M1。在该情况下，在插塞P1上形成具有开口部(布线槽)的绝缘膜，并且通过将导电性膜埋入开口部内来形成布线M1。
接下来，如图13所示，形成层间绝缘膜IL3、插塞P2以及布线M2。首先，在层间绝缘膜IL2和布线M1上形成层间绝缘膜IL3。例如，使用CVD法在层间绝缘膜IL和布线M1上形成作为层间绝缘膜IL3的氧化硅膜。接下来，使用光刻法技术和蚀刻技术，通过除去布线M1上的层间绝缘膜IL3，在布线M1上形成接触孔C2。接下来，通过将导电性膜埋入接触孔C2的内部来形成插塞P2。例如，能够与插塞P1的情况一样地，形成插塞P2。接下来，在插塞P2上形成布线M2。例如，能够与布线M1的情况一样地，形成布线M2。也可以利用所谓的“镶嵌蚀刻法”形成布线M2。在该情况下，也可以利用所谓的“双镶嵌蚀刻法(dual damascene method)”同时形成同时埋入接触孔和布线槽的插塞P2和布线M2。
之后，在布线M2上形成保护膜TC，并进一步形成焊盘部。例如，首先，使用CVD法在层间绝缘膜IL3和布线M2上形成作为保护膜TC的氮氧化硅膜。接下来，使用光刻法技术和蚀刻技术，通过除去布线M2上的保护膜TC，而使布线M2的表面暴露出来。该布线M2的暴露区域成为焊盘部(外部连接区域)OA1(图1)。此外，在这里，以在保护膜TC的下方具有两层的布线(M1、M2)的结构为例进行了说明，进一步也可以形成多层的布线。
利用以上工序形成图1所示的半导体器件。
(SOI基板的制造方法)
并不限于图4所示的SOI基板SB的形成方法，例如，能够如下那样形成SOI基板SB。
(第1例)
能够利用粘贴法来制造SOI基板SB。图14和图15是表示本实施方式的SOI基板的制造方法的第1例的剖视图。
对图14的(A)所示的第1硅基板S1的表面进行氧化，并且形成由氧化硅膜构成的绝缘层CL(图14的(B))。接下来，如图14的(C)所示，在高温下，将第2硅基板S2隔着绝缘层CL压接在第1硅基板S1的表面侧。由此，将第1硅基板S1和第2硅基板S2隔着绝缘层CL粘贴起来。之后，如图14的(D)所示，将第2硅基板S2作为上表面，使用CMP法等进行薄膜化。在该情况下，第1硅基板S1成为基体SB1。此外，在绝缘层CL上残留有第2硅基板S2的薄膜。该薄膜成为第1半导体层L1a。该第2硅基板S2的薄膜(L1a)的厚度例如设为160nm左右。
接下来，如图15的(A)所示，对第2硅基板S2的薄膜(L1a)的表面进行氧化，形成由氧化硅膜构成的绝缘层L1b。绝缘层L1b的膜厚为10nm左右。此外，在进行硅的氧化时，因为伴随有体积膨胀，所以考虑到该体积膨胀，优选的是，以第2硅基板S2的薄膜(L1a)的表面的氧化膜为10nm左右、残留在氧化膜的下层的第2硅基板S2的薄膜(L1a)的膜厚为150nm左右的方式，调整氧化前的第2硅基板S2的薄膜的厚度。
接下来，如图15的(B)所示，在高温下，将第3硅基板S3隔着绝缘层L1b压接于第2硅基板S2的薄膜(L1a)的表面侧。之后，如图15的(C)所示，将第3硅基板S3作为上表面，使用CMP法等进行薄膜化。在该情况下，在绝缘层L1b上残留有第3硅基板S3的薄膜。该薄膜成为第2半导体层L1c。该第3硅基板S3的薄膜(L1c)的厚度例如为150nm左右。
这样一来，能够形成在基体SB1上隔着绝缘层CL形成有由第1半导体层L1a、绝缘层L1b以及第2半导体层L1c的层叠体构成的元件形成层L1的SOI基板SB。
(第2例)
此外，也可以利用SIMOX(Silicon Implanted Oxide)法形成绝缘层L1b。图16和图17是表示本实施方式的SOI基板的制造方法的第2例的剖视图。
对图16的(A)所示的第1硅基板S1的表面进行氧化而形成由氧化硅膜构成的绝缘层CL(图16的(B))。接下来，如图16的(C)所示，在高温下，将第2硅基板S2隔着绝缘层CL压接于第1硅基板S1的表面侧。由此，将第1硅基板S1和第2硅基板S2隔着绝缘层CL粘合起来。之后，如图17的(A)所示，将第2硅基板S2作为上表面，使用CMP法等进行薄膜化。在该情况下，第1硅基板S1成为基体SB1。此外，在绝缘层CL上残留有第2硅基板S2的薄膜。该薄膜构成第1半导体层L1a、L1b。该第2硅基板S2的薄膜(L1a)的厚度例如为310nm左右。
接下来，如图17的(B)所示，在第2硅基板S2的薄膜的中途，利用高能量，离子注入氧气(O2)。接下来，如图17的(C)所示，通过实施热处理，使Si(硅)和所注入的氧气相结合，在比第2硅基板S2的薄膜的表面稍深的位置形成绝缘层L1b。以绝缘层L1b的深度为距第2硅基板S2的薄膜的表面例如150nm～160nm的位置、绝缘层L1b的厚度例如为10nm左右的方式，调整氧气(O2)的注入位置、注入量。在第2硅基板S2的薄膜之中，该绝缘层L1b的上部成为第2半导体层L1c，下部成为第1半导体层L1a。第2半导体层L1c的厚度为150nm左右，第1半导体层L1a的厚度为150nm左右。
这样一来，能够形成在基体SB1上隔着绝缘层CL形成有由第1半导体层L1a、绝缘层L1b以及第2半导体层L1c的层叠体构成的元件形成层L1的SOI基板SB。
此外，也可以利用SIMOX法形成图17的(A)所示的状态的基板。即、也可以在硅基板的中途，利用高能量，离子注入氧气(O2)之后，通过实施热处理来形成由氧化硅膜构成的绝缘层CL。
(实施方式2)
在本实施方式中，针对实施方式1的半导体器件的结构的各种应用例进行说明。
(应用例1)
在实施方式1(图2)中，在肋型(凸型)的元件(WO2、PR、NR)中，设置有一处作为膜厚较大的凸部的光波导路，但是也可以设置两处凸部(光波导路)。图18是表示本实施方式的应用例1的半导体器件的肋型元件的结构的剖视图。
如图18所示，两个光波导路WO2分别由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。
而且，在一个光波导路WO2的两侧设置有半导体部(PR、NR)，在另一个光波导路WO2的两侧设置有半导体部(PR、NR)。半导体部PR设置在两个光波导路WO2之间。
(应用例2)
在实施方式1(图1)中，将肋型(凸型)的元件设置在区域AR2的区域AR1侧，但是并不限于这样的布局。图19是表示本实施方式的应用例2的半导体器件的结构的剖视图。
在图19所示的半导体器件中，将肋型(凸型)的元件配置在区域AR3的外侧(图19中的右侧)。此外，配置在各区域(AR1、AR2、AR3)的光信号用传送线路部PR1、光调制部PR2以及光电转换部PR3的各部的结构与实施方式1的情况相同，故此省略其说明。
(应用例3)
在实施方式1(图2)中，虽然使绝缘层L1b残留在构成肋型(凸型)的元件(WO2、PR、NR)的p型半导体部PR和n型半导体部NR上，但是也可以除去该绝缘层L1b。图20是表示本实施方式的应用例3的半导体器件的肋型元件的结构的剖视图。
如图20所示，除去p型半导体部PR和n型半导体部NR上的绝缘层L1b，并且利用层间绝缘膜IL1覆盖p型半导体部PR和n型半导体部NR的表面。
例如，与实施方式1的情况一样，在将绝缘层L1b作为蚀刻阻挡层来对构成光波导路WO2的3层的膜之中的最上层的膜的第2半导体层L1c进行了蚀刻之后，对暴露出来的绝缘层L1b进行蚀刻直至第1半导体层L1a暴露出来。在该情况下，设置氧化硅容易被蚀刻、硅难以被蚀刻的条件。即，使蚀刻选择比(绝缘层L1b的蚀刻速度/第1半导体层L1a的蚀刻速度)大。这样一来，也可以除去绝缘层L1b。在该情况下，也能够利用绝缘层L1b的下层的第1半导体层L1a容易地停止蚀刻。
(应用例4)
在实施方式1(图1)中，在光波导路WO3的两侧设置半导体部(PRS、NRS)，在半导体部(PRS、NRS)之中含有杂质的第2半导体层L1c上设置插塞P1，但是也可以将插塞P1设置在含有杂质的第1半导体层L1a上。图21是表示本实施方式的应用例4的半导体器件的结构的剖视图。
如图21所示，插塞P1由被埋入设置在第1半导体层L1a上的接触孔C1的内部的导电性膜构成。该接触孔C1贯穿第1半导体层L1a上的层间绝缘膜IL1、IL2、第2半导体层L1c以及绝缘层L1b，到达第1半导体层L1a为止。由被埋入这样的接触孔C1的导电性膜构成的插塞P1的底面与第1半导体层L1a接触，进而插塞P1的侧面与第2半导体层L1c接触。
由此，例如借助插塞P1所施加的电位不仅传递到第2半导体层L1c，也传递到第1半导体层L1a。
此外，上述插塞P1能够如以下那样形成。首先，使用光刻法技术和蚀刻技术，通过除去p型半导体部PRS和n型半导体部NRS上的层间绝缘膜IL1、IL2、第2半导体层L1c以及绝缘层L1b，而在其上形成接触孔C1。接下来，通过将导电性膜埋入接触孔C1的内部而形成插塞P1。例如，利用溅射法在包含接触孔C1的内部的层间绝缘膜IL2上形成钨膜。接下来，通过利用CMP法等除去层间绝缘膜IL2上的钨膜，而能够将钨膜埋入接触孔C1的内部。
(应用例5)
在实施方式1(图2)中，构成肋型(凸型)元件的光波导路WO2由第1半导体层L1a、绝缘层L1b以及第2半导体层L1c的层叠体(L1)、即3层的膜构成，但是也可以由5层以上的膜构成。图22和图23是表示本实施方式的应用例5的半导体器件的结构部位的剖视图。
如图22的(A)所示，SOI基板SB的元件形成层L1由第1半导体层L1a、该第1半导体层L1a上的较薄的绝缘层L1b、该绝缘层L1b上的第2半导体层L1c、该第2半导体层L1c上的较薄的绝缘层L1d以及该绝缘层L1d上的第3半导体层L1e的层叠体构成。例如，半导体层L1a、L1c、L1e分别由150nm左右的膜厚的硅构成，薄的绝缘层L1b、L1d由10nm左右的膜厚的氧化硅构成。此外，也可以分别改变半导体层L1a、L1c、L1e的膜厚。
而且，对构成光波导路WO2的5层的膜之中的自上方起算的3层的膜进行蚀刻。在该蚀刻工序中，在对第2半导体层L1c进行蚀刻之际，下层的绝缘层L1b起到蚀刻阻挡层的作用。
这样一来，通过利用将半导体层和薄的绝缘层交替的多个层层叠而成的层叠体构成元件形成层L1，能够使光波导路WO2和该光波导路WO2两侧的半导体部(PR、NR)的膜厚比变化。
此外，如图23的(A)所示，也可以是光波导路WO2与其他的光波导路(例如WO1)的膜结构相同。换言之，也可以是膜厚相同。
此外，如图23的(B)所示，也可以改变光波导路WO2与其他的光波导路(例如WO1)的膜厚比。
这样一来，采用本应用例，能够丰富构成元件的部位的膜厚的变化连同元件的特性。
此外，在本应用例中，光波导路WO3和半导体部(PRS、NRS)由5层的膜构成，如上述应用例4那样，可以将插塞P1以其底面与第1半导体层L1a接触，进而其侧面与第2半导体层L1c和第3半导体层L1e接触的方式构成。
(应用例6)
在实施方式1(图2)中，作为具有膜厚不同的部位的元件，设置有肋型(凸型)的元件(pin构造的二极管)，但是例如也可以设置光栅耦合器(Grating Coupler)。图24是表示本实施方式的应用例6的半导体器件的结构的剖视图，图25是俯视图。例如，图24的剖视图与图25的B-B截面部相对应。
如图24所示，例如，在区域AR2设置与光波导路WO1的端部相连的光栅耦合器CP。
如图24所示，光波导路WO1由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。例如，第1半导体层L1a、第2半导体层L1c分别由150nm左右的膜厚的硅构成，绝缘层L1b由10nm左右的膜厚的氧化硅构成。在这里，因为绝缘层L1b非常薄(例如10nm)，所以不影响光信号的传送。光波导路WO1例如在X方向上形成为直线状(在X方向上具有长边的矩形形状)。
光栅耦合器(功能膜)CP具有将凸部隔开规定的间隔地配置的多个凸部(肋部)CPa。该凸部CPa之间成为凹部。
凸部(肋部)CPa由形成在绝缘层CL上的第1半导体层L1a、形成在该第1半导体层L1a上的绝缘层L1b以及形成在该绝缘层L1b上的第2半导体层L1c构成。在这里，因为绝缘层L1b非常薄(例如10nm)，所以不影响光信号的传送。
凸部(肋部)CPa例如在Y方向上形成为直线状(在Y方向上具有长边的矩形形状)，且在X方向上隔开规定间隔地配置有多个(图25)。换言之，凸部和凹部的平面形状是分别沿着Y方向延伸的直线状(在Y方向上具有长边的矩形形状)，凸部和凹部在X方向上交替配置。
凸部间(凹部)由形成在绝缘层CL上的第1半导体层L1a和形成在该第1半导体层L1a上的绝缘层L1b构成。这样一来，凹部(L1a、L1b)的膜厚比凸部(L1a、L1b、L1c)的膜厚小。此外，在凹部中，也可以除去第1半导体层L1a上的绝缘层L1b。
该光栅耦合器(功能膜)CP能够形成为与实施方式1的肋型(凸型)元件一样。例如，将凸部CPa和光波导路WO1的形成区域上的第1光致抗蚀膜作为掩模来对第2半导体层L1c进行蚀刻，接下来，将凸部CPa、光波导路WO1以及凹部的形成区域上的第2光致抗蚀膜作为掩模来对绝缘层L1b和第1半导体层L1a进行蚀刻。
该光栅耦合器CP是接受光信号或者输出光信号的元件。于是，光栅耦合器CP被用作光输入部、光输出部。利用沿着传输方向设置的周期性折射率调制部(利用表面的凹凸形成的)，使光信号在光波导路面上沿着某个特定的方向衍射。图26是示意性地表示由光栅耦合器实施的光信号的交换的图。如图26的(A)所示，利用周期性折射率调制部使从光纤PF输入的光信号朝向某个特定的方向(例如光波导路WO1内)衍射。此外，如图26的(B)所示，利用周期性折射率调制部使从光波导路WO1输出的光信号朝向某个特定的方向(例如光纤PF的方向)衍射。
在光波导路WO1和光栅耦合器CP上形成有层间绝缘膜IL1、IL2。此外，也可以在层间绝缘膜IL2上设置层间绝缘膜(IL3)和保护膜(TC)。此外，也可以省略用于实施与外部的光信号的输入输出的光栅耦合器CP上的保护膜(TC)。
以上，基于实施方式对本发明者做成的发明进行了具体的说明，但本发明并不限于上述实施方式，能够在不脱离其主旨的范围内进行各种改变是自不待言的。
[备注1]
一种半导体器件的制造方法，其具有：
(a)准备具有基体、形成在所述基体上的绝缘层以及形成在所述绝缘层上的元件形成层的半导体基板的工序；
(b)对所述元件形成层进行图案形成，形成光波导路和与所述光波导路相连的第1半导体部的工序，
在所述(a)工序中，
所述元件形成层具有：
形成在所述绝缘层上的由半导体构成的第1层、
形成在所述第1层上的由绝缘体构成的第2层、
形成在所述第2层上的由半导体构成的第3层，
在所述(b)工序中，
所述光波导路具有：
形成在所述绝缘层上的由半导体构成的第1部、
形成在所述第1层上的由绝缘体构成的第2部、
形成在所述第2层上的由半导体构成的第3部，
所述第1半导体部具有与所述第1部同层的第4部，
所述(b)工序具有：
(b1)将所述第3部的形成区域上的第1掩模膜作为掩模来对所述第3层进行蚀刻的工序；
(b2)将所述第1部和所述第4部的形成区域上的第2掩模膜作为掩模来对所述第2层和所述第1层进行蚀刻的工序。
[备注2]
根据备注1所述的半导体器件的制造方法，
所述(a)工序的所述元件形成层的形成工序具有：
(a1)将由半导体构成的基板隔着所述第2层粘贴于形成在所述绝缘层上的所述第1层上的工序；
(a2)通过对所述基板进行薄膜化来形成所述第3层的工序。
[备注3]
根据备注1所述的半导体器件的制造方法，
所述(a)工序的所述元件形成层的形成工序具有：
(a1)在由形成在所述绝缘层上的半导体构成的层的中途注入氧气的工序；
(a2)在所述(a1)工序之后，通过实施热处理，而在由所述半导体构成的层的中途形成作为所述第2层的氧化膜的工序。
[备注4]
一种半导体器件的制造方法，其具有：
(a)准备具有基体、形成在所述基体上的绝缘层以及形成在所述绝缘层上的元件形成层的半导体基板的工序；
(b)对所述元件形成层进行图案形成，形成光波导路和与所述光波导路相连的功能膜的工序，
在所述(a)工序中，
所述元件形成层具有：
形成在所述绝缘层上的由半导体构成的第1层、
形成在所述第1层上的由绝缘体构成的第2层、
形成在所述第2层上的由半导体构成的第3层，
在所述(b)工序中，
所述光波导路具有：
形成在所述绝缘层上的由半导体构成的第1部、
形成在所述第1部上的由绝缘体构成的第2部、
形成在所述第2部上的由半导体构成的第3部，
所述功能膜具有凸部和凹部，
所述凸部具有：
与所述第1部同层的第4部、
与所述第2部同层的第5部、
与所述第3部同层的第6部，
所述凹部具有与所述第1部同层的第7部，
所述(b)工序具有：
(b1)将所述凸部和所述光波导路的形成区域上的第1掩模膜作为掩模来对所述第3层进行蚀刻的工序；
(b2)将所述凸部、所述光波导路和所述凹部的形成区域上的第2掩模膜作为掩模来对所述第2层和所述第1层进行蚀刻的工序。
[备注5]
根据备注4所述的半导体器件的制造方法，
在所述(b2)工序中，在所述第7部上残留有与所述第2部同层的第8部。
[备注6]
根据备注4所述的半导体器件的制造方法，
所述凸部和所述凹部的平面形状分别是直线状，所述凸部和所述凹部交替配置，
所述功能膜是光栅耦合器。
[备注7]
根据备注4所述的半导体器件的制造方法，
所述第1层和第3层由Si构成，
所述第2层具有从氧化硅膜、氮氧化硅膜以及氮化硅膜中所选择的膜。

Claims (6)

1.一种半导体器件，具有：
基体、
形成在所述基体上的第1绝缘层、
形成在所述第1绝缘层上的光波导路、
在所述光波导路的一侧上设置的p型半导体部、及
在所述光波导路的另一侧上设置的n型半导体部，
其中，所述光波导路具有：
形成在所述第1绝缘层上的第1半导体层、
形成在所述第1半导体层上的第2绝缘层、及
形成在所述第2绝缘层上的第2半导体层，
其中，所述p型半导体部和所述n型半导体部的厚度小于所述光波导路的厚度，
所述p型半导体部具有：
形成在所述第1绝缘层上的所述第1半导体层、及
形成在所述第1半导体层上的所述第2绝缘层，
所述n型半导体部具有：
形成在所述第1绝缘层上的所述第1半导体层、及
形成在所述第1半导体层上的所述第2绝缘层，
所述光波导路、所述p型半导体部和所述n型半导体部各自的第1半导体层配置于同一层。
2.根据权利要求1所述的半导体器件，其中，
所述第1半导体层和所述第2半导体层由硅制成，
所述第2绝缘层为氧化硅层、氮氧化硅层或氮化硅层。
3.根据权利要求1所述的半导体器件，其还具有形成在所述第1绝缘膜上的功能膜，
其中，所述功能膜具有所述第1半导体层、第2绝缘层和所述第2半导体层，
所述功能膜具有所配置的多个凸部，所述多个凸部是通过将凸部隔开规定间隔地配置而得到的。
4.一种半导体器件的制造方法，具有下述工序：
(a)准备具有基体、形成在所述基体上的第1绝缘层以及形成在所述第1绝缘层上的元件形成层的半导体基板；
(b)对所述元件形成层进行图案形成，从而形成光波导路、在所述光波导路的一侧上设置的p型半导体部、及在所述光波导路的另一侧上设置的n型半导体部，
在所述(a)的工序中，
所述元件形成层具有：
形成在所述第1绝缘层上的第1半导体层、
形成在所述第1半导体层上的第2绝缘层、及
形成在所述第2绝缘部上的第2半导体层，
在所述(b)的工序中，
所述光波导路具有所述第1半导体层、所述第2绝缘层和所述第2半导体层，
所述p型半导体部具有：
形成在所述第1绝缘层上的所述第1半导体层、及
形成在所述第1半导体层上的所述第2绝缘层，
所述n型半导体部具有：
形成在所述第1绝缘层上的所述第1半导体层、及
形成在所述第1半导体层上的所述第2绝缘层，
所述光波导路、所述p型半导体部和所述n型半导体部各自的第1半导体层配置于同一层
所述(b)的工序具有下述工序：
使用所述第2绝缘层作为蚀刻阻挡层对所述第2半导体层进行蚀刻。
5.根据权利要求4所述的半导体器件的制造方法，其中，
所述第1半导体层和所述第2半导体层由硅制成，
所述第2绝缘层为氧化硅层、氮氧化硅层或氮化硅层。
6.根据权利要求4所述的半导体器件的制造方法，其中，
所述p型半导体部和所述n型半导体部的厚度小于所述光波导路的厚度。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6556511B2 (ja) 2015-06-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6664897B2 (ja) 2015-07-22 2020-03-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2018180332A (ja) * 2017-04-14 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019219537A (ja) * 2018-06-20 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US10649140B1 (en) * 2019-03-04 2020-05-12 Globalfoundries Inc. Back-end-of-line blocking structures arranged over a waveguide core
JP2020144294A (ja) 2019-03-08 2020-09-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020177061A (ja) * 2019-04-16 2020-10-29 日本電信電話株式会社 光導波路
US11262500B2 (en) * 2019-12-02 2022-03-01 Renesas Electronics Corporation Semiconductor device and including an optical waveguide and method of manufacturing the same
US11333827B2 (en) 2020-03-02 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Protective ring structure to increase waveguide performance
US11899242B2 (en) * 2020-03-27 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a packaged device with optical pathway
US11487059B2 (en) 2021-02-19 2022-11-01 Globalfoundries U.S. Inc. Photonics integrated circuit with silicon nitride waveguide edge coupler

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309783A (zh) * 1998-07-17 2001-08-22 博克汉姆技术股份有限公司 热－光半导体器件
JP2010536170A (ja) * 2007-08-08 2010-11-25 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 半導体構造および製造方法
CN103137777A (zh) * 2011-11-21 2013-06-05 富士通株式会社 半导体光学器件
CN104662456A (zh) * 2012-09-25 2015-05-27 韩国科学技术院 使用半导体的光器件
WO2015105063A1 (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 グレーティングカプラ及びその製造方法
JP2015129828A (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 Ｍｏｓ型光変調器及びグレーティングカプラの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6834152B2 (en) * 2001-09-10 2004-12-21 California Institute Of Technology Strip loaded waveguide with low-index transition layer
US7116853B2 (en) * 2003-08-15 2006-10-03 Luxtera, Inc. PN diode optical modulators fabricated in rib waveguides
US7136544B1 (en) * 2003-08-15 2006-11-14 Luxtera, Inc. PN diode optical modulators fabricated in strip loaded waveguides
JP5577909B2 (ja) 2010-07-22 2014-08-27 富士通株式会社 光半導体装置及びその製造方法
WO2015194002A1 (ja) * 2014-06-19 2015-12-23 株式会社日立製作所 光変調器、及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309783A (zh) * 1998-07-17 2001-08-22 博克汉姆技术股份有限公司 热－光半导体器件
JP2010536170A (ja) * 2007-08-08 2010-11-25 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 半導体構造および製造方法
CN103137777A (zh) * 2011-11-21 2013-06-05 富士通株式会社 半导体光学器件
CN104662456A (zh) * 2012-09-25 2015-05-27 韩国科学技术院 使用半导体的光器件
WO2015105063A1 (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 グレーティングカプラ及びその製造方法
JP2015129828A (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 Ｍｏｓ型光変調器及びグレーティングカプラの製造方法

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