TWI502632B - 使用氧電漿鈍化之高介電係數閘極堆疊之完整性之維持方法 - Google Patents

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Description

使用氧電漿鈍化之高介電係數閘極堆疊之完整性之維持方法
大體上，本發明揭露內容關於高度精密的積體電路製作，包含高等電晶體元件，該等高等電晶體元件包括應變誘發半導體合金以及增加電容的閘極結構，該閘極結構包含高介電係數(high-k)閘極電介質以及含金屬蓋層(cap layer)。
高等積體電路的製作，例如CPU、儲存裝置、特定應用積體電路(application specific integrated circuit；簡稱ASIC)等，需要根據特定電路佈局，在已給定晶片面積上形成大量的電路元件。在各種積體電路中，場效電晶體代表電路元件的一種重要類型，該電路元件實質上決定積體電路的效能。一般而言，複數個製程技術是目前用以形成場效電晶體通常的作法，其中，對於複雜電路系統的許多類型，有鑑於操作速度及/或功率消耗及/或成本效益，由於MOS技術優越的特性，因此MOS技術係為最有希望的方法之一。在複雜的積體電路的製作期間，例如，使用MOS技術將百萬個電晶體，例如，N通道電晶體及/或P通道電晶體，形成於包含結晶的(crystalline)半導體層的基板上。不論是考慮N通道電晶體或P通道電晶體，場效電晶體通常包括所謂的PN接面(junction)，其係藉由高摻雜區域(稱為汲極和源極區域)與配置成毗鄰高摻雜區域的稍微摻雜或無摻雜區域(例如，通道區域)的介面所形成。在場效電晶體中，通道區域的導電率，亦即，導電通道的驅動電流能力，係藉由閘極電極控制，該閘極電極毗鄰通道區域形成以及藉由薄絕緣層與通道區域隔離。由於施加適當的控制電壓至閘極電極而形成導電通道時，通道區域的導電率取決於摻雜濃度、電荷載體遷移率、以及通道區域在電晶體寬度方向的已定延伸度之介於源極和汲極區域之間的距離，亦稱為通道長度。因此，通道區域的導電率實質上影響MOS電晶體的效能。因此，由於建立通道的速度(其係取決於閘極電極的導電率)以及通道電阻率實質上決定電晶體特性，故通道長度縮小(scaling)以及有關於此通道電阻率的縮減(其由於縮減尺寸轉而致使閘極電阻率的增加)係為用於實現增加積體電路操作速度的主要設計標準。
目前，由於矽實質上無限制的可利用性、充分了解矽與相關材料以及製程的特性以及在過去50年期間累積的經驗，因此絕大多數的積體電路係基於矽。因此，矽將很可能仍然是設計用於大量生產之未來電路世代選擇的材料。對於矽在製造半導體裝置的主要角色的一個原因是矽/二氧化矽介面之優越的特性，該矽/二氧化矽介面容許不同區域彼此可靠的電絕緣。矽/二氧化矽介面在高溫係穩定的，而因此，如果需要的話，容許隨後高溫製程之執行，例如，在退火循環期間，以活化摻雜物以及消除(cure)晶體損害(crystal damage)而不需犧牲介面的電特性。
對於以上所指理由，在場效電晶體中，二氧化矽係適宜使用作為閘極絕緣層的基部材料，該閘極絕緣層隔開矽通道區域與閘極電極(經常地包含多晶矽或其它材料)。在穩定地改善場效電晶體的裝置效能下，通道區域的長度已經持續地減少以改善切換速度以及驅動電流能力。由於電晶體效能係藉由供給至閘極電極的電壓控制以反轉通道區域表面至足夠地高電荷密度用以提供對於給定供電電壓而言之所需的驅動電流，因此藉由閘極電極、通道區域以及二氧化矽之間的配置形成的電容所提供的電容耦合(capacitive coupling)必須維持。結果是減少通道長度需要增加的電容耦合以避免在電晶體操作期間之所謂的短通道行為(short channel behavior)。短通道行為可導致增加漏電流以及臨界電壓對於通道長度的相依性。具有相對較低之供電電壓以及因此減少之臨界電壓之太過積極地縮小的電晶體裝置可能遭受漏電流之指數性增加的問題，同時亦需要閘極電極對於通道區域之增強的電容耦合。因此，二氧化矽層的厚度必須相對應的減少以提供閘極以及通道區域之間所需的電容。例如，大約80 nm的通道長度可能需要由大約1.2 nm薄的二氧化矽製成的閘極電介質。雖然可將具有極短通道之高速電晶體元件的使用限制於高速訊號路徑，而可將具有較長通道的電晶體元件使用於較不關鍵之電路部分，例如儲存電晶體元件，然而藉由電荷載體穿過超薄二氧化矽閘極絕緣層的直接隧道(tunnel)所引起的相對較高之漏電流可能達到針對1-2 nm範圍的氧化物厚度而言的值，其可能無法相容於許多電路類型的需求，即使只在速度關鍵路徑基於極薄閘極氧化物形成的電晶體亦然。
因此，已經考慮取代二氧化矽作為閘極絕緣層的材料，特別針對極薄二氧化矽閘極層。可能的替代材料包含表現出顯著較高之介電常數(permittivity)的材料，以便所對應形成之具有實際較大厚度的閘極絕緣層提供可藉由極薄二氧化矽層獲得的電容耦合。因此，建議以高介電常數材料取代二氧化矽，例如氧化鉭(Ta2 O5 )(具有大約25的K值)、氧化鍶鈦(SrTiO3 )(具有大約150的K值)、氧化鉿(HfO2 )、矽氧化鉿(HfSiO)、氧化鋯(ZrO2 )等。
另外，由於多晶矽在其與閘極電介質的介面附近可能遭受電荷載體空乏之問題，因而減少在通道區域以及閘極電極之間的有效電容，故可藉由提供用於閘極電極之適當的導電材料以取代通常使用的多晶矽材料，以增加電晶體效能。因此，已經建議使用一種閘極堆疊，在該閘極堆疊中，高介電係數電介質材料係基於與二氧化矽層相同之厚度而提供增加之電容，同時，額外地，漏電流維持在可接受的位準(level)。換句話說，非多晶矽材料，例如氮化鈦等，可形成為連接至高介電係數電介質材料，因此實質上避免空乏區的存在。
然而，在形成包含高介電係數電介質以及基於金屬之閘極材料的精密閘極結構後，可能需要高溫處理，其可能導致工作函數(work function)的偏移以及閘極電介質的介電常數縮減(其亦可能與層厚度的增加有關)，從而抵銷許多結合高介電係數電介質以及金屬材料的優點。一般認為高介電係數材料閘極的衰退，係實質上由於高介電係數電介質材料內之氧的加入以及各個氧之擴散所引起，其中，氧氧擴散可藉由包含在環境(ambient)的氧饋入，該環境可在裝置製程期間接觸到高介電係數電介質。因此，例如，即使在適中溫度，由於與氧擴散的高親和性，鉿基氧化物與鋯基氧化物之成長非常快速，而可觀察到高介電係數電介質材料特性的重大改變，例如，增加之層厚度以及因此減少之電介質常數，其在大約950至300°之普通高溫(通常可使用在活化處理等期間)甚至可更為顯著。
除了高介電係數電介質材料的重大改變之外，閘極堆疊中金屬的工作函數亦可能朝向能帶間隙(band gap)的中心偏移，因此改變各自的電晶體的臨界電壓。由於高介電係數電介質材料的高氧親和性以及由於暴露至濕化學蝕刻製程以及清洗製程，閘極堆疊係通常在圖案化製程後被包封，以增強高介電係數電介質材料以及閘極堆疊中各自的金屬之穩定性。為此目的，由於氮化矽之氧阻絕特性，氮化矽已被證實為有希望的材料。因此，在典型傳統的製程流程中，具有厚度範圍大約1至5 nm的氮化矽襯墊可形成於圖案化高介電係數閘極堆疊的曝露表面區域上，其中，使用適當的沉積技術以便不會過度地影響裝置特性及/或隨後的製造步驟。例如，已為大家所接受的低壓化學氣相沉積(LPCVD)技術可應用於形成氮化矽襯墊。
除了藉由使用高介電係數電介質材料以及含金屬閘極電極材料提供精密的閘極電極結構之外，其他方法已經被發展，以便針對已給定之閘極長度以及閘極電介質材料厚度而增加電晶體效能。例如，藉由建立電晶體元件通道區域中的某些應變成分，電荷載體遷移率以及因此通道的整體導電率可以增強。對於具有標準結晶組態的矽材料，亦即，具有沿著<110>等效方向的通道長度方向之(100)表面定向，拉伸應變(tensile strain)元件在電流流動方向的建立可增強電子的導電率，因此改善N通道電晶體的電晶體效能。另一方面，在電流流動方向產生壓縮的應變成分可增加電洞遷移率以及因此提供P通道電晶體之優越的導電率。因此，複數個應變誘發機制在以往已經發展，該等機制本身需要複雜的製造順序，用以實現各種的應變誘發技術。例如，一種經常應用的有前景之方法，係為在P通道電晶體的汲極以及源極區域中加入壓縮應變(compressive strain)誘發矽/鍺合金。為此目的，在早期製造階段，選擇性地形成空腔(cavity)以毗鄰P通道電晶體的閘極電極結構，同時，藉由間隔件層覆蓋N通道電晶體。另外，P通道電晶體的閘極電極需要被包封，以便不會過度地讓閘極電極材料暴露於蝕刻環境，該蝕刻環境係用以形成空腔以及亦用以在選擇磊晶生長製程期間提供有效的生長遮罩，而在該磊晶生長製程中，矽/鍺合金可生長在結晶基板材料上，而電介質表面區域上合金的顯著沈積可藉由適當地選擇相對應製程參數而被抑制。在形成應變誘發矽/鍺合金後，相對應間隔件結構以及P通道電晶體的包封閘極電極的蓋層可與覆蓋N通道電晶體的間隔件層一起被移除。此後，進一步製程可藉由形成汲極以及源極區域持續進行，以便於完成基本的電晶體組態。
上述應變誘發機制係為用於改善P通道電晶體的電晶體效能之非常有效率的觀念，以及因此，與基於高介電係數電介質材料的精密的閘極電極結構的結合係為高度所需的。然而，在電晶體的通道區域中最後獲得的應變成分之效率係強烈地取決於半導體合金內部的應變位準以及通道區域的橫向偏移(offset)。由於基於目前可利用精密的選擇性磊晶沈積製法，材料組成受限於矽/鍺合金中大約百分之30鍺原子的濃度，進一步應變的改善可能需要橫向偏移的縮減，然而其相應地係關連於閘極電極結構側壁上之任何保護性電介質材料的厚度。因此，可在用以完成電晶體組態之進一步製程期間對敏感性閘極電極結構提供增強的完整性之保護性氮化矽襯墊可減少厚度，例如與可能需要之任何額外的偏移間隔元件結合，然而，其可能由於閘極電極結構的材料損耗導致嚴重的產量(yield)損失。非意圖以下面說明限制本發明，惟人們認為任何圖案化的不規則，特別是在複雜的閘極電極結構的足部(foot)，當進一步減少氮化矽襯墊材料的厚度時，可能導致此區域較差的覆蓋。亦即，當圖案化複雜的閘極層堆疊時，至少對於一種電晶體元件而言，閘極長度之橫向增加可能經常地發生在閘極電極結構的足部，其可能因此導致藉由氮化矽材料所覆蓋之覆蓋程度減少，因此在半導體裝置進一步製程期間，增加與侵犯性化學藥劑(aggressive chemical agent)相互作用(interaction)的機率。例如，在包封閘極電極結構後，以及在進一步為了移除污染物、金屬殘留物等的製程前，SPM解決方案(硫酸以及二氧化氫的混合物)已經被證明為非常有效的清除藥劑。省略在此製造階段的清除步驟或提供低效率的清除配方可能明顯地增加整體的缺陷率，其可能因此導致明顯的產量損失。另一方面，在至少一些電晶體之閘極電極結構的較差的足部覆蓋程度可能導致與硫酸的相互作用，其具有移除氮化鈦材料顯著數量的傾向，即使僅非常微小無覆蓋的表面部分可用於與硫酸相互作用時亦然。在基於SPM執行的清洗製程期間，閘極電極結構側壁上增加保護性氮化矽材料可顯著地減小氮化鈦損失的機率，惟由於較無效率的應變誘發機制，電晶體(例如P通道電晶體)效能產生的損失可能使這樣解決方案較不裡想。另一方面，在半導體裝置的進一步製程期間，由於激烈地增加缺陷，省略基於SPM的清洗製程可能不是可行的選擇。
本發明揭露內容係關於可避免或至少減小一個或多個上述問題影響的各種方法以及裝置。
以下所述係為本發明簡化之發明內容用以提供本發明一些態樣的基本了解。此發明內容並非本發明詳盡的概述。此發明內容並非用以確認本發明之關鍵或重要元件或描繪本發明之範圍。此發明內容唯一目的係以簡單形式呈現一些概念作為稍後更詳盡討論之前進。
大體上，本發明揭露內容提供可以應用非常有效率的濕化學清除配方於半導體裝置以及技術，以減小缺陷率，其中，敏感性氮化鈦表面區域可藉由非常薄的電介質材料(例如，氮化矽)保護，而提供氮化鈦材料優越的完整性，而不論例如當沈積保護性電介質材料時因相關於沈積的不規則所造成的覆蓋的劣化程度為何。為此目的，可以執行基於氧之處理，例如以氧電漿處理的形式，其出人意外的可導致氮化鈦材料關鍵的表面區域之優越的完整性。此處所揭露的一些實施例中，氧處理可以應用至精密的閘極電極結構，在該閘極電極結構中，有鑑於半導體裝置的進一步製程，可將氮化矽基材料設置成具有所需之小的層厚度。因此，於此例中，具有極薄保護的材料或具有保護性電介質材料的微小表面區域之額外的鈍化可以完成，因此，在進一步製程期間，例如，藉由應用任何濕化學蝕刻配方，提供增強之化學穩定性。因此，保護性襯墊材料(例如氮化矽材料)之所需之減少的層厚度可結合有效率的清除策略而應用，而抑制顯著的氮化鈦損耗。
一種揭露於此的示例方法係關於半導體裝置材料系統的製程。該方法包括沈積電介質材料於氮化鈦材料的曝露表面區域上，該氮化鈦材料係形成於半導體裝置的基板之上。該方法更包括令基板曝露於氧電漿，以及在曝露於氧電漿後，藉由基於硫酸執行的清洗製程，自電介質材料移除污染物。另外，該方法包括在電介質材料以及氮化鈦材料之存在下，於半導體裝置上執行一個或多個進一步製程。
此處揭露進一步示例方法，包括形成半導體裝置之半導體區域上的閘極電極結構，其中，閘極電極結構包括氮化鈦層。該方法進一步包括形成閘極電極結構側壁上之保護性襯墊，以及於實質上無酸環境中執行基於氧物種的處理。該方法進一步包括基於硫酸對閘極電極結構執行清洗製程，該閘極電極結構包含保護性襯墊。另外，藉由使用包含保護性襯墊的閘極電極結構而形成電晶體元件。
揭露於此的示例電晶體裝置包括閘極電極結構，其包括於閘極絕緣層上形成之氮化鈦材料，其包括高介電係數電介質材料。該電晶體元件進一步包括間隔件結構，其形成於閘極電極結構之側壁上，其中，間隔件結構包括保護性襯墊，其係直接與氮化鈦材料之側壁面的第一部分接觸。另外，電晶體裝置包括氧化鈦材料，其形成於該氮化鈦材料之側壁面之第二部分。
將於下文描述本發明的各種具體實施例。為了清楚的目的，並非實際上實施方式所需要的所有特徵均描述於此說明書中。應當膫解，在發展任何上述實際實施例時，應該做出許多由實施方式所特定的決定以達成發展者的例如滿足系統相關及商業相關的限制的特定目標，而其將依實施方式而改變。然而，將瞭解到上述發展的努力可能是複雜且耗時的，但是此發展對於獲利於此揭露內容的所屬技術領域的通常知識者而言僅是一種例行性的工作。
本發明標的現將參照附圖而加以描述。僅為了解釋的目的，各種的結構、系統及裝置是以示意地方式繪製於圖式中，以使得本發明不會被所屬技術領域者所共知的細節所模糊。因此，附圖中係包含用以描述及說明本揭露內容的示例範例。相關技術領域者應當能理解於此使用的字彙與片語並解釋為與這些字彙與片語的理解一致的意義。為了於此使用的術語或片語能有一致的用法，並未對術語或片語提供特別的定義，亦即，並未提供與所屬技術領域者通常及慣用所能理解的意義不同的定義。但是於所提出的說明書中有說明特別的定義，且能以直接且毫無歧異的定義方式提供該術語或片語的特別定義，應當將術語或片語解讀為具有特別的意義，亦即，具有與所屬技術領域者所能理解的不同意義。
大體上，本發明揭露內容處理在半導體裝置製程期間之氮化鈦材料包封的問題。近來，氮化鈦已經成為經常使用的材料，該材料可能在進一步製程期間需要某種程度的鈍化，例如，在高溫製程、化學清洗製程等期間，以避免顯著的材料特性改變，係可能因此導致已完成半導體裝置的衰退。為此目的，氮化矽基(silicon nitride-based)電介質材料已被證實為用以鈍化氮化鈦材料的曝露表面區域之非常有效率的材料，例如，有鑑於氧擴散等。在精密的半導體裝置中，裝置尺寸的整體收縮亦可能需要調適層厚度並且在複雜的材料系統的圖案化期間調適非常複雜的條件，其可能經常地導致與圖案化有關的不規則，因此在薄保護性襯墊材料的沈積期間亦造成非常複雜的條件。因此，氮化鈦材料任何曝露表面區域的覆蓋所需均勻程度若不增加層厚度則常常可能難以達成，而增加層厚度可能常常無法相容於其它裝置需求。由於敏感性氮化鈦材料之減少的覆蓋程度可能導致非常顯著的整體材料特性改變(例如當與硫酸以及任何相關濕化學藥劑相互作用時)，因此本發明揭露內容係基於下述驚人發現：暴露於能起反應的含氧環境(於一示例實施例中為基於氧的電漿環境)可導致非常有效率的氮化鈦材料的曝露表面區域的鈍化，其可能因此結合可覆蓋曝露氮化鈦表面的主要部分的材料而造成優越的完整性。一般認為，在氧處理期間，鈦以及含氧混合物可能局部地形成，為方便起見，亦稱為氧化鈦基(tritanium oxide-based)的材料，而當曝露於硫酸時，該氧化鈦基的材料可顯示顯著減少之蝕刻率。因此，有效清除配方可基於硫酸來應用，其中，保護性襯墊材料(例如，氮化矽材料)可提供足夠的蝕刻阻抗率，而任何無覆蓋部分可藉由氧處理所鈍化，以便於顯示減少之蝕刻率，其因此可以例如實質上避免氮化鈦層的任何過度材料損失，如同例如先前參照精密的閘極電極結構的製程所說明者。
因此，於一些示例實施例中，基於氧處理(例如氧電漿)的額外的鈍化可於形成高介電係數材料閘極結構後(例如在形成薄保護性襯墊材料之後)有效率地應用，並可考慮其他裝置需求(例如，應變誘發半導體合金的微小的橫向偏移等)，而選擇該保護性襯墊材料的厚度，其中，期望優越的完整性可藉由額外的鈍化達成。
第1a圖示意地表示半導體裝置100之剖面圖，該裝置可包括基板101，例如矽基板、絕緣載體材料等，其上係形成半導體層102。半導體層102可表示基於矽的材料或可包括任何其他在此製造階段中可能需要的適當的元件。例如，隔離結構(未顯示)可橫向地劃定半導體層102中的主動區域102A，其係可理解為半導體區域，而一個或多個電晶體元件係形成於其中以及之上。再者，當埋藏的絕緣材料(未顯示)可能形成於半導體材料102之下以及與其接觸時，半導體層102結合基板101可表示絕緣體上覆矽(SOI)組態。於其它範例中，半導體層102可表示基板101之結晶半導體材料之部分，因此形成「塊體(bulk)」組態。此外，在第1a圖所示之實施例中，材料系統150可形成於半導體層102之上以及可包含複數材料層154、153、152、151以及155，其中，該些材料層之數量以及組成可取決於整體裝置需求。系統150的材料層之一，例如材料層152，能以氮化鈦材料的形式提供，該材料層可具有曝露表面區域152S，於顯示之實施例中可表示層152的側壁表面區域。於一示例實施例中，材料系統150可表示待形成於主動區域102A之中以及之上的電晶體的閘極電極結構。於此例中，層154以及153可表示閘極電介質材料，其中，層153可表示高介電係數電介質材料，例如上述材料之一，而層154可表示氧化矽基的電介質材料，因此提供對於主動區域102A的優越介面特性。氮化鈦材料152可因此形成於高介電係數電介質材料153之上，以便鈍化以及因此保護高介電係數電介質材料153。再者，一個或多個額外的材料，例如，為多晶矽材料、非晶矽材料等形式的矽材料可提供作為層151，其中，應當理解任何其它適當的材料，例如矽/鍺材料等，如果視為適當的則可被利用。再者，當表示為閘極電極結構時，蓋材料(cap material)155，例如氮化矽材料，可形成在材料系統150的頂面。可以理解若需要，額外的材料，例如，中間的蝕刻停止材料等亦可提供於材料系統150中。
包括材料系統150(以下將稱為閘極電極結構)的半導體裝置100可基於下面的製程形成。在藉由使用任何適當的製程策略形成適當的隔離結構以界定主動區域102A後，系統150的材料層可基於精密的微影技術以及蝕刻技術沈積以及接著圖案化。應當理解者為，材料層的一部份可先被沈積以及被圖案化，其中，通常至少氮化鈦材料152可形成於層153上，以為了提供材料層153優越的完整性。當應用精密的各向異性蝕刻技術時，在圖案化材料層堆疊(尤其是層154、153以及152)後，可能發生某種程度的非均勻性。例如，在圖案化順序期間，蝕刻製程可能必須蝕刻穿透蓋層155以及電極材料151，接著是氮化鈦材料152以及閘極電介質材料153以及154。在相對應圖案化製程期間，可能產生蝕刻前沿(etch front)的不均勻發展，其可能導致所產生之閘極電極結構150的不同橫向尺寸。例如，可觀察到，某些類型電晶體(例如N通道電晶體)之閘極電極結構，可能在閘極電極結構150的足部或底部具有相較於該結構頂部長度150L的增加長度150F。因此，氮化鈦材料152以及層153與154之一方或兩方之表面區域152S可表示傾斜的表面區域，在隨後的製造階段中沈積薄的保護性襯墊材料時，其可能導致較差的覆蓋。
第1b圖示意地顯示在進一步進階製造階段中的半導體裝置100，其中，保護性襯墊156可形成於閘極電極結構150之側壁上。於一些示例實施例中，保護性襯墊156可能包括氮化矽基材料，其被視為矽以及氮混合物，該襯墊或許可能包含其它物種，例如氫等。在其它例子中，只要這些材料在半導體裝置100的進一步製程期間，提供高蝕刻阻抗率以及顯著的氧擴散阻絕效果，則可使用其它電介質材料，例如含氮碳化矽等。在一些示例實施例中，由於襯墊156(或許與額外的間隔件元件結合)可決定應變誘發半導體合金的橫向偏移，其可能在稍後製造階段中必須形成於至少一些電晶體元件中，故襯墊156的寬度156W可能為5 nm以及更少，以及，在一些實施例中，可能為3 nm以及更少。如圖所示，由於傾斜的表面區域，保護性襯墊156可能不會完全地覆蓋氮化鈦材料152的側壁，或部份152A可能以極薄材料層覆蓋，其可能迅速地在裝置100的進一步製程期間敞露(open)。
可基於任何適當的沈積技術(例如，熱活化化學氣相沈積(CVD)、電漿增強CVD或其任何結合，或者，若優越的層厚度控制是需要時，任何其它循環沈積技術)沈積電介質材料層(例如氮化矽層)而形成保護性襯墊156。例如，氮化矽材料可形成為非常緻密的材料，因此提供閘極電極結構150側壁之優越的完整性。在電介質材料層的沈積後，各向異性蝕刻製程可基於已為大家所接受的製程方法執行，因此有效率地自水平的裝置區域移除電介質材料。由於傾斜的表面區域，材料亦可自閘極電極結構150的底部移除(參見第1b圖的右手側)，其可能導致實質上無覆蓋部分152A。如前所述，在傳統策略上，由於在層152可能發生顯著的材料損失，無覆蓋部分152A可能不允許基於硫酸的有效清除配方。
第1c圖示意地顯示當曝露於能起反應的含氧環境110中，以便鈍化氮化鈦材料152的任何曝露表面部分之半導體裝置100。於一示例實施例中，處理110可以氧電漿執行，其中，曝露部分152A(第1b圖)可有效率地轉換為鈦以及含氧材料152B，當曝露於硫酸以及其它侵略性的酸(如通常可能使用的有效清除配方)時，該材料152B可具有顯著減少的蝕刻率。製程110的適當電漿參數可基於傳統氧抗蝕剝除方法(oxygen resist strip recipe)迅速地建立，其中，氮化鈦鈍化的所需程度可藉由執行相對應實驗決定，其中，所造成之氮化鈦材料之蝕刻阻抗率可針對複數個不同的製程參數設定來決定。例如，用於灰化(ashing)抗蝕材料的典型氧電漿環境可應用大約5至60秒，以為了有效率地轉換氮化鈦材料為化學地穩定材料152B。在其它示例實施例中，處理110可建立於不需應用電漿的無酸環境中，其中，化學相互作用可藉由升高溫度(例如大約150至300℃)而開始。
第1d圖示意地顯示當曝露於能起反應的製程環境111之半導體裝置100，該製程環境111可基於硫酸建立，以有效率地移除污染物，例如聚合物、金屬等。在製程111期間(於一示例實施例中，其可基於SPM建立)，保護性襯墊156與氮化鈦材料152的鈍化部分152B可提供優越的完整性，因此顯著地抑制任何剩餘的氮化鈦材料152的改變。因此，半導體裝置100的進一步製程可基於有效率地清除裝置表面繼續，藉此減少由任何污染相關缺陷引起的產量損失。
第1e圖示意地顯示在進一步進階製造階段中的半導體裝置100。如圖所示，裝置100可包括電晶體160，包含形成於主動區域102A的汲極以及源極區域161。再者，側壁間隔件結構157可形成於閘極電極結構150之側壁上，亦即，形成於保護性襯墊材料156上。在所示實施例中，間隔件結構157可包括蝕刻停止襯墊157A以及間隔件元件157B，然而，其中，可根據汲極以及源極區域161摻雜輪廓(profile)的所需複雜度而提供額外的間隔件元件。第1f圖示意地顯示閘極電極結構150的底部部分的放大圖。如圖所示，氮化鈦材料152於其側壁表面152S上已經形成有於保護性襯墊156以及鈍化之氧化鈦基材料152B，而閘極電介質材料153、154之側壁可藉由蝕刻停止襯墊157A覆蓋。
如第1e圖以及第1f圖所示之半導體裝置100可根據任何適當的製程技術形成，例如藉由形成偏移間隔件元件(未顯示)，或藉由使用保護性襯墊156作為偏移間隔件元件，用以引進摻雜物種以及隨後形成側壁間隔件結構157，其可接者被用來引進摻雜物種的進一步部分，以為了獲得汲極以及源極區域161。之後，可執行任何的退火製程，以便於活化摻雜物種以及重新結晶植入所誘發之損害。之後，進一步製程可繼續，例如，若需要，形成金屬矽化物區域，以及沈積層間(interlayer)電介質材料，例如以氮化矽以及二氧化矽等的形式。應當理解，於一些精密的方法中，材料151可藉由一個或多個額外的金屬物種取代，其中，氮化鈦材料152可有效率地使用作為停止材料，其中，其優越的完整性可因此提供優越的製程條件。在其它例子中，閘極電極結構150可具有例如關於工作函數調整等之最後組態，其中，氮化鈦材料152的優越完整性可導致最後達成電晶體特性之優越的均勻性。
第1g圖示意地顯示根據進一步示例實施例之半導體裝置100，其中，進一步之電晶體元件160B可形成於主動區域102B之內以及之上，並可包括閘極電極結構150B，其可具有類似閘極電極結構150的組態。亦即，閘極電極結構150B可包括與氮化鈦材料152結合的閘極電介質材料154以及153。此外，電極材料151可形成於氮化鈦材料152之上。此外，保護性襯墊材料156可形成於閘極電極結構160B之側壁上，其可進一步包括間隔件結構157。於所示實施例中，閘極電極結構160B可具有實質上均勻的剖面形狀，使得保護性襯墊材料156可確實地覆蓋層154、153以及152的側壁。如前所述，在不同類型電晶體的閘極電極結構之圖案化期間，剖面形狀可能不同。再者，在一些方法中，主動區域102B可能已經在其上至少部分地形成有額外的半導體材料，其可設置成用以獲得所需工作函數以及因此獲得電晶體160B之臨界電壓。例如，矽/鍺合金可有效率地用以調整關於電介質材料154以及153之適當能帶間隙偏移，其可能已經併入特定的工作函數之金屬物種於其中。此外，電晶體160B(其可表示P通道電晶體)可能已併入像是矽/鍺合金等的應變誘發半導體合金163，其可能引起通道區域162中的某種應變成分。如上所述，通道區域162中所生成之應變成分可能強烈地取決於材料163的橫向偏移，其轉而可取決於保護襯墊材料156的寬度。亦即，當形成應變誘發半導體合金163時，閘極電極結構150B包含可能與額外的襯墊材料結合之保護性襯墊材料156，可作為蝕刻遮罩以及成長遮罩，用以在主動區域102B中形成各自的空腔以及利用半導體合金163再填滿空腔。在空腔蝕刻期間，至少在蝕刻製程的初始階段期間，可使用高度各向異性蝕刻方法，以致於生成空腔的橫向偏移可實質上藉由於閘極電極結構150B之側壁上形成的任何電介質材料決定。因此，有鑑於增強材料163的整體應變誘發效率，減少襯墊材料156的厚度可能是有益的。由於減少材料156的厚度或寬度可能不會實質上負面地影響裝置100(例如在電晶體160中，其可能具有不均勻閘極長度)的整體製程，所需之減少的偏移可在電晶體160B中達成。因此，電晶體160B以及160可基於任何適當的製程技術形成，其中，保護性襯墊材料156的所需減少寬度或厚度可導致電晶體160B優越的效能。
可以理解可根據增強電晶體效能的應變需要類型來使用任何適當的應變誘發半導體合金，例如矽/碳。例如，當電晶體160表示N通道電晶體時，其在主動區域102A中可容置用於誘發拉伸的應變的矽/碳合金，其可因此導致電晶體160優越的效能。類似地，電晶體160以及160B兩者可容置適當的應變誘發半導體合金，其中，襯墊材料156的減少寬度以及基於有效率的清洗製程(第1d圖)達成的減少缺陷率可導致增強效能以及減少產量損失。
因此，本發明揭露內容提供半導體裝置以及製程策略，其中，氮化鈦材料的完整性可基於氧處理(例如，電漿處理)而增強，其出人意外地藉由增加無覆蓋表面部分暴露於有效清除配方(例如基於硫酸者)時的化學穩定性以增強無覆蓋表面部分的完整性。
上述內容所揭露的特定實施例僅用於說明的目的，然而對於獲利於本教示內容的所屬技術領域的通常知識者而言，將本發明修改並以不同但等效的方式實施是顯而易知的。例如，上述內容所提出的製程步驟可以不同順序執行。再者，於此所示與下列申請專利範圍的內容不同的結構或設計的細節並非用於限制。因而，明顯的可對上述內容所揭露的特定實施例進行改變與修飾，且上述所有的變化均被視為沒有背離本發明之範疇與精神。因此，本發明之權利保護範圍係如同後述所列之申請專利範圍。
100．．．半導體裝置
101．．．基板
102．．．半導體層
102A．．．主動區域
102B．．．主動區域
110．．．含氧環境
111．．．製程環境
150．．．材料系統；閘極電極結構
150B．．．閘極電極結構
150F．．．長度
150L．．．頂部長度
151．．．材料層
152．．．材料層
152A．．．部分
152B．．．含氧材料
152S．．．表面區域
153．．．材料層
154．．．材料層
155．．．材料層
156．．．襯墊
156W．．．寬度
157．．．間隔件結構
157A．．．停止襯墊
157B．．．間隔件元件
160．．．電晶體
160B．．．電晶體元件
161．．．源極區域
162．．．通道區域
163．．．應變誘發半導體合金
可藉由參考已結合伴隨圖式之以下描述而了解本揭露內容，其中，相似參考編號識別相似元件。
第1a至1d圖示意地根據示例實施例顯示半導體裝置在各種製造階段期間增強於材料層堆疊提供之氮化鈦材料之完整性的剖面圖；
第1e圖示意地根據示例實施例顯示電晶體元件的剖面圖，該電晶體元件包含具有氮化鈦材料的閘極電極結構，該氮化鈦材料可藉由額外的基於氧之鈍化製程得到優越的完整性；
第1f圖示意地根據示例實施例顯示閘極電極結構的底部部分的放大圖；以及
第1g圖示意地根據示例實施例顯示半導體裝置的剖面圖，其中，至少一電晶體元件可得到具有減少偏移的應變誘發半導體合金，其係基於於精密的閘極電極結構上形成的薄保護性襯墊材料決定。
此處揭露的標的係為容許各種修改以及替代形式，特定實施例已藉由圖式中的範例方式顯示並於此處詳細描述。然而，應了解，此處所述之特定實施例並非用以限制本發明於所揭露之特定形式，而是，相反地，係用以涵蓋落入藉由所附專利申請範圍界定本發明精神與範疇內的所有更改、等效以及替代。
100．．．半導體裝置
102A．．．主動區域
102B．．．主動區域
150．．．材料系統；閘極電極結構
150B．．．閘極電極結構
151．．．材料層
152．．．材料層
153．．．材料層
154．．．材料層
156．．．襯墊
157．．．間隔件結構
160．．．電晶體
160B．．．電晶體元件
161．．．源極區域
162．．．通道區域
163．．．應變誘發半導體合金

Claims (23)

  1. 一種處理半導體裝置的材料系統的方法，該方法包括：沈積電介質材料於氮化鈦材料之曝露表面區域上，該氮化鈦材料係形成於該半導體裝置的基板之上；於沈積該電介質材料後，藉由令該基板曝露於氧電漿而鈍化該氮化鈦材料之至少一個曝露表面區域；於曝露於該氧電漿後，藉由執行基於硫酸的清洗製程，自該電介質材料移除污染物；以及在該電介質材料以及該氮化鈦材料之存在下，於該半導體裝置上執行一個或多個進一步製程。
  2. 如申請專利範圍第1項所述之方法，其中，該電介質材料係以大約5nm或更少的厚度沈積。
  3. 如申請專利範圍第1項所述之方法，其中，該電介質材料包括矽以及氮。
  4. 如申請專利範圍第1項所述之方法，更包括形成包含該氮化鈦材料之材料層堆疊，以及其中，該電介質層係形成於該材料層堆疊之側壁上。
  5. 如申請專利範圍第4項所述之方法，其中，形成該材料層堆疊係包括於半導體區域上形成閘極電介質層、於該閘極電介質層之上形成該氮化鈦材料、於該氮化鈦材料上形成至少一層進一步材料層以及圖案化該材料層堆疊，以便形成側壁作為該氮化鈦材料之該曝露表面區域。
  6. 如申請專利範圍第5項所述之方法，其中，該閘極電介 質層包括高介電係數電介質材料。
  7. 如申請專利範圍第5項所述之方法，其中，執行該一個或多個進一步製程包括基於該氮化鈦材料形成電晶體元件。
  8. 如申請專利範圍第7項所述之方法，其中，形成該電晶體元件係包括於該半導體區域中形成應變誘發半導體合金，以及使用於該側壁上形成的該電介質材料，以便調整該應變誘發半導體合金離開該材料層堆疊之橫向偏移。
  9. 如申請專利範圍第8項所述之方法，其中，該半導體合金包括壓縮應變誘發半導體材料。
  10. 如申請專利範圍第8項所述之方法，其中，該半導體合金包括拉伸應變誘發半導體材料。
  11. 一種製造積體電路之方法，包括：於半導體裝置之半導體區域上形成閘極電極結構，該閘極電極結構包括氮化鈦層；於該閘極電極結構之側壁上形成保護性襯墊；於形成該保護性襯墊後，於實質上無酸環境中執行基於氧物種的處理，其中，執行該處理包括鈍化該氮化鈦層之曝露表面；基於硫酸於包含該保護性襯墊之該閘極電極結構上執行清除製程；以及藉由使用包含該保護性襯墊之該閘極電極結構形成電晶體元件。
  12. 如申請專利範圍第11項所述之方法，其中，基於氧物種執行該處理係包括執行電漿處理。
  13. 如申請專利範圍第11項所述之方法，其中，基於氧物種執行該處理係包括建立反應性氣體環境，該氣體環境包含該氧物種。
  14. 如申請專利範圍第11項所述之方法，其中，該清除製程係在基於氧物種執行該處理後執行。
  15. 如申請專利範圍第11項所述之方法，其中，形成該保護性襯墊係包括沈積含矽與氮之電介質材料以及蝕刻該電介質材料。
  16. 如申請專利範圍第15項所述之方法，其中，該含矽與氮之電介質材料係形成具有5nm或更少的層厚度。
  17. 如申請專利範圍第11項所述之方法，其中，形成該閘極電極結構係包括形成閘極電介質層，該閘極電介質層包括高介電係數電介質材料，以及於該閘極電介質層上形成該氮化鈦材料。
  18. 如申請專利範圍第17項所述之方法，其中，形成該閘極電極結構係導致該閘極電極結構於該閘極電極結構之頂部有第一長度以及於該閘極電極結構之底部有第二長度，以及其中，該第二長度大於該第一長度。
  19. 如申請專利範圍第18項所述之方法，其中，該第一長度係大約40nm或更少。
  20. 一種電晶體裝置，包括：閘極電極結構，該閘極電極結構包括形成於閘極絕 緣層上之鈍化氮化鈦材料，該閘極絕緣層包括高介電係數電介質材料；間隔件結構，該間隔件結構形成於該閘極電極結構之側壁上，該間隔件結構包括保護性襯墊，該保護性襯墊係直接與該鈍化氮化鈦材料的側壁面之第一部分接觸；以及氧化鈦材料，該氧化鈦材料形成於該鈍化氮化鈦材料之該側壁面之第二部分。
  21. 如申請專利範圍第20項所述之電晶體裝置，其中，該閘極電極結構在其足部的長度係大於該閘極電極結構在頂部的長度。
  22. 如申請專利範圍第20項所述之電晶體裝置，其中，該保護性襯墊係由氮化矽構成。
  23. 如申請專利範圍第21項所述之電晶體裝置，其中，該閘極電極結構在頂部的該長度係大約40nm或更少。
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