TW201737453A

TW201737453A - 接觸墊結構

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Publication number: TW201737453A
Application number: TW105111410A
Authority: TW
Inventors: 林志曜
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-04-12
Filing date: 2016-04-12
Publication date: 2017-10-16
Also published as: TWI584443B

Abstract

一種接觸墊結構，包括交替堆疊的N層（N³6）絕緣層及N層導電層，且具有排成二維陣列的N個區域露出各導電層。當該些導電層由下至上編號為第1至第N導電層時，同列的區域中露出之導電層的編號Ln朝一行方向遞減，相鄰兩列的區域之間的Ln值差異固定，同行的區域中Ln由兩端向中央漸減，且相鄰兩行的區域之間的Ln值差異固定。

Description

接觸墊結構

本發明是有關於一種適用於積體電路的結構，特別是有關於一種用於多層導電層之電性連接的接觸墊結構。

三維（3D）元件陣列，例如3D記憶體的各層元件的導線皆需要電性連接，所以接觸區中各層導電層皆需露出以供電性連接，從而形成階梯狀的接觸墊結構。

為了形成N層元件的階梯狀接觸墊結構，先前技術使用N-1個光罩進行N-1次微影蝕刻製程，以分別去除接觸區中的N-1個區域中的不同層數的導電層。然而，這種方式非常繁瑣，而且因為間距（pitch）小而需要很精確的製程控制，從而提高了製造成本及製程難度。

本發明提供一種接觸墊結構，其在元件有N層的情況下可使用遠少於N-1次的微影蝕刻製程來形成。

本發明的接觸墊結構包括交替堆疊的N層（N³6）絕緣層及N層導電層，且具有N個區域暴露出各個導電層。該些區域排列成P´Q的二維陣列（P³3、Q³2）。當該些導電層由下至上編號為第1至第N導電層且區域(i, j)（i=1~P, j=1~Q）暴露出之導電層為第Ln_i,j 導電層時，在第i列的Q個區域中，Ln_i,j 隨j值增加而遞減，即Ln_i,1 ＞Ln_i,2 ＞…＞Ln_i,Q ，第i列的Q個區域及第i+1列的Q個區域之間的Ln值差異固定，即Ln_i,1 -Ln_i+1,1 =Ln_i,2 -Ln_i+1,2 =…=Ln_i,Q -Ln_i+1,Q ，在第j行的P個區域中，Ln_{i, j} 由兩端向中央漸減，即Ln_1,j , Ln_P,j ＞Ln_2,j , Ln_P _- _1,j ＞…，並且第j行的P個區域及第j+1行的P個區域之間的Ln值差異固定，即Ln_1,j -Ln_1,j+1 =Ln_2,j -Ln_2,j+1 =…=Ln_P,j -Ln_P,j+1 。

在第一實施例中，在各該區域(i, j)中不存在高於第Ln_i,j 導電層的絕緣層或導電層。

在第二實施例中，在暴露出第N導電層之區域以外的各該區域(i, j)中，第Ln_i,j 導電層暴露於形成在上層之絕緣層及導電層中的接觸窗開口中。各接觸窗開口的側壁可配置有間隙壁。

在一實施例中，P³3且Q³2。

在一實施例中，上述接觸墊結構配置於3D記憶體中。

由於本發明之N層導電層的接觸墊結構可使用遠少於N-1次的微影蝕刻製程來形成，故其製程可大幅簡化，製程控制也比較容易。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下將藉由實施方式對本發明作進一步說明，但該等實施方式僅為例示說明之用，而非用以限制本發明之範圍。

圖1A為本發明第一實施方式之一例之接觸墊結構的立體圖。圖1B為圖1A之接觸墊結構的上視圖，其中標示各區域暴露出之導電層的編號Ln_i,j 及須去除之導電層層數Tn_i,j 。在本發明的第一實施例中，在各該區域(i, j)中不存在高於第Ln_i,j 導電層的絕緣層或導電層。

請參照圖1A及圖1B，此例之接觸墊結構100中有12層絕緣層102及12層導電層104交替堆疊，且暴露出各導電層104的12個區域排成4´3的二維陣列。此即對應N=12、P=4且Q=3之情況。圖中行方向標為i方向、列方向標為j方向，但此i、j方向不一定表示晶圓的x、y方向或y、x方向。該些導電層104由下至上編號為第1至第12（=N）導電層。各區域(i, j)（i=1~4, j=1~3）暴露出之導電層的編號Ln_i,j 如圖1B左半所示，例如，區域(3, 2)暴露出之導電層的編號Ln_3,2 =6。在第i列的3（=Q）個區域中，Ln_i,j 隨j值增加而遞減，即Ln_i,1 ＞Ln_i,2 ＞Ln_i,3 。第i列的3（=Q）個區域及第i+1列的3（=Q）個區域之間的Ln值差異固定，即Ln_i,1 -Ln_i+1,1 =Ln_i,2 -Ln_i+1,2 =Ln_i,3 -Ln_i+1,3 。在第j行的4（=P）個區域中，Ln_{i, j} 由兩端向中央漸減，即Ln_1,j , Ln_4,j ＞Ln_2,j , Ln_3,j 。並且，第j行的4（=P）個區域及第j+1行的4（=P）個區域之間的Ln值差異固定，即Ln_1,j -Ln_1,j+1 =Ln_2,j -Ln_2,j+1 =Ln_3,j -Ln_3,j+1 =Ln_4,j -Ln_4,j+1 。

為達成此Ln_i,j 分佈及各該區域(i, j)中不存在高於第Ln_i,j 導電層的絕緣層或導電層的狀態，須自各區域(i, j)完全去除特定層數Tn_i,j （=N-Ln_i,j =12-Ln_i,j ）的導電層，其值如圖1B右半所示，例如，區域(2, 3)須去除其全區11層導電層而露出第1層導電層，即Tn_2,3 =11。此Tn值分佈可藉由使用數目遠小於N-1（11）個的光罩進行同數目的微影蝕刻製程，以特定的光罩圖案/蝕刻層數組合來達成，其一例如圖2所示。

請參照圖2，此例使用4個光罩（M=4的情況），其分別在對應區域具有光罩圖案21、22、23、24，且其使用順序可以任意選擇。

光罩圖案21包含以圖示方式分佈之對應導電層去除區的區域212及對應非去除區的區域214，且在使用光罩圖案21的微影蝕刻製程中，導電層蝕刻去除層數En_k=1 為1層，對應區域212之導電層去除區的去除層數An_i,j,k=1 為En_k=1 （1），且對應區域214之非去除區的去除層數An_i,j,k=1 為0。

光罩圖案22包含以圖示方式分佈之對應導電層去除區的區域222及對應非去除區的區域224，且在使用光罩圖案22的微影蝕刻製程中，去除層數En_k=2 為2層，對應區域222之導電層去除區的去除層數An_i,j,k=2 為En_k=2 （2），且對應區域224之非去除區的去除層數An_i,j,k=2 為0。

光罩圖案23包含以圖示方式分佈之對應導電層去除區的區域232及對應非去除區的區域234，且在使用光罩圖案23的微影蝕刻製程中，去除層數En_k=3 為4層，對應區域232之導電層去除區的去除層數An_i,j,k=3 為En_k=3 （4），且對應區域234之非去除區的去除層數An_i,j,k=3 為0。

光罩圖案24包含以圖示方式分佈之對應導電層去除區的區域242及對應非去除區的區域244，且在使用光罩圖案24的微影蝕刻製程中，去除層數En_k=4 為4層，對應區域242之導電層去除區的去除層數An_i,j,k=4 為En_k=4 （4），且對應區域244之非去除區的去除層數An_i,j,k=4 為0。

各微影蝕刻製程之去除層數的總和為N-1（11），即En_k=1 、En_k=2 、En_k=3 與En_k=M=4 之和為N-1（11）。接觸墊之各區域(i, j)在該M次微影蝕刻製程之後累計的導電層去除層數達到前述之須去除層數Tn_i,j ，即An_i,j,k=1 、An_i,j,k=2 、An_i,j,k=3 與An_i,j,k=M=4 之和為Tn_i,j 。例如，區域(2, 2)對應光罩圖案21中對應去除區的區域212、光罩圖案22中對應去除區的區域222、光罩圖案23中對應去除區的區域232及光罩圖案24中對應非去除區的區域244，即An_2,2,k=1 =En_k=1 =1、An_2,2,k=2 =En_k=2 =2、An_2,2,k=3 =En_k=3 =4且An_2,2,k=M=4 =0，四者之和為Tn_2,2 =7（圖1B）。

另外，各層導電層104的材料例如是金屬材料、N摻雜複晶矽、P摻雜複晶矽，或其組合，各層絕緣層102的材料包含氧化矽、氮化矽、氮氧化矽等。

在各導電層104皆暴露出之接觸墊結構100形成之後，即可於其上形成絕緣層（未繪示），再於此絕緣層中形成深度不同的多個接觸插塞（未繪示）來電性連接各導電層104。

圖3A為本發明第一實施方式之另一例之接觸墊結構的立體圖。圖3B為圖3A之接觸墊結構的上視圖，其中標示各區域暴露出之導電層的編號Ln_i,j 及須去除之導電層層數Tn_i,j 。

請參照圖3A、3B，此例之接觸墊結構300同樣有12層導電層，但暴露出各導電層的12個區域排成6´2的二維陣列。此即對應N=12、P=6且Q=2之情況。圖中i方向、j方向定義如前。

各區域(i, j)（i=1~6, j=1~2）暴露出之導電層的編號Ln_i,j 如圖3B左半所示。在第i列的2（Q）個區域中，Ln_i,j 隨j值增加而遞減，即Ln_i,1 ＞Ln_i,2 。第i列的2（Q）個區域及第i+1列的2（Q）個區域之間的Ln值差異固定，即Ln_i,1 -Ln_i+1,1 =Ln_i,2 -Ln_i+1,2 。在第j行的6（P）個區域中，Ln_{i, j} 由兩端向中央漸減，即Ln_1,j , Ln_6,j ＞Ln_2,j , Ln_5,j ＞Ln_3,j , Ln_4,j 。並且，第1行的6（P）個區域及第2行的6（P）個區域之間的Ln值差異固定，即Ln_1,1-Ln1,2 =Ln_2,1-Ln2,2 =Ln_3,1-Ln3,2 =Ln_4,1-Ln4,2 =Ln_5,1-Ln5,2 =Ln_6,1-Ln6,2 。

為達成此Ln_i,j 分佈及各該區域(i, j)中不存在高於第Ln_i,j 導電層的絕緣層或導電層的狀態而須自各區域(i, j)去除之導電層層數Tn_i,j （=N-Ln_i,j =12-Ln_i,j ）如圖3B右半所示。此Tn值分佈可藉由使用數目（M）遠小於N-1（11）個的光罩進行同數目的微影蝕刻製程，以特定的光罩圖案/蝕刻層數組合來達成，其一例如圖4所示。

如圖4所示，此例使用4個光罩（M=4的情況），其分別在對應區域具有光罩圖案31、32、33、34，且其使用順序可以任意選擇。

光罩圖案31包含以圖示方式分佈之對應導電層去除區的區域312及對應非去除區的區域314，且在使用光罩圖案31的微影蝕刻製程中，去除層數En_k=1 為1層，對應區域312之去除區的去除層數An_i,j,k=1 為En_k=1 （1），且對應區域314之非去除區的去除層數An_i,j,k=1 為0。

光罩圖案32包含以圖示方式分佈之對應去除區的區域322及對應非去除區的區域324，且在使用光罩圖案32的微影蝕刻製程中，去除層數En_k=2 為2層，對應區域322之去除區的去除層數An_i,j,k=2 為En_k=2 （2），且對應區域324之非去除區的去除層數An_i,j,k=2 為0。

光罩圖案33包含以圖示方式分佈之對應去除區的區域332及對應非去除區的區域334，且在使用光罩圖案33的微影蝕刻製程中，去除層數En_k=3 為4層，對應區域332之去除區的去除層數An_i,j,k=3 為En_k=3 （4），且對應區域334之非去除區的去除層數An_i,j,k=3 為0。

光罩圖案34包含以圖示方式分佈之對應去除區的區域342及對應非去除區的區域344，且在使用光罩圖案34的微影蝕刻製程中，去除層數En_k=4 為4層，對應區域342之去除區的去除層數An_i,j,k=4 為En_k=4 （4），且對應區域344之非去除區的去除層數An_i,j,k=4 為0。

各微影蝕刻製程之去除層數的總和為N-1（11），即En_k=1 、En_k=2 、En_k=3 與En_k=M=4 之和為N-1（11）。接觸墊之各區域(i, j)在該M次微影蝕刻製程之後累計的導電層去除層數達到前述之須去除層數Tn_i,j ，即An_i,j,k=1 、An_i,j,k=2 、An_i,j,k=3 與An_i,j,k=M=4 之和為Tn_i,j 。例如，區域(2, 2)對應光罩圖案31中對應去除區的區域312、光罩圖案32中對應非去除區的區域324、光罩圖案33中對應去除區的區域332及光罩圖案34中對應非去除區的區域344，即An_2,2,k=1 =En_k=1 =1、An_2,2,k=2 =0、An_2,2,k=3 =En_k=3 =4且An_2,2,k=M=4 =0，四者之和為Tn_2,2 =5。

圖5A為本發明第二實施方式之一例之接觸墊結構的上視圖，其中標示各區域中須部分去除之導電層的層數Tn_i,j 。圖5B為圖5A之接觸墊結構的B-B’剖面圖。

請參照圖5A、5B，此例之接觸墊結構500的須去除導電層層數Tn_i,j 分佈與圖1B所示者相同，且光罩圖案分佈/蝕刻層數組合可以與圖2所示者相同，但在暴露出最上方之第N導電層之區域以外的各該區域(i, j)中，第Ln_i,j 導電層上方的各絕緣層102及各導電層104在該M次微影蝕刻製程中皆僅被部分去除，從而在第Ln_i,j 導電層上層之絕緣層102及導電層104中形成接觸窗開口106，第Ln_i,j 導電層即暴露於此接觸窗開口106中。

在該M次微影蝕刻製程之後，可於各接觸窗開口106的側壁形成間隙壁108，以使稍後將形成於區域(i, j)中之接觸窗開口106中的之第Ln_i,j 導電層的接觸窗與第Ln_i,j 導電層上方的導電層104隔離。間隙壁108的材質為絕緣材質，例如為氧化矽、氮化矽、氮氧化矽等。

上述各實施方式之接觸墊結構100、300或500例如是配置於3D記憶體中。

由於本發明之N（例如為12）層導電層的接觸墊結構可使用遠少於N-1次的微影蝕刻製程（例如4次）來形成，故其製程可大幅簡化，製程控制也比較容易。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、300、500‧‧‧接觸墊
102‧‧‧絕緣層
104‧‧‧導電層
106‧‧‧接觸窗開口
108‧‧‧間隙壁
21、22、23、24、31、32、33、34‧‧‧光罩圖案
212、222、232、242、312、322、332、342‧‧‧對應導電層去除區的光罩區域
214、224、234、244、314、324、334、344‧‧‧對應非去除區的光罩區域
An_i.j,k‧‧‧區域(i, j)於第k次微影蝕刻製程中的導電層去除層數
En_k‧‧‧第k次微影蝕刻製程中導電層去除區的去除層數
Ln_i,j/Ln_3,2‧‧‧區域(i, j)/(3, 2)暴露出之導電層的編號
Tn_i,j/Tn_2,3‧‧‧區域(i, j)/(2, 3)須去除之導電層的層數

圖1A為本發明第一實施方式之一例之接觸墊結構的立體圖。圖1B為圖1A之接觸墊結構的上視圖，其中標示各區域暴露出之導電層的編號Ln_i,j 及須去除之導電層層數Tn_i,j 。圖2繪示可達成圖1B之導電層去除層數分佈的光罩圖案/蝕刻層數組合的一個例子。圖3A為本發明第一實施方式之另一例之接觸墊結構的立體圖。圖3B為圖3A之接觸墊結構的上視圖，其中標示各區域暴露出之導電層的編號Ln_i,j 及須去除之導電層層數Tn_i,j 。圖4繪示可達成圖3B之導電層去除層數分佈的光罩圖案/蝕刻層數組合的一個例子。圖5A為本發明第二實施方式之一例之接觸墊結構的上視圖，其中標示各區域中須部分去除之導電層的層數Tn_i,j 。圖5B為圖5A之接觸墊結構的B-B’剖面圖。

100‧‧‧接觸墊

Ln_i,j/Ln_3,2‧‧‧區域(i,j)/(3,2)暴露出之導電層的編號

Tn_i,j/Tn_2,3‧‧‧區域(i,j)/(2,3)須去除之導電層的層數

Claims

一種接觸墊結構，包括交替堆疊的N層（N³6）絕緣層及N層導電層，且具有N個區域暴露出各個導電層，其中該些區域排列成P´Q的二維陣列（P³3、Q³2），當該些導電層由下至上編號為第1至第N導電層且區域(i, j)（i=1~P, j=1~Q）暴露出之導電層為第Ln_i,j 導電層時，在第i列的Q個區域中，Ln_i,j 隨j值增加而遞減，即Ln_i,1 ＞Ln_i,2 ＞…＞Ln_i,Q ，第i列的Q個區域及第i+1列的Q個區域之間的Ln值差異固定，即Ln_i,1 -Ln_i+1,1 =Ln_i,2 -Ln_i+1,2 =…=Ln_i,Q -Ln_i+1,Q ，在第j行的P個區域中，Ln_i,j 由兩端向中央漸減，即Ln_1,j , Ln_P,j ＞Ln_2,j , Ln_P _- _1,j ＞…，並且第j行的P個區域及第j+1行的P個區域之間的Ln值差異固定，即Ln_1,j -Ln_1,j+1 =Ln_2,j -Ln_2,j+1 =…=Ln_P,j -Ln_P,j+1 。
如申請專利範圍第1項所述的接觸墊結構，其中在各該區域(i, j)中不存在高於第Ln_i,j 導電層的絕緣層或導電層。
如申請專利範圍第1項所述的接觸墊結構，其中在暴露出第N導電層之區域以外的各該區域(i, j)中，第Ln_i,j 導電層暴露於形成在上層之絕緣層及導電層中的接觸窗開口中。
如申請專利範圍第3項所述的接觸墊結構，其中在各該接觸窗開口的側壁配置有間隙壁。
如申請專利範圍第1項所述的接觸墊結構，其中P³3且Q³2。
如申請專利範圍第1項所述的接觸墊結構，其配置於3D記憶體中。