KR20220060379A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220060379A
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박진우
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Abstract

반도체 장치는 주변 회로 구조물과, 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과, 상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과, 상기 복수의 게이트 라인과 상기 층간절연막을 관통하여 상기 수직 방향으로 연장되고 상기 메모리 스택 구조물 내에 관통 전극 영역을 한정하는 댐(dam) 구조물과, 상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과, 상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템 {Semiconductor device and electronic system}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들면, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로서, 2 차원적으로 배열되는 메모리 셀들 대신 3 차원적으로 배열되는 메모리 셀들을 구비한 수직형 메모리 소자를 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되어 워드 라인 스택의 높이가 커져도 메모리 스택 구조물의 리닝(leaning) 또는 쓰러짐 현상을 방지함으로써 반도체 장치의 제조 공정 중에 공정 불량을 억제하고 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되어 워드 라인 스택의 높이가 커져도 메모리 스택 구조물의 리닝 또는 쓰러짐 현상을 방지함으로써 반도체 장치의 제조 공정 중에 공정 불량을 억제하고 신뢰성을 향상시킬 수 있는 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 장치는 복수의 회로를 포함하는 주변 회로 구조물과, 상기 주변회로 구조물을 덮는 기판과, 상기 기판 상에서 제1 수평 방향으로 길게 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향으로 이격된 한 쌍의 워드 라인 컷 구조물과, 상기 한 쌍의 워드 라인 컷 구조물 사이에 배치된 메모리 셀 블록을 포함하고, 상기 메모리 셀 블록은 상기 기판 상에 수직 방향으로 서로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과, 상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과, 상기 복수의 게이트 라인 및 상기 층간절연막을 관통하는 댐(dam) 구조물과, 상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과, 상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 장치는 복수의 회로를 포함하는 주변 회로 구조물과, 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과, 상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과, 상기 복수의 게이트 라인과 상기 층간절연막을 관통하여 상기 수직 방향으로 연장되고 상기 메모리 스택 구조물 내에 관통 전극 영역을 한정하는 댐(dam) 구조물과, 상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과, 상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 전자 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고, 상기 반도체 장치는 복수의 회로를 포함하는 주변 회로 구조물과, 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과, 상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과, 상기 복수의 게이트 라인과 상기 층간절연막을 관통하여 상기 수직 방향으로 연장되고 상기 메모리 스택 구조물 내에 관통 전극 영역을 한정하는 댐(dam) 구조물과, 상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과, 상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물과, 상기 주변 회로 구조물에 전기적으로 연결 가능하게 구성된 입출력 패드를 포함한다.
본 발명의 기술적 사상에 의한 반도체 장치에 의하면, 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되어 워드 라인 스택의 높이가 커져도 메모리 스택 구조물의 리닝 또는 쓰러짐 현상을 방지함으로써 반도체 장치의 제조 공정 중에 공정 불량을 억제하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 일부 영역의 개략적인 평면도이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 블록의 일부 구성을 보여주는 평면도이고, 도 5b는 도 5a의 X1 - X1' 선 단면을 따르는 일부 구성 요소들을 확대하여 도시한 단면도이고, 도 5c는 도 5a의 Y1 - Y1' 선 단면을 따르는 일부 구성 요소들을 확대하여 도시한 단면도이고, 도 5d는 도 5a에서 "VAX"로 표시한 영역에 포함된 일부 구성 요소들의 확대 평면도이고, 도 5e는 도 5c에서 "VCX"로 표시한 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10a 및 도 10b는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 13a 내지 도 18b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 13a, 도 14a, ..., 및 도 18a는 도 5a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성 요소들의 공정 순서에 따른 단면도이고, 도 13b, 도 14b, ..., 및 도 18b는 도 5a의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성 요소들의 공정 순서에 따른 단면도이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 21은 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 주변 회로(30)는 반도체 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수도 있다.
메모리 셀 어레이(20)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있고, 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 제어를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 개략적인 사시도이다.
도 2를 참조하면, 반도체 장치(10)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 복수의 타일(tile)(24)을 포함할 수 있다. 복수의 타일(24)은 각각 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
예시적인 실시예들에서, 2 개의 타일(24)은 1 개의 매트(mat)를 구성할 수 있으나, 이에 한정되는 것은 아니다. 도 1을 참조하여 설명한 메모리 셀 어레이(20)는 복수의 매트, 예를 들면 4 개의 매트를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도이다. 도 3에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 1 및 도 2에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 도 3에 예시한 회로 구성을 가지는 메모리 셀 어레이(MCA)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL)(BL1, BL2, ..., BLm), 복수의 워드 라인(WL)(WL1, WL2, ..., WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 3에는 복수의 메모리 셀 스트링(MS)이 각각 1 개의 접지 선택 라인(GSL)과 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, ..., MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, ..., MCn-1, MCn)는 각각 워드 라인(WL)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 일부 영역의 개략적인 평면도이다.
도 4를 참조하면, 반도체 장치(100)의 셀 어레이 구조물(CAS)은 상부 기판(110)과, 상부 기판(110) 상에 배치된 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 포함할 수 있다.
상부 기판(110)의 하부에는 주변 회로 구조물(PCS)(도 2 참조)이 배치될 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 상부 기판(110)을 사이에 두고 주변 회로 구조물(PCS)과 수직 방향(Z 방향)으로 오버랩될 수 있다. 상부 기판(110)의 하부에 배치된 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 메모리 셀 영역(MEC)과, 메모리 셀 영역(MEC)의 제1 수평 방향(X 방향) 양측에 배치된 연결 영역(CON)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 각각 메모리 셀 영역(MEC) 및 연결 영역(CON)에 걸쳐 제1 수평 방향(X 방향)으로 연장되는 메모리 스택 구조물(MST)을 포함할 수 있다. 메모리 스택 구조물(MST)은 상부 기판(110) 상의 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 수직 방향(Z 방향)으로 서로 오버랩되도록 적층되어 있는 복수의 게이트 라인(130)을 포함할 수 있다. 복수의 메모리 스택 구조물(MST) 각각에서 복수의 게이트 라인(130)은 게이트 스택(GS)을 구성할 수 있다. 복수의 메모리 스택 구조물(MST) 각각에서 복수의 게이트 라인(130)은 도 3에 예시한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 구성할 수 있다. 복수의 게이트 라인(130)은 상부 기판(110)로부터의 거리가 멀어질수록 X-Y 평면에서의 면적이 점차 감소될 수 있다. 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수의 게이트 라인(130) 각각의 중앙부는 메모리 셀 영역(MEC)을 구성하고, 복수의 게이트 라인(130) 각각의 에지부는 연결 영역(CON)을 구성할 수 있다.
상부 기판(110) 상에는 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 워드 라인 컷 구조물(WLC)이 배치될 수 있다. 복수의 워드 라인 컷 구조물(WLC)은 제2 수평 방향(Y 방향)으로 서로 이격된 상태로 배치될 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)은 복수의 워드 라인 컷 구조물(WLC) 각각의 사이에 하나씩 배치될 수 있다.
도 5a 내지 도 5e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)를 보다 상세하게 설명하기 위한 도면들로서, 도 5a는 도 4에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 구성할 수 있는 메모리 셀 블록(BLK11, BLK12)의 일부 구성을 보여주는 평면도이다. 도 5b는 도 5a의 X1 - X1' 선 단면을 따르는 일부 구성 요소들을 확대하여 도시한 단면도이다. 도 5c는 도 5a의 Y1 - Y1' 선 단면을 따르는 일부 구성 요소들을 확대하여 도시한 단면도이다. 도 5d는 도 5a에서 "VAX"로 표시한 영역에 포함된 일부 구성 요소들의 확대 평면도이다. 도 5e는 도 5c에서 "VCX"로 표시한 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 5a 내지 도 5e를 참조하면, 반도체 장치(100)는 주변 회로 구조물(PCS)과, 주변 회로 구조물(PCS) 위에 배치되고 주변 회로 구조물(PCS)과 수직 방향(Z 방향)으로 오버랩되어 있는 셀 어레이 구조물(CAS)을 포함한다.
셀 어레이 구조물(CAS)은 상부 기판(110), 제1 도전성 플레이트(114), 제2 도전성 플레이트(118), 절연 플레이트(112), 및 메모리 스택 구조물(MST)를 포함할 수 있다. 셀 어레이 구조물(CAS) 중 메모리 셀 영역(MEC)에서는 상부 기판(110) 상에 제1 도전성 플레이트(114), 제2 도전성 플레이트(118), 및 메모리 스택 구조물(MST)이 차례로 적층될 수 있다. 셀 어레이 구조물(CAS) 중 연결 영역(CON)에서는 상부 기판(110) 상에 절연 플레이트(112), 제2 도전성 플레이트(118), 및 메모리 스택 구조물(MST)이 차례로 적층될 수 있다.
제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 도 3을 참조하여 설명한 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 셀 어레이 구조물(CAS)에 포함된 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
예시적인 실시예들에서, 상부 기판(110)은 폴리실리콘과 같은 반도체 물질로 이루어질 수 있다. 제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 각각 도핑된 폴리실리콘막, 금속막, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속막은 텅스텐(W)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 메모리 스택 구조물(MST)은 게이트 스택(GS)을 포함할 수 있다. 게이트 스택(GS)은 수평 방향으로 상호 평행하게 연장되고 수직 방향(Z 방향)으로 상호 오버랩되어 있는 복수의 게이트 라인(130)을 포함할 수 있다. 복수의 게이트 라인(130)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인(130)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
제2 도전성 플레이트(118)와 복수의 게이트 라인(130)과의 사이, 그리고 복수의 게이트 라인(130) 각각의 사이에는 절연막(132)이 개재될 수 있다. 복수의 게이트 라인(130) 중 최상층의 게이트 라인(130)은 절연막(132)으로 덮일 수 있다. 절연막(132)은 실리콘 산화물로 이루어질 수 있다.
메모리 셀 영역(MEC) 및 연결 영역(CON)에서 상부 기판(110) 상에 복수의 워드 라인 컷 구조물(WLC)이 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 워드 라인 컷 구조물(WLC)에 의해 메모리 셀 블록(BLK11, BLK12)에 포함된 복수의 게이트 라인(130) 각각의 제2 수평 방향(Y 방향)에서의 폭이 한정될 수 있다.
복수의 워드 라인 컷 구조물(WLC)은 각각 절연 구조물로 이루어질 수 있다. 예시적인 실시예들에서, 상기 절연 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 절연 구조물은 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 상기 절연 구조물의 적어도 일부는 에어갭(air gap)으로 이루어질 수도 있다. 본 명세서에서 사용되는 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
이웃하는 2 개의 워드 라인 컷 구조물(WLC) 사이에서 제2 도전성 플레이트(118) 상에는 1 개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130)이 수직 방향(Z 방향)으로 서로 오버랩되도록 적층될 수 있다. 1 개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130)은 도 3을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
도 5c에 예시한 바와 같이, 복수의 게이트 라인(130)에서, 상측 2 개의 게이트 라인(130)은 각각 스트링 선택 라인 컷 구조물(SSLC)을 사이에 두고 제2 수평 방향(Y 방향)으로 분리될 수 있다. 스트링 선택 라인 컷 구조물(SSLC)을 사이에 두고 상호 분리된 2 개의 게이트 라인(130)은 각각 도 3을 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다. 도 5c에는 1 개의 게이트 스택(GS)에 1 개의 스트링 선택 라인 컷 구조물(SSLC)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 5c에 예시된 바에 한정되지 않는다. 예를 들면 1 개의 게이트 스택(GS)에는 적어도 2 개의 스트링 선택 라인 컷 구조물(SSLC)이 형성될 수도 있다. 스트링 선택 라인 컷 구조물(SSLC)은 절연막으로 채워질 수 있다. 예시적인 실시예들에서, 스트링 선택 라인 컷 구조물(SSLC)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 절연막을 포함할 수 있다. 예시적인 실시예들에서, 스트링 선택 라인 컷 구조물(SSLC)의 적어도 일부는 에어갭으로 이루어질 수도 있다.
도 5a 및 도 5c에 예시한 바와 같이, 메모리 셀 영역(MEC)에서 상부 기판(110) 상에 복수의 채널 구조물(180)이 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 제1 도전성 플레이트(114)를 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(180)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 복수의 채널 구조물(180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다.
도 5e에 예시한 바와 같이, 게이트 유전막(182)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다. 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 5e에 예시한 바에 한정되지 않고 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널 영역(184)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5e에 예시한 바와 같이, 제1 도전성 플레이트(114)는 게이트 유전막(182)의 일부 영역을 수평 방향(X 방향 및/또는 Y 방향)으로 관통하여 채널 영역(184)에 접할 수 있다. 제1 도전성 플레이트(114) 중 게이트 유전막(182)과 수직으로 오버랩되는 부분의 두께(Z 방향 크기)는 제1 도전성 플레이트(114) 중 제2 도전성 플레이트(118)와 수직으로 오버랩되는 부분의 두께(Z 방향 크기)보다 더 클 수 있다. 게이트 유전막(182)은 제1 도전성 플레이트(114)보다 높은 레벨에서 채널 영역(184)의 측벽을 덮는 부분과 제1 도전성 플레이트(114)보다 낮은 레벨에서 채널 영역(184)의 저면을 덮는 부분을 포함할 수 있다. 채널 영역(184)은 게이트 유전막(182)의 최저부를 사이에 두고 상부 기판(110)으로부터 이격될 수 있다. 채널 영역(184)의 측벽은 제1 도전성 플레이트(114)에 접하고 제1 도전성 플레이트(114)와 전기적으로 연결 가능하게 구성될 수 있다.
도 5c 및 도 5e에 예시한 바와 같이, 채널 영역(184)은 실린더 형상을 가질 수 있다. 채널 영역(184)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다.
매립 절연막(186)은 채널 영역(184)의 내부 공간을 채울 수 있다. 매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(186)은 생략 가능하다. 이 경우, 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다.
드레인 영역(188)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 드레인 영역(188)은 제1 상부 절연막(187)에 의해 상호 절연될 수 있다. 메모리 셀 영역(MEC)에서 복수의 채널 구조물(180) 및 제1 상부 절연막(187)은 제2 상부 절연막(189)으로 덮일 수 있다.
스트링 선택 라인 컷 구조물(SSLC)은 제1 상부 절연막(187) 및 제2 상부 절연막(189)을 수직 방향(Z 방향)으로 관통할 수 있다. 스트링 선택 라인 컷 구조물(SSLC)의 상면과, 워드 라인 컷 구조물(WLC)의 상면과, 제2 상부 절연막(189)의 상면은 상부 기판(110) 상의 제1 레벨(LV1)에서 연장될 수 있다. 스트링 선택 라인 컷 구조물(SSLC), 워드 라인 컷 구조물(WLC), 및 제2 상부 절연막(189)은 제3 상부 절연막(190)으로 덮일 수 있다. 제1 상부 절연막(187), 제2 상부 절연막(189), 및 제3 상부 절연막(190)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 5a 및 도 5c에 예시한 바와 같이, 메모리 스택 구조물(MST)의 메모리 셀 영역(MEC)에서 제3 상부 절연막(190) 위에 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 채널 구조물(180)은 각각 제2 상부 절연막(189) 및 제3 상부 절연막(190)을 관통하는 복수의 콘택 플러그(194)를 통해 복수의 비트 라인(BL)에 연결될 수 있다.
도 5b에 예시한 바와 같이, 메모리 스택 구조물(MST)의 연결 영역(CON)에서, 상부 기판(110) 상에 절연 플레이트(112) 및 제2 도전성 플레이트(118)가 차례로 적층될 수 있다. 절연 플레이트(112)는 상부 기판(110) 상에 차례로 적층된 제1 절연막(112A), 제2 절연막(112B), 및 제3 절연막(112C)을 포함하는 다중층 구조의 절연막으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 절연막(112A) 및 제3 절연막(112C)은 실리콘 산화막으로 이루어지고, 제2 절연막(112B)은 실리콘 질화막으로 이루어질 수 있다.
연결 영역(CON)에서, 복수의 게이트 라인(130) 및 복수의 절연막(132) 각각의 에지부는 층간절연막(138)으로 덮일 수 있다. 층간절연막(138)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5a 및 도 5b에 예시한 바와 같이, 연결 영역(CON)에서 상부 기판(110) 상에 복수의 더미 채널 구조물(D180)이 층간절연막(138), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 절연 플레이트(112)를 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 더미 채널 구조물(D180)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 복수의 더미 채널 구조물(D180)은 각각 채널 구조물(180)과 유사하게 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 단, 복수의 더미 채널 구조물(D180) 각각의 평면 사이즈는 채널 구조물(180)의 평면 사이즈보다 더 클 수 있다.
도 5b에 예시한 바와 같이, 연결 영역(CON)에서 층간절연막(138)은 제1 상부 절연막(187)으로 덮일 수 있다. 복수의 더미 채널 구조물(D180) 각각의 드레인 영역(188)은 제1 상부 절연막(187)에 의해 상호 절연될 수 있다. 연결 영역(CON)에서 복수의 더미 채널 구조물(D180) 및 제1 상부 절연막(187)은 제2 상부 절연막(189)으로 덮일 수 있다.
도 5a 및 도 5b에 예시한 바와 같이, 연결 영역(CON)에서 이웃하는 2 개의 워드 라인 컷 구조물(WLC) 사이에 있는 메모리 셀 블록(BLK11, BLK12)은 각각 댐 구조물(DM) 및 교차 방향 컷 구조물(YDC)을 포함할 수 있다. 댐 구조물(DM) 및 교차 방향 컷 구조물(YDC)은 각각 상부 기판(110) 상에서 층간절연막(138), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 절연 플레이트(112)를 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
댐 구조물(DM)은 층간절연막(138), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 절연 플레이트(112)를 관통하는 댐 홀(DMH)의 내벽으로부터 댐 홀(DMH)의 내부를 향해 차례로 적층된 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)를 포함할 수 있다. 예시적인 실시예들에서, 제1 절연 라이너(142)는 실리콘 산화막으로 이루어지고, 제2 절연 라이너(144)는 실리콘 질화막으로 이루어지고, 메인 플러그(146)는 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5a에는 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에 1 개의 댐 구조물(DM)이 배치된 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에 제2 수평 방향(Y 방향)을 따라 일렬로 배치되고 서로 이격된 복수의 댐 구조물(DM)이 배치될 수도 있다.
교차 방향 컷 구조물(YDC)은 층간절연막(138), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 절연 플레이트(112)를 관통하는 교차 방향 홀(YH)을 채우는 절연 구조물로 이루어질 수 있다. 교차 방향 컷 구조물(YDC)의 구성 물질과 댐 구조물(DM)의 구성 물질은 서로 다를 수 있다. 교차 방향 컷 구조물(YDC)을 구성하는 절연 구조물에 대한 보다 상세한 구성은 복수의 워드 라인 컷 구조물(WLC)을 구성하는 절연 구조물에 대하여 설명한 바와 동일하다.
도 5a에 예시한 바와 같이, 교차 방향 컷 구조물(YDC)은 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에서 제2 수평 방향(Y 방향)을 따라 선형적으로 길게 연장될 수 있다. 교차 방향 컷 구조물(YDC)은 메모리 셀 영역(MEC)에 배치된 복수의 비트 라인(BL)과 평행한 방향으로 연장될 수 있다. 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에 있는 하나의 메모리 스택 구조물(MST)에서, 댐 구조물(DM)의 제1 수평 방향(X 방향) 양측에 각각 교차 방향 컷 구조물(YDC)이 배치될 수 있다.
도 5a 및 도 5d에 예시한 바와 같이, 교차 방향 컷 구조물(YDC)은 서로 이격된 복수의 컷 라인(YDCA, YDCB)을 포함할 수 있다. 복수의 컷 라인(YDCA, YDCB)은 하나의 메모리 스택 구조물(MST) 내에서 제2 수평 방향(Y 방향)을 따라 일렬로 배치되고 제2 수평 방향(Y 방향)으로 서로 이격될 수 있다.
도 5a 및 도 5d에는 1 개의 교차 방향 컷 구조물(YDC)이 제2 수평 방향(Y 방향)으로 서로 이격된 2 개의 컷 라인(YDCA, YDCB)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC)은 제2 수평 방향(Y 방향)으로 길게 연장되는 1 개의 컷 라인으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC)은 제2 수평 방향(Y 방향)으로 길게 연장되고 제2 수평 방향(Y 방향)으로 서로 이격된 적어도 3 개의 컷 라인을 포함할 수 있다.
도 5b 및 도 5c에는 댐 구조물(DM)의 구성 물질과 교차 방향 컷 구조물(YDC)의 구성 물질이 서로 다른 구조를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상에 의하면, 댐 구조물(DM)의 구성 물질과 교차 방향 컷 구조물(YDC)의 구성 물질은 서로 동일할 수도 있다.
도 5a에 예시한 바와 같이, 메모리 셀 블록(BLK11, BLK12)에는 각각 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)이 배치될 수 있다. 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)은 각각 복수의 워드 라인 컷 구조물(WLC)과 유사하게 제1 수평 방향(X 방향)으로 길게 연장될 수 있다. 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)은 각각 댐 구조물(DM)과 유사하게, 연결 영역(CON)에서 층간절연막(138), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 절연 플레이트(112)를 관통하고 상부 기판(110) 상에서 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 각각의 구성 물질은 복수의 워드 라인 컷 구조물(WLC)에 대하여 설명한 바와 동일할 수 있다.
복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 중 일부인 복수의 더미 워드 라인 컷 구조물(XDC1)은 메모리 셀 영역(MEC)과 교차 방향 컷 구조물(YDC)과의 사이에 배치될 수 있다. 메모리 셀 영역(MEC)과 교차 방향 컷 구조물(YDC)과의 사이에서 복수의 더미 워드 라인 컷 구조물(XDC1)이 제2 수평 방향(Y 방향)으로 서로 이격되고 제2 수평 방향(Y 방향)을 따라 반복적으로 배치되고 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 중 일부인 복수의 더미 워드 라인 컷 구조물(XDC2)은 교차 방향 컷 구조물(YDC)과 댐 구조물(DM)과의 사이에 배치될 수 있다. 교차 방향 컷 구조물(YDC)과 댐 구조물(DM)과의 사이에서 복수의 더미 워드 라인 컷 구조물(XDC2)이 제2 수평 방향(Y 방향)으로 서로 이격되고 제2 수평 방향(Y 방향)을 따라 반복적으로 배치되고 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
교차 방향 컷 구조물(YDC)과 댐 구조물(DM)과의 사이에 복수의 더미 채널 구조물(D180)이 배치될 수 있다. 복수의 더미 채널 구조물(D180)은 하나의 더미 워드 라인 컷 구조물(XDC2)을 사이에 두고 서로 이격된 2 개의 더미 채널 구조물(D180)을 포함할 수 있다. 도 5a에는 연결 영역(CON) 중 일부 영역에만 복수의 더미 채널 구조물(D180)이 배치된 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 연결 영역(CON)에 있는 메모리 스택 구조물(MST)에서 선택되는 다양한 위치에 복수의 더미 채널 구조물(D180)이 다양한 배열로 배치될 수 있다.
복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 중 일부인 복수의 더미 워드 라인 컷 구조물(XDC3)은 워드 라인 컷 구조물(WLC)과 댐 구조물(DM)과의 사이에 배치될 수 있다. 더미 워드 라인 컷 구조물(XDC3)은 댐 구조물(DM)의 일부 영역과 평행하게 제1 수평 방향(X 방향)으로 연장될 수 있다. 더미 워드 라인 컷 구조물(XDC3)은 연결 영역(CON)에서 메모리 스택 구조물(MST)과 메모리 스택 구조물(MST)의 상면을 덮는 층간절연막(138)(도 5b 참조)을 포함하는 적층 구조물 중 댐 구조물(DM)에 인접한 위치에서 댐 구조물(DM)의 측벽을 따라 제1 수평 방향(X 방향)으로 길게 연장되는 부분들, 예를 들면 도 5a에서 "VAY"로 표시한 부분이 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 스트레스로 인해 쓰러지거나 무너지지 않도록 지지하는 역할을 할 수 있다. 더미 워드 라인 컷 구조물(XDC3) 및 댐 구조물(DM)을 사이에 두고 제1 수평 방향(X 방향)의 양측에 교차 방향 컷 구조물(YDC)이 배치됨으로써, 댐 구조물(DM)의 주변 영역에 있는 층간절연막(138)의 부피가 국부적으로 작게 분할될 수 있다. 그 결과, 댐 구조물(DM) 주변에서는 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 원하지 않는 스트레스를 감소시킬 수 있으며, 댐 구조물(DM) 주변에서 메모리 스택 구조물(MST)과 메모리 스택 구조물(MST)의 상면을 덮는 층간절연막(138)(도 5b 참조)을 포함하는 적층 구조물이 층간절연막(138)의 비교적 큰 부피에 기인하는 스트레스로 인해 쓰러지거나 무너지는 등의 원하지 않는 변형을 억제할 수 있다.
복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 중 일부인 복수의 더미 워드 라인 컷 구조물(XDC4)은 댐 구조물(DM), 복수의 교차 방향 컷 구조물(YDC), 및 복수의 더미 워드 라인 컷 구조물(XDC2, XDC3)을 사이에 두고 더미 워드 라인 컷 구조물(XDC1)로부터 이격될 수 있다. 복수의 더미 워드 라인 컷 구조물(XDC4)은 복수의 더미 워드 라인 컷 구조물(XDC1)과 유사하게, 제2 수평 방향(Y 방향)으로 서로 이격되고 제2 수평 방향(Y 방향)을 따라 반복적으로 배치되고 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4) 중에서 선택되는 일부의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)은 제1 수평 방향(X 방향)을 따라 일렬로 배치되고 제1 수평 방향(X 방향)으로 서로 이격되도록 배치될 수 있다.
도 5b에 예시한 바와 같이, 연결 영역(CON)에서 댐 구조물(DM)의 상면과, 복수의 교차 방향 컷 구조물(YDC) 각각의 상면은 상부 기판(110) 상의 제1 레벨(LV1)에서 연장될 수 있다. 도시하지는 않았으나, 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)의 상면도 상부 기판(110) 상의 제1 레벨(LV1)에서 연장될 수 있다.
연결 영역(CON)에서 댐 구조물(DM), 복수의 교차 방향 컷 구조물(YDC), 복수의 워드 라인 컷 구조물(WLC), 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4), 및 제2 상부 절연막(189)은 제3 상부 절연막(190)으로 덮일 수 있다.
도 5b에 예시한 바와 같이, 연결 영역(CON)의 일부 영역에서 상부 기판(110), 절연 플레이트(112), 및 제2 도전성 플레이트(118)를 관통하는 절연 플러그(120)가 배치될 수 있다. 절연 플러그(120)는 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)과 수직으로 오버랩되는 영역에 배치될 수 있다. 절연 플러그(120)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)의 일부는 절연 아일랜드(INS)로 채워질 수 있다. 절연 아일랜드(INS)는 댐 구조물(DM)을 사이에 두고 복수의 게이트 라인(130)으로부터 이격될 수 있다. 절연 아일랜드(INS)는 절연막(132) 및 희생 절연막(134)이 하나씩 교대로 복수 회 적층된 다중 절연막으로 이루어질 수 있다. 절연 아일랜드(INS)에서, 절연막(132)은 실리콘 산화막으로 이루어지고, 희생 절연막(134)은 실리콘 질화막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 아일랜드(INS)는 단일 절연막으로 이루어질 수도 있다. 댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)에서 절연 아일랜드(INS)의 상부는 층간절연막(138)의 일부, 제1 상부 절연막(187)의 일부, 및 제2 상부 절연막(189)의 일부로 채워질 수 있다.
댐 구조물(DM)에 의해 한정되는 관통 전극 영역(TA)에서 복수의 관통 전극(THV)은 절연 아일랜드(INS), 층간절연막(138), 제1 상부 절연막(187), 제2 상부 절연막(189), 및 제3 상부 절연막(190)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 관통 전극(THV) 각각의 상면은 제3 상부 절연막(190) 위에 형성된 배선층(ML)에 접할 수 있다.
복수의 관통 전극(THV)은 각각 절연 플러그(120)를 관통하여 주변 회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 관통 전극(THV)은 각각 절연 플러그(120) 및 절연 아일랜드(INS)로 포위되는 부분을 포함할 수 있다. 복수의 관통 전극(THV)은 주변 회로 구조물(PCS)에 포함된 주변 회로에 연결되도록 구성될 수 있다. 복수의 관통 전극(THV)은 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5b에 예시한 바와 같이, 연결 영역(CON)에는 복수의 게이트 라인(130)의에지부에 연결되도록 구성된 복수의 콘택 구조물(CTS)이 배치될 수 있다. 복수의 콘택 구조물(CTS)은 각각 복수의 게이트 라인(130) 각각의 에지부로부터 층간절연막(138), 제1 상부 절연막(187), 제2 상부 절연막(189), 및 제3 상부 절연막(190)을 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 콘택 구조물(CTS)의 상면은 제3 상부 절연막(190) 위에 형성된 배선층(ML)에 접할 수 있다. 연결 영역(CON)에서 제3 상부 절연막(190) 위에 형성된 복수의 배선층(ML)은 메모리 셀 영역(MEC)에 배치된 복수의 비트 라인(BL)과 동일 레벨에 배치될 수 있다. 복수의 콘택 구조물(CTS) 및 복수의 배선층(ML)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5b 및 도 5c에 예시한 바와 같이, 주변 회로 구조물(PCS)은 하부 기판(52)과, 하부 기판(52) 위에 형성된 복수의 주변 회로와, 상기 복수의 주변 회로를 상호 연결하거나 상기 복수의 주변 회로를 메모리 셀 영역(MEC)에 있는 구성 요소들과 연결하기 위한 다층 배선 구조(MWS)를 포함할 수 있다.
하부 기판(52)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 하부 기판(52)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 하부 기판(52)에는 소자분리막(54)에 의해 활성 영역(AC)이 정의될 수 있다. 활성 영역(AC) 위에는 복수의 주변 회로를 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(PG)와, 게이트(PG)의 양측에서 활성 영역(AC) 내에 형성된 복수의 이온 주입 영역(PSD)을 포함할 수 있다. 복수의 이온 주입 영역(PSD)은 각각 트랜지스터(TR)의 소스 영역 또는 드레인 영역을 구성할 수 있다.
주변 회로 구조물(PCS)에 포함된 복수의 주변 회로는 도 1을 참조하여 설명한 주변 회로(30)에 포함되는 다양한 회로들을 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 구조물(PCS)에 포함된 복수의 주변 회로는 도 1에 예시한 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다.
주변 회로 구조물(PCS)에 포함된 다층 배선 구조(MWS)는 복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)을 포함할 수 있다. 복수의 주변 회로 배선층(ML60, ML61, ML62) 중 적어도 일부는 트랜지스터(TR)에 전기적으로 연결 가능하도록 구성될 수 있다. 복수의 주변 회로 콘택(MC60, MC61, MC62)은 복수의 트랜지스터(TR) 및 복수의 주변 회로 배선층(ML60, ML61, ML62) 중에서 선택되는 일부를 상호 연결하도록 구성될 수 있다.
셀 어레이 구조물(CAS)의 연결 영역(CON)에 배치된 복수의 관통 전극(THV)은 각각 주변 회로 구조물(PCS)에 포함된 다층 배선 구조(MWS)를 통해 복수의 주변 회로 중에서 선택되는 적어도 하나의 주변 회로에 연결되도록 구성될 수 있다. 복수의 관통 전극(THV)은 복수의 주변 회로 배선층(ML60, ML61, ML62) 중 하나에 연결될 수 있다. 예를 들면, 복수의 관통 전극(THV)은 각각 복수의 주변 회로 배선층(ML60, ML61, ML62) 중 셀 어레이 구조물(CAS)에 가장 가까운 최상층의 주변 회로 배선층(ML62)에 접할 수 있다. 도 5b 및 도 5c에는 다층 배선 구조(MWS)가 수직 방향(Z 방향)을 따라 3 층의 배선층을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 5b 및 도 5c에 예시된 바에 한정되는 것은 아니다. 예를 들면, 다층 배선 구조(MWS)는 2 층, 또는 4 층 이상의 배선층을 가질 수도 있다.
복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 주변 회로 배선층(ML60, ML61, ML62) 및 복수의 주변 회로 콘택(MC60, MC61, MC62)은 각각 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
주변 회로 구조물(PCS)에 포함된 복수의 트랜지스터(TR) 및 다층 배선 구조(MWS)는 층간절연막(70)으로 덮일 수 있다. 복수의 관통 전극(THV)은 층간절연막(70)의 일부를 관통하여 주변 회로 배선층(ML62)의 상면에 접할 수 있다. 층간절연막(70)은 실리콘 산화물, SiON, SiOCN 등을 포함할 수 있다.
도 4와 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)에 의하면, 반도체 장치(100)의 집적도 향상을 위하여 메모리 스택 구조물(MST)을 구성하는 게이트 라인(130)의 수직 방향(Z 방향) 적층 수가 증가되어 메모리 스택 구조물(MST)의 높이가 커짐에 따라 셀 어레이 구조물(CAS)의 연결 영역(CON)에서 메모리 스택 구조물(MST)을 덮고 있는 층간절연막(138)(도 5b 참조)의 부피가 커지는 경우에도, 연결 영역(CON)에 있는 댐 구조물(DM)의 주변에 교차 방향 컷 구조물(YDC)이 배치됨으로써, 댐 구조물(DM)의 주변 영역에서 층간절연막(138)의 부피가 국부적으로 작게 분할될 수 있다. 그 결과, 댐 구조물(DM) 주변에서는 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 원하지 않는 스트레스를 감소시킬 수 있다. 따라서, 층간절연막(138)의 비교적 큰 부피에 기인하여 발생되는 스트레스로 인해 댐 구조물(DM) 주변에서 메모리 스택 구조물(MST)과 메모리 스택 구조물(MST)의 상면을 덮는 층간절연막(138)(도 5b 참조)을 포함하는 적층 구조물이 쓰러지거나 무너지는 등의 원하지 않는 변형을 억제할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치(200)를 설명하기 위한 도면으로서, 도 5c에서 "VCX"로 표시한 영역에 대응하는 부분의 확대 단면도이다.
도 6을 참조하면, 반도체 장치(200)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(200)는 게이트 유전막(182) 대신 게이트 유전막(182A)을 포함할 수 있다. 게이트 유전막(182A)은 도 5b 및 도 5c를 참조하여 설명한 게이트 유전막(182)과 대체로 동일한 구성을 가진다. 단, 게이트 유전막(182A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 채널 영역(184)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 게이트 라인(130)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화물로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(300)를 설명하기 위한 도면으로서, 도 5a에서 "VAX"로 표시한 영역에 대응하는 부분의 확대 평면도이다.
도 7을 참조하면, 반도체 장치(300)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(300)는 교차 방향 컷 구조물(YDC3)을 포함할 수 있다. 교차 방향 컷 구조물(YDC3)은 도 5a 및 도 5b를 참조하여 설명한 교차 방향 컷 구조물(YDC)과 대체로 동일한 구성을 가진다. 단, 교차 방향 컷 구조물(YDC3)은 제2 수평 방향(Y 방향)을 따라 비선형적으로 길게 연장될 수 있다. 예시적인 실시예들에서, 교차 방향 컷 구조물(YDC3)은 댐 구조물(DM)을 향해 오목한 형상을 가지도록 제2 수평 방향(Y 방향)을 따라 비선형적으로 연장될 수 있다.
교차 방향 컷 구조물(YDC3)은 제2 수평 방향(Y 방향)으로 서로 이격된 복수의 컷 라인(YDC3A, YDC3B)을 포함할 수 있다. 복수의 컷 라인(YDC3A, YDC3B)은 제2 수평 방향(Y 방향)을 따라 일렬로 배치될 수 있다. 복수의 컷 라인(YDC3A, YDC3B)은 메모리 스택 구조물(MST) 및 층간절연막(138)(도 5b 참조)을 수직 방향(Z 방향)으로 관통할 수 있다.
도 7에는 1 개의 교차 방향 컷 구조물(YDC3)이 제2 수평 방향(Y 방향)으로 서로 이격된 2 개의 컷 라인(YDC3A, YDC3B)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC3)은 비선형적으로 길게 연장되는 1 개의 컷 라인으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC3)은 제2 수평 방향(Y 방향)으로 서로 이격되고 비선형적으로 길게 연장되는 적어도 3 개의 컷 라인을 포함할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(400)를 설명하기 위한 도면으로서, 도 5a에서 "VAX"로 표시한 영역에 대응하는 부분의 확대 평면도이다.
도 8을 참조하면, 반도체 장치(400)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(400)는 교차 방향 컷 구조물(YDC4)을 포함할 수 있다. 교차 방향 컷 구조물(YDC4)은 도 5a 및 도 5b를 참조하여 설명한 교차 방향 컷 구조물(YDC)과 대체로 동일한 구성을 가진다. 단, 교차 방향 컷 구조물(YDC4)은 제2 수평 방향(Y 방향)을 따라 비선형적으로 길게 연장될 수 있다. 예시적인 실시예들에서, 교차 방향 컷 구조물(YDC4)은 댐 구조물(DM)을 향해 볼록한 형상을 가지도록 제2 수평 방향(Y 방향)을 따라 비선형적으로 연장될 수 있다.
교차 방향 컷 구조물(YDC4)은 제2 수평 방향(Y 방향)으로 서로 이격된 복수의 컷 라인(YDC4A, YDC4B)을 포함할 수 있다. 복수의 컷 라인(YDC4A, YDC4B)은 제2 수평 방향(Y 방향)을 따라 일렬로 배치될 수 있다. 복수의 컷 라인(YDC4A, YDC4B)은 메모리 스택 구조물(MST) 및 층간절연막(138)(도 5b 참조)을 수직 방향(Z 방향)으로 관통할 수 있다.
도 8에는 1 개의 교차 방향 컷 구조물(YDC4)이 제2 수평 방향(Y 방향)으로 서로 이격된 2 개의 컷 라인(YDC4A, YDC4B)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC4)은 비선형적으로 길게 연장되는 1 개의 컷 라인으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 1 개의 교차 방향 컷 구조물(YDC4)은 제2 수평 방향(Y 방향)으로 서로 이격되고 비선형적으로 길게 연장되는 적어도 3 개의 컷 라인을 포함할 수 있다.
도 5a 내지 도 5e, 도 7, 및 도 8에 예시한 반도체 장치(100, 300, 400)는 각각 제2 수평 방향(Y 방향)을 따라 선형적 또는 비선형적으로 길게 연장되는 교차 방향 컷 구조물(YDC, YDC3, YDC4)을 포함한다. 교차 방향 컷 구조물(YDC, YDC3, YDC4)이 댐 구조물(DM)의 주변에 배치됨으로써 댐 구조물(DM)의 주변 영역에 있는 층간절연막(138)의 부피가 국부적으로 작게 분할될 수 있다. 또한, 층간절연막(138)으로 인해 야기되는 스트레스의 종류 및 크기에 따라, 제2 수평 방향(Y 방향)으로 선형적으로 연장되는 교차 방향 컷 구조물(YDC), 댐 구조물(DM)을 향해 오목한 형상의 교차 방향 컷 구조물(YDC3), 또는 댐 구조물(DM)을 향해 볼록한 형상의 교차 방향 컷 구조물(YDC4)을 채용함으로써, 댐 구조물(DM) 주변에서 층간절연막(138)으로 인해 야기되는 스트레스에 의한 문제들을 다양한 방식으로 적절하게 방지할 수 있다. 따라서, 최종적으로 형성하고자 하는 반도체 장치에서 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 스트레스의 종류 및 크기가 다양한 경우에도 각각의 경우에 따라 적절한 형상의 교차 방향 컷 구조물(YDC, YDC3, YDC4)을 채용할 수 있다. 따라서, 댐 구조물(DM) 주변에 있는 메모리 스택 구조물(MST)과 메모리 스택 구조물(MST)을 덮는 층간절연막(138)(도 5b 참조)을 포함하는 적층 구조물이 층간절연막(138)에 기인하는 스트레스로 인해 쓰러지거나 무너지는 등의 원하지 않는 변형을 효과적으로 억제할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(500)를 설명하기 위한 단면도이다. 도 9에는 반도체 장치(500) 중 도 5a의 X1 - X1’ 선 단면에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 9에서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 반도체 장치(500)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(500)는 교차 방향 컷 구조물(YDC5)을 포함할 수 있다. 교차 방향 컷 구조물(YDC5)은 도 5a 및 도 5b를 참조하여 설명한 교차 방향 컷 구조물(YDC)과 대체로 동일한 구성을 가진다. 단, 교차 방향 컷 구조물(YDC5)의 구성 물질은 댐 구조물(DM)의 구성 물질과 동일할 수 있다. 즉, 교차 방향 컷 구조물(YDC5)은 도 5b 및 도 5c를 참조하여 댐 구조물(DM)에 대하여 설명한 바와 유사하게, 교차 방향 홀(YH)의 내벽으로부터 교차 방향 홀(YH)의 내부를 향해 차례로 적층된 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)를 포함할 수 있다. 예시적인 실시예들에서, 제1 절연 라이너(142)는 실리콘 산화막으로 이루어지고, 제2 절연 라이너(144)는 실리콘 질화막으로 이루어지고, 메인 플러그(146)은 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 10a 및 도 10b는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(600)를 설명하기 위한 단면도이다. 도 10a에는 반도체 장치(600) 중 도 5a의 X1 - X1’ 선 단면에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있고, 도 10b에는 도 5a의 Y1 - Y1’ 선 단면에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 10a 및 도 10b에서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 반도체 장치(600)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(600)는 교차 방향 컷 구조물(YDC6) 및 복수의 워드 라인 컷 구조물(WLC6)을 포함할 수 있다. 교차 방향 컷 구조물(YDC6) 및 복수의 워드 라인 컷 구조물(WLC6)은 도 5a 및 도 5b를 참조하여 교차 방향 컷 구조물(YDC) 및 워드 라인 컷 구조물(WLC)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 교차 방향 컷 구조물(YDC6) 및 복수의 워드 라인 컷 구조물(WLC6)은 각각 절연 라이너(644)와, 절연 라이너(644)에 의해 포위되는 메인 플러그(646)를 포함할 수 있다. 예시적인 실시예들에서, 절연 라이너(644)는 실리콘 산화막으로 이루어지고, 메인 플러그(646)는 금속막을 포함할 수 있다. 예를 들면, 메인 플러그(646)에 포함되는 금속막은 W 막으로 이루어질 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(700)를 설명하기 위한 단면도이다. 도 11에는 반도체 장치(700) 중 도 5a의 Y1 - Y1’ 선 단면에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 11에서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 반도체 장치(700)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(700)는 반도체 장치(100)의 메모리 스택 구조물(MST) 대신 메모리 스택 구조물(MST7)을 포함한다.
메모리 스택 구조물(MST7)은 복수의 게이트 라인(130)을 포함하는 하부 게이트 스택(GS71)과, 복수의 게이트 라인(730)을 포함하는 상부 게이트 스택(GS72)을 포함할 수 있다. 하부 게이트 스택(GS71)에서 복수의 게이트 라인(130) 각각의 사이에 절연막(132)이 개재되고, 상부 게이트 스택(GS72)에서 복수의 게이트 라인(730) 각각의 사이에 절연막(732)이 개재될 수 있다. 하부 게이트 스택(GS71)과 상부 게이트 스택(GS72)과의 사이에는 절연막(132) 또는 절연막(732)보다 더 큰 두께를 가지는 중간 절연막(750)이 개재될 수 있다. 절연막(732) 및 중간 절연막(750)은 각각 실리콘 산화막으로 이루어질 수 있다.
예시적인 실시예들에서, 하부 게이트 스택(GS71)은 수직 방향(Z 방향)으로 서로 오버랩되도록 적층된 48 개, 64 개, 또는 96 개의 게이트 라인(130)을 포함하고, 상부 게이트 스택(GS72)는 수직 방향(Z 방향)으로 서로 오버랩되도록 적층된 48 개, 64 개, 또는 96 개의 게이트 라인(730)을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 게이트 스택(GS71)을 구성하는 복수의 게이트 라인(130)의 개수와, 상부 게이트 스택(GS72)을 구성하는 복수의 게이트 라인(730)의 개수의 합은 적어도 128 일 수 있다.
셀 어레이 구조물(CAS)의 메모리 셀 영역(MEC)에서, 상부 기판(110) 상에 복수의 채널 구조물(780)이 복수의 게이트 라인(730), 복수의 절연막(732), 중간 절연막(750), 복수의 게이트 라인(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 제1 도전성 플레이트(114)를 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다.
복수의 채널 구조물(780)은 게이트 유전막(782), 채널 영역(784), 매립 절연막(786), 및 드레인 영역(788)을 포함할 수 있다. 게이트 유전막(782), 채널 영역(784), 매립 절연막(786), 및 드레인 영역(788)은 각각 도 5a 및 도 5c를 참조하여 채널 구조물(180)에 포함된 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 복수의 채널 구조물(780)에 포함된 게이트 유전막(782), 채널 영역(784), 및 매립 절연막(786)은 각각 중간 절연막(750)으로 포위되는 부분에서 변곡부(INF)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 장치(700)의 제조 과정에서 복수의 채널 구조물(780)을 형성하기 위하여, 먼저 복수의 절연막(132)을 포함하는 하부 몰드 구조물을 관통하는 하부 채널 홀을 형성한 후, 하부 채널 홀을 희생막으로 채운 상태에서 복수의 절연막(732)을 포함하는 상부 몰드 구조물을 관통하여 상기 하부 채널 홀에 연통하는 상부 채널 홀을 형성하는 방법으로 복수의 채널 구조물(780) 형성에 필요한 2 단 구조의 채널 홀을 형성할 수 있다. 그 후, 상기 2 단 구조의 채널 홀 내에 게이트 유전막(782), 채널 영역(784), 및 매립 절연막(786)을 형성할 수 있다. 이 경우, 중간 절연막(750)의 하측 일부는 상기 하부 몰드 구조물에 포함되는 절연막으로 이루어지고, 중간 절연막(750)의 상측 일부는 상기 상부 몰드 구조물에 포함되는 절연막으로 이루어질 수 있다. 상기 2 단 구조의 채널 홀 내에 게이트 유전막(782), 채널 영역(784), 및 매립 절연막(786)을 형성하는 동안, 상기 하부 채널 홀과 상기 상부 채널 홀이 만나는 부분 근방에서 상기 하부 채널 홀과 상기 상부 채널 홀의 수평 방향 폭 차이로 인해 게이트 유전막(782), 채널 영역(784), 및 매립 절연막(786) 각각에 변곡부(INF)가 형성될 수 있다.
게이트 유전막(782), 채널 영역(784), 매립 절연막(786), 및 드레인 영역(788)에 대한 보다 상세한 구성은 도 5a 내지 도 5c를 참조하여 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)에 대하여 설명한 바와 대체로 동일하다. 도시하지는 않았으나, 반도체 장치(700)의 연결 영역(CON)에는 도 7a 및 도 7b를 참조하여 설명한 복수의 더미 채널 구조물(D180)이 배치될 수 있다. 단, 복수의 더미 채널 구조물(D180)의 단면 구조는 도 11을 참조하여 복수의 채널 구조물(780)에 대하여 설명한 바와 유사한 구조를 가질 수 있다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(800)를 설명하기 위한 평면도이다. 도 12a에서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 12a에는 도 4에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKp)을 구성할 수 있는 메모리 셀 블록(BLK81, BLK82)의 일부 구성이 예시되어 있다.
도 12a를 참조하면, 반도체 장치(800)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(800)는 셀 어레이 구조물(CAS)의 연결 영역(CON)에서 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에 제1 수평 방향(X 방향)으로 서로 이격된 복수의 댐 구조물(DM81, DM82)을 포함할 수 있다. 제1 수평 방향(X 방향)에서 복수의 댐 구조물(DM81, DM82)을 사이에 두고 양측에 교차 방향 컷 구조물(YDC)이 배치될 수 있다. 제1 수평 방향(X 방향)으로 서로 이격된 복수의 댐 구조물(DM81, DM82) 사이의 공간에는 메모리 스택 구조물(MST)의 일부가 개재될 수 있다. 복수의 댐 구조물(DM81, DM82) 각각의 내부에는 복수의 관통 전극(THV)이 배치될 수 있다.
교차 방향 컷 구조물(YDC)과 복수의 댐 구조물(DM81, DM82)과의 사이에는 복수의 더미 채널 구조물(D180)이 배치될 수 있다. 교차 방향 컷 구조물(YDC)과 복수의 댐 구조물(DM81, DM82)과의 사이에는 도 5a에 예시한 복수의 더미 워드 라인 컷 구조물(XDC2)이 배치되지 않을 수 있다.
도 12a에는 교차 방향 컷 구조물(YDC)이 도 5a 및 도 5d를 참조하여 설명한 바와 같이 제2 수평 방향(Y 방향)을 따라 선형적으로 길게 연장되는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 12a에 예시한 반도체 장치(800)는 교차 방향 컷 구조물(YDC) 대신, 도 7에 예시한 교차 방향 컷 구조물(YDC3) 또는 도 8에 예시한 교차 방향 컷 구조물(YDC4)과 같이 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에서 워드 라인 컷 구조물(WLC)에 교차하는 방향을 따라 비선형적으로 길게 연장되는 구조를 가지는 교차 방향 컷 구조물을 채용할 수도 있다.
도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치(900)를 설명하기 위한 평면도이다. 도 12b에서, 도 5a 내지 도 5e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12b를 참조하면, 반도체 장치(900)는 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(900)는 교차 방향 컷 구조물(YDC9)을 포함할 수 있다. 교차 방향 컷 구조물(YDC9)은 도 5a 및 도 5b를 참조하여 설명한 교차 방향 컷 구조물(YDC)과 대체로 동일한 구성을 가진다. 단, 교차 방향 컷 구조물(YDC9)은 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에서 제2 수평 방향(Y 방향)을 따라 길게 연장되는 1 개의 컷 라인으로 이루어질 수 있다.
도 12b에는 교차 방향 컷 구조물(YDC9)이 도 5a 및 도 5d를 참조하여 설명한 바와 유사하게 제2 수평 방향(Y 방향)을 따라 선형적으로 길게 연장되는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 12b에 예시한 반도체 장치(900)는 교차 방향 컷 구조물(YDC9) 대신, 도 7에 예시한 교차 방향 컷 구조물(YDC3) 또는 도 8에 예시한 교차 방향 컷 구조물(YDC4)과 유사하게 서로 인접한 2 개의 워드 라인 컷 구조물(WLC) 사이에서 워드 라인 컷 구조물(WLC)에 교차하는 방향을 따라 비선형적으로 길게 연장되는 구조를 가지는 1 개의 교차 방향 컷 구조물을 채용할 수도 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명한다.
도 13a 내지 도 18b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 13a, 도 14a, ..., 및 도 18a에는 도 5a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성 요소들의 공정 순서에 따른 단면 구성이 예시되어 있고, 도 13b, 도 14b, ..., 및 도 18b에는 도 5a의 Y1 - Y1' 선 단면에 대응하는 부분의 일부 구성 요소들의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 13a 내지 도 18b를 를 참조하여, 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)의 예시적인 제조 방법을 설명한다.
도 13a 및 도 13b를 참조하면, 메모리 하부 기판(52), 복수의 트랜지스터(TR), 다층 배선 구조(MWS), 및 층간절연막(70)을 포함하는 주변 회로 구조물(PCS)을 형성한다.
주변 회로 구조물(PCS)의 층간절연막(70) 위에 상부 기판(110)을 형성하고, 주변 회로 구조물(PCS) 위에 형성하고자 하는 셀 어레이 구조물(CAS)(도 5b 및 도 5c 참조)의 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 상부 기판(110)을 덮는 절연 플레이트(112) 및 제2 도전성 플레이트(118)를 차례로 형성한다. 절연 플레이트(112)는 제1 절연막(112A), 제2 절연막(112B), 및 제3 절연막(112C)을 포함하는 다중층 구조의 절연막으로 이루어질 수 있다.
연결 영역(CON) 중 관통 전극 영역(TA)(도 5b 참조)에 대응하는 위치에서 상부 기판(110), 절연 플레이트(112), 및 제2 도전성 플레이트(118)를 관통하는 관통 홀을 형성하고, 상기 관통 홀을 채우는 절연 플러그(120)를 형성한다.
도 14a 및 도 14b를 참조하면, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 제2 도전성 플레이트(118) 및 절연 플러그(120) 위에 복수의 절연막(132) 및 복수의 희생 절연막(134)을 교대로 하나씩 적층한다. 복수의 절연막(132)은 실리콘 산화막으로 이루어지고, 복수의 희생 절연막(134)은 실리콘 질화물로 이루어질 수 있다. 복수의 희생 절연막(134)은 각각 후속 공정에서 복수의 게이트 라인(130)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
도 15a 및 도 15b를 참조하면, 연결 영역(CON)에서 복수의 절연막(132) 및 복수의 희생 절연막(134)이 상부 기판(110)으로부터 멀어질수록 수평 방향에서 점차 작은 폭을 가지는 계단형 구조를 이루도록 복수의 절연막(132) 및 복수의 희생 절연막(134) 각각의 일부를 제거한다. 그 후, 연결 영역(CON)에서 상기 계단형 구조를 이루는 복수의 절연막(132) 및 복수의 희생 절연막(134) 각각의 에지부를 덮는 층간절연막(138)을 형성한다. 층간절연막(138)이 형성된 후, 메모리 셀 영역(MEC)에 있는 복수의 절연막(132) 중 최상층의 절연막(132)의 상면과, 연결 영역(CON)에 있는 층간절연막(138)의 상면은 상부 기판(110) 상의 동일 레벨에 있을 수 있다.
메모리 셀 영역(MEC)에서 복수의 절연막(132) 및 복수의 희생 절연막(134)을 관통하며 수직 방향(Z 방향)으로 길게 연장되는 복수의 채널 구조물(180)과, 연결 영역(CON)에서 복수의 절연막(132), 복수의 희생 절연막(134), 및 층간절연막(138)을 관통하며 수직 방향(Z 방향)으로 길게 연장되는 복수의 더미 채널 구조물(D180)을 형성한다. 복수의 채널 구조물(180) 및 복수의 더미 채널 구조물(D180)을 형성하는 과정에서, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 게이트 유전막(182), 채널 영역(184), 및 매립 절연막(186)을 형성한 후, 드레인 영역(188)을 형성하기 전에, 메모리 셀 영역(MEC)에 있는 복수의 절연막(132) 중 최상층의 절연막(132)과 연결 영역(CON)에 있는 층간절연막(138)을 덮는 제1 상부 절연막(187)을 형성할 수 있다. 그 후, 제1 상부 절연막(187)을 관통하여 채널 영역(184)에 연결되는 복수의 드레인 영역(188)을 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 복수의 채널 구조물(180), 복수의 더미 채널 구조물(D180), 및 제1 상부 절연막(187)을 덮는 제2 상부 절연막(189)을 형성한다.
메모리 셀 영역(MEC) 및 연결 영역(CON)에서 제2 상부 절연막(189), 제1 상부 절연막(187), 복수의 절연막(132), 복수의 희생 절연막(134), 제2 도전성 플레이트(118), 및 절연 플레이트(112)을 관통하여 상부 기판(110)을 노출시키는 복수의 워드 라인 컷 홀(WCH), 복수의 댐 홀(DMH), 및 복수의 교차 방향 홀(YH)을 형성한다. 복수의 워드 라인 컷 홀(WCH), 복수의 댐 홀(DMH), 및 복수의 교차 방향 홀(YH)을 형성하는 동안, 연결 영역(CON)에서 도 5a에 예시한 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)을 형성하기 위한 복수의 더미 홀(도시 생략)을 동시에 형성할 수 있다.
복수의 워드 라인 컷 홀(WCH), 복수의 댐 홀(DMH), 및 복수의 교차 방향 홀(YH) 각각의 내부에 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)를 형성한다. 이 때, 연결 영역(CON)에서 도 5a에 예시한 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)을 형성하기 위한 상기 복수의 더미 홀(도시 생략)에도 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)를 형성할 수 있다. 복수의 댐 홀(DMH)을 채우는 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)는 복수의 댐 구조물(DM)을 구성할 수 있다.
도 16a 및 도 16b를 참조하여 설명한 공정을 수행한 결과물에서, 연결 영역(CON)에 있는 댐 구조물(DM)의 주변에 제2 수평 방향(Y 방향)으로 길게 연장되는 복수의 교차 방향 홀(YH)이 형성되고, 복수의 교차 방향 홀(YH) 내부는 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)로 채워지게 된다. 따라서, 댐 구조물(DM)의 주변 영역에서 층간절연막(138)이 복수의 교차 방향 홀(YH)에 의해 국부적으로 분할되고, 그에 따라 층간절연막(138)의 부피가 국부적으로 작게 분할될 수 있다. 그 결과, 댐 구조물(DM) 주변에서는 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 원하지 않는 스트레스를 감소시킬 수 있다. 따라서, 후속 공정을 수행하는 동안, 층간절연막(138)의 비교적 큰 부피에 기인하여 발생되는 스트레스로 인해 댐 구조물(DM) 주변에서 복수의 절연막(132)과 복수의 희생 절연막(134)을 포함하는 몰드 구조물이 쓰러지거나 무너지는 등의 원하지 않는 변형을 억제할 수 있고, 그 결과 몰드 구조물의 원하지 않는 변형으로 인한 공정 불량을 방지할 수 있다. 도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물에서 연결 영역(CON)에 있는 복수의 댐 구조물(DM)을 마스크 패턴(도시 생략)으로 덮은 상태에서, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 복수의 워드 라인 컷 홀(WCH) 및 복수의 교차 방향 홀(YH) 각각의 내부에 있는 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)를 제거하여, 복수의 워드 라인 컷 홀(WCH) 및 복수의 교차 방향 홀(YH)을 통해 복수의 절연막(132), 복수의 희생 절연막(134), 제2 도전성 플레이트(118), 절연 플레이트(112), 및 상부 기판(110)을 노출시킬 수 있다. 이 때, 연결 영역(CON)에서 도 5a에 예시한 복수의 더미 워드 라인 컷 구조물(XDC1, XDC2, XDC3, XDC4)을 형성하기 위한 상기 복수의 더미 홀(도시 생략) 각각의 내부에 있는 제1 절연 라이너(142), 제2 절연 라이너(144), 및 메인 플러그(146)도 제거될 수 있다. 예시적인 실시예들에서, 상기 마스크 패턴은 포토레지스트 패턴으로 이루어질 수 있다.
메모리 셀 영역(MEC) 및 연결 영역(CON) 중 메모리 셀 영역(MEC)에서만 선택적으로 복수의 워드 라인 컷 홀(WCH) 및 복수의 교차 방향 홀(YH) 각각의 내부 공간을 통해 절연 플레이트(112)를 제거하고, 그 결과 형성된 빈 공간을 제1 도전성 플레이트(114)로 채울 수 있다. 메모리 셀 영역(MEC)에서 절연 플레이트(112)를 제거하는 동안, 메모리 셀 영역(MEC)에서 채널 구조물(180)에 포함된 게이트 유전막(182) 중 절연 플레이트(112)에 인접해 있던 부분들이 절연 플레이트(112)와 함께 제거될 수 있고, 그 결과 제1 도전성 플레이트(114)는 게이트 유전막(182)의 일부 영역을 수평 방향으로 관통하여 채널 영역(184)에 접하게 될 수 있다.
또한, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 복수의 워드 라인 컷 홀(WCH) 및 복수의 교차 방향 홀(YH) 각각의 내부 공간을 통해 복수의 희생 절연막(134)을 복수의 게이트 라인(130)으로 치환할 수 있다. 이 때, 복수의 희생 절연막(134) 중 댐 구조물(DM)에 의해 포위되는 관통 전극 영역(TA)에 있는 부분들은 댐 구조물(DM)에 의해 보호되어 제거되지 않고 남아 있을 수 있다. 관통 전극 영역(TA)에 남아 있는 복수의 희생 절연막(134) 및 복수의 절연막(132)은 절연 아일랜드(INS)를 구성할 수 있다.
제1 도전성 플레이트(114) 및 복수의 게이트 라인(130)이 형성된 후, 복수의 워드 라인 컷 홀(WCH)을 복수의 워드 라인 컷 구조물(WLC)로 채우고, 복수의 교차 방향 홀(YH)을 복수의 교차 방향 컷 구조물(YDC)로 채울 수 있다.
도 17a 및 도 17b를 참조하여 설명한 공정을 수행한 결과물에서, 연결 영역(CON)에 있는 댐 구조물(DM)의 주변에 제2 수평 방향(Y 방향)으로 길게 연장되는 복수의 교차 방향 홀(YH)이 형성되고, 복수의 교차 방향 홀(YH) 내부는 교차 방향 컷 구조물(YDC)로 채워져 있다. 따라서, 댐 구조물(DM)의 주변 영역에서 층간절연막(138)이 복수의 교차 방향 홀(YH)에 의해 국부적으로 분할되어 층간절연막(138)의 부피가 국부적으로 작게 분할되고, 복수의 교차 방향 홀(YH) 주변의 구조물들은 교차 방향 컷 구조물(YDC)에 의해 지지될 수 있다. 그 결과, 댐 구조물(DM) 주변에서는 층간절연막(138)의 비교적 큰 부피로 인해 야기되는 원하지 않는 스트레스를 감소시킬 수 있으며, 후속 공정을 수행하는 동안 댐 구조물(DM) 주변에서 복수의 절연막(132) 및 복수의 게이트 라인(130)을 포함하는 메모리 스택 구조물(MST)이 쓰러지거나 무너지는 등의 원하지 않는 변형을 억제할 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물 상에 제3 상부 절연막(190)을 형성한다. 메모리 셀 영역(MEC)에서 제3 상부 절연막(190) 및 제2 상부 절연막(189)을 관통하여 복수의 채널 구조물(180)에 연결되는 복수의 콘택 플러그(194)를 형성한다. 또한, 연결 영역(CON)에서 제3 상부 절연막(190), 제2 상부 절연막(189), 제1 상부 절연막(187), 및 층간절연막(138)을 관통하여 복수의 게이트 라인(130)의 에지부에 연결되는 복수의 콘택 구조물(CTS)을 형성한다. 그 후, 메모리 셀 영역(MEC)에서 복수의 콘택 플러그(194) 위에 복수의 비트 라인(BL)을 형성하고, 연결 영역(CON)에서 복수의 관통 전극(THV) 위에 복수의 배선층(ML)을 형성하여 도 5a 내지 도 5e를 참조하여 설명한 반도체 장치(100)를 제조할 수 있다.
도 13a 내지 도 18b를 참조하여 도 5a 내지 도 5e에 예시한 반도체 장치(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 13a 내지 도 18b를 참조하여 설명한 공정들로부터 다양한 변형 및 변경을 가하여, 도 6 내지 도 12b를 참조하여 설명한 반도체 장치(200, 300, 400, 500, 600, 700, 800, 900)와, 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 다양한 구조들을 가지는 반도체 장치들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 불휘발성 메모리 장치일 수 있다. 예를 들면, 반도체 장치(1100)는 도 4 내지 도 12b를 참조하여 반도체 장치(100, 200, 300, 400, 500, 600, 700, 800, 900)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함하는 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 장치(1100)을 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 20을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 19의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 4 내지 도 12b를 참조하여 설명한 반도체 장치(100, 200, 300, 400, 500, 600, 700, 800, 900) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 21은 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 21에는 도 20의 II - II' 선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
도 21을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 20 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 20에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 및 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 반도체 칩(2200) 각각은 도 4와 도 5a 내지 도 5e를 참조하여 반도체 장치(100)에 대하여 설명한 바와 같은 구성을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 예시적인 실시예들에서, 반도체 패키지(2003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(도 20의 2210)를 더 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
52: 하부 기판, 110: 상부 기판, 112: 절연 플레이트, 114: 제1 도전성 플레이트, 118: 제2 도전성 플레이트, 130: 게이트 라인, 180: 채널 구조물, D180: 더미 채널 구조물, CAS: 셀 어레이 구조물, DM: 댐 구조물, PCS: 주변 회로 구조물, THV: 관통 전극, YDC: 교차 방향 컷 구조물, WLC: 워드 라인 컷 구조물.

Claims (20)

  1. 복수의 회로를 포함하는 주변 회로 구조물과,
    상기 주변회로 구조물을 덮는 기판과,
    상기 기판 상에서 제1 수평 방향으로 길게 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향으로 이격된 한 쌍의 워드 라인 컷 구조물과,
    상기 한 쌍의 워드 라인 컷 구조물 사이에 배치된 메모리 셀 블록을 포함하고,
    상기 메모리 셀 블록은
    상기 기판 상에 수직 방향으로 서로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과,
    상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과,
    상기 복수의 게이트 라인 및 상기 층간절연막을 관통하는 댐(dam) 구조물과,
    상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과,
    상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 교차 방향 컷 구조물은 상기 한 쌍의 워드 라인 컷 구조물 사이에서 상기 제2 수평 방향을 따라 선형적으로 연장되는 컷 라인을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 교차 방향 컷 구조물은 상기 한 쌍의 워드 라인 컷 구조물 사이에서 비선형적으로 연장되는 컷 라인을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 교차 방향 컷 구조물은 상기 한 쌍의 워드 라인 컷 구조물 사이에서 상기 제2 수평 방향을 따라 일렬로 배치되고 상기 제2 수평 방향으로 서로 이격된 복수의 컷 라인을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 댐 구조물과 상기 교차 방향 컷 구조물과의 사이에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고 상기 제1 수평 방향으로 길게 연장된 더미 워드 라인 컷 구조물을 더 포함하고,
    상기 복수의 더미 채널 구조물은 상기 더미 워드 라인 컷 구조물을 사이에 두고 서로 이격된 제1 더미 채널 구조물 및 제2 더미 채널 구조물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향으로 길게 연장되고, 상기 제2 수평 방향을 따라 일렬로 배열된 복수의 더미 워드 라인 컷 구조물을 더 포함하고,
    상기 복수의 더미 워드 라인 컷 구조물은 상기 제1 수평 방향에서 상기 메모리 셀 영역과 상기 교차 방향 컷 구조물과의 사이에 배치된 반도체 장치.
  7. 제1항에 있어서,
    상기 한 쌍의 워드 라인 컷 구조물 중에서 선택되는 하나의 워드 라인 컷 구조물과 상기 댐 구조물과의 사이에 배치되고, 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 댐 구조물의 측벽을 따라 상기 제1 수평 방향으로 길게 연장된 더미 워드 라인 컷 구조물을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 교차 방향 컷 구조물 및 상기 한 쌍의 워드 라인 컷 구조물은 각각 절연 구조물로 이루어지고,
    상기 댐 구조물은 적어도 하나의 절연막과 폴리실리콘막과의 조합을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 한 쌍의 워드 라인 컷 구조물은 각각 절연 구조물로 이루어지고,
    상기 교차 방향 컷 구조물 및 상기 댐 구조물은 각각 적어도 하나의 절연막과 폴리실리콘막과의 조합을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 교차 방향 컷 구조물 및 상기 한 쌍의 워드 라인 컷 구조물은 각각 제1 절연막과 금속막과의 조합을 포함하고,
    상기 댐 구조물은 제2 절연막과 폴리실리콘막과의 조합을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 댐 구조물에 의해 포위되고 상기 댐 구조물을 사이에 두고 상기 복수의 게이트 라인으로부터 이격된 절연 아일랜드와,
    상기 절연 아일랜드를 관통하여 상기 수직 방향으로 연장되고 상기 주변 회로 구조물에 포함된 상기 복수의 회로 중에서 선택되는 하나의 회로에 연결되도록 구성된 관통 전극을 더 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과,
    상기 복수의 채널 구조물 상에서 상기 제2 수평 방향으로 연장되는 복수의 비트 라인을 더 포함하고,
    상기 교차 방향 컷 구조물은 상기 복수의 비트 라인과 평행하게 연장된 반도체 장치.
  13. 복수의 회로를 포함하는 주변 회로 구조물과,
    상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과,
    상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과,
    상기 복수의 게이트 라인과 상기 층간절연막을 관통하여 상기 수직 방향으로 연장되고 상기 메모리 스택 구조물 내에 관통 전극 영역을 한정하는 댐(dam) 구조물과,
    상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과,
    상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 교차 방향 컷 구조물은 상기 제1 수평 방향에 수직인 제2 수평 방향으로 서로 이격되고 상기 제2 수평 방향을 따라 일렬로 배치된 복수의 선형 컷 라인을 포함하는 반도체 장치.
  15. 제13항에 있어서,
    상기 교차 방향 컷 구조물은 상기 제1 수평 방향에 수직인 제2 수평 방향으로 서로 이격되고 상기 제2 수평 방향을 따라 일렬로 배치된 복수의 비선형 컷 라인을 포함하는 반도체 장치.
  16. 제13항에 있어서,
    상기 교차 방향 컷 구조물 및 상기 댐 구조물은 동일한 물질로 이루어지는 반도체 장치.
  17. 제13항에 있어서,
    상기 교차 방향 컷 구조물 및 상기 댐 구조물은 서로 다른 물질로 이루어지는 반도체 장치.
  18. 제13항에 있어서,
    상기 관통 전극 영역을 통해 상기 수직 방향으로 연장되고 상기 주변 회로 구조물에 포함된 상기 복수의 회로 중에서 선택되는 하나의 회로에 연결되도록 구성된 관통 전극을 더 포함하는 반도체 장치.
  19. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고,
    상기 반도체 장치는
    복수의 회로를 포함하는 주변 회로 구조물과,
    상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택 구조물과,
    상기 복수의 게이트 라인 각각의 에지부를 덮는 층간절연막과,
    상기 복수의 게이트 라인과 상기 층간절연막을 관통하여 상기 수직 방향으로 연장되고 상기 메모리 스택 구조물 내에 관통 전극 영역을 한정하는 댐(dam) 구조물과,
    상기 댐 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 메모리 스택 구조물 및 상기 층간절연막을 상기 수직 방향으로 관통하고, 상기 제1 수평 방향에 교차하는 방향을 따라 길게 연장되는 교차 방향 컷 구조물과,
    상기 교차 방향 컷 구조물과 상기 댐 구조물과의 사이에 개재된 복수의 더미 채널 구조물과,
    상기 주변 회로 구조물에 전기적으로 연결 가능하게 구성된 입출력 패드를 포함하는 전자 시스템.
  20. 제19항에 있어서,
    상기 메인 기판은 상기 반도체 장치와 상기 콘트롤러를 전기적으로 연결하는 배선 패턴들을 더 포함하고,
    상기 반도체 장치에서 상기 교차 방향 컷 구조물은 상기 제2 수평 방향으로 서로 이격되고 상기 제2 수평 방향을 따라 일렬로 배치된 복수의 컷 라인을 포함하는 전자 시스템.
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