CN110021605A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN110021605A
CN110021605A CN201811462966.1A CN201811462966A CN110021605A CN 110021605 A CN110021605 A CN 110021605A CN 201811462966 A CN201811462966 A CN 201811462966A CN 110021605 A CN110021605 A CN 110021605A
Authority
CN
China
Prior art keywords
electrode
perforation
distance
layer
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811462966.1A
Other languages
English (en)
Inventor
曹权纯
姜书求
孙荣晥
金森宏治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110021605A publication Critical patent/CN110021605A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求2017年12月1日向韩国知识产权局递交的韩国专利申请No.10-2017-0164120的优先权，其整体公开一并于此以作参考。
技术领域
本发明构思的实施例涉及三维(3D)半导体存储器件，更具体地，涉及具有改善的可靠性和集成密度的3D半导体存储器件。
背景技术
半导体器件已高度集成，以提供优异的性能和低制造成本。半导体器件的集成密度直接影响制造成本。二维(2D)或平面半导体器件的集成密度主要由每个单位存储单元所占据的面积确定。因此，2D或平面半导体器件的集成密度很大程度上受到用于形成精细图案的技术的影响。然而，需要极其昂贵的设备来形成这些精细图案。
发明内容
本发明构思的至少一个实施例提供了具有改善的可靠性和集成密度的三维(3D)半导体存储器件。
在本发明构思的示例性实施例中，一种3D半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离，并且电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
在本发明构思的示例性实施例中，一种3D半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层，电极结构在竖直方向上彼此相邻的绝缘层之间具有多个凹进区域；贯通绝缘图案，穿透电极结构的一部分和水平半导体层的一部分，并且填充电极结构的凹进区域；以及多个贯通插塞，穿透贯通绝缘图案并且连接到外围逻辑结构。
在本发明构思的示例性实施例中，一种3D半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。贯通插塞与水平半导体层的侧壁间隔开第一距离，并且第一距离大于电极结构的侧壁与贯通插塞之间的最小距离。
在本发明构思的示例性实施例中，一种3D半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层，电极结构具有倾斜侧壁；贯通绝缘图案，穿透电极结构的一部分并且接触电极结构的倾斜侧壁；以及贯通插塞，穿透贯通绝缘图案并且连接到外围逻辑结构。
附图说明
鉴于附图和以下具体实施方式部分，本发明构思将变得更加清楚。
图1是示意性地示出根据本发明构思的示例性实施例的三维(3D)半导体存储器件的透视图。
图2是示出根据本发明构思的示例性实施例的3D半导体存储器件的单元阵列的示意电路图。
图3是示出根据本发明构思的示例性实施例的3D半导体存储器件的示意平面图。
图4是示出根据本发明构思的示例性实施例的3D半导体存储器件的图3的部分“A”的放大平面图。
图5A和图5B分别是沿图3的线I-I’和线II-II’截取的示出根据本发明构思的示例性实施例的3D半导体存储器件的截面图。
图6A和图6B是图5A的部分“B”的放大视图。
图7、图9和图11是示出根据本发明构思的示例性实施例的3D半导体存储器件的截面图。
图8、图10和图12分别是图7、图9和图11的部分“B”的放大视图。
图13是示出根据本发明构思的示例性实施例的3D半导体存储器件的示意性平面图。
图14是图13的3D半导体存储器件的截面图。
图15是图14的“C”部分的放大视图。
图16至图23是示出根据本发明构思的示例性实施例的制造3D半导体存储器件的方法的截面图。
图24至图28是示出根据本发明构思的示例性实施例的制造3D半导体存储器件的方法的截面图。
具体实施方式
在下文中，将描述结合附图的本发明构思的示例性实施例。下面，提供诸如详细配置和结构这样的细节以帮助读者理解本发明构思的实施例。因此，在不脱离本发明构思的实施例的情况下，可以对本文描述的实施例进行各种改变或修改。
图1是示意性地示出根据本发明构思的示例性实施例的三维(3D)半导体存储器件的透视图。
参照图1，根据示例性实施例的3D半导体存储器件包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。换句话说，当在平面图中观察时，单元阵列结构CS与外围逻辑结构PS重叠。
在示例性实施例中，外围逻辑结构PS包括行解码器和列解码器、页缓冲器和控制电路，控制电路控制3D半导体存储器件的单元阵列结构CS。
单元阵列结构CS包括多个存储块BLK1至BLKn。在实施例中，每个存储块对应于数据擦除单位。例如，如果要擦除某一存储块的一部分，则将该存储块整个擦除以擦除该部分。在实施例中，存储块BLK1至BLKn中的每一个包括具有三维结构或竖直结构的存储单元阵列。存储单元阵列可以包括三维布置的多个存储单元、多条字线和多条位线。字线和位线可以电连接到存储单元。具有3D结构的存储单元阵列将在下文中参考附图详细描述。
图2是示出根据本发明构思的示例性实施例的3D半导体存储器件的存储单元阵列的示意电路图。
参照图2，根据示例性实施例的3D半导体存储器件的存储单元阵列包括公共源极线CSL、多条位线BL0至BL2以及连接在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。
单元串CSTR可以设置在由第一方向D1和第二方向D2限定的平面上，并且可以在第三方向D3上延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条。单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在一条公共源极线CSL和多条位线BL0至BL2之间。可以提供多条公共源极线CSL，并且这多条公共源极线CSL可以二维地布置。在示例性实施例中，相同的电压被施加到这多条公共源极线CSL。在示例性实施例中，公共源极线CSL被彼此独立地电控制。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元MCT以及地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以连接到位线BL0到BL2之一，并且地选择晶体管GST可以连接到公共源极线CSL。存储单元MCT可以串联连接在第一串选择晶体管SST1和地选择晶体管GST之间。
另外，每个单元串CSTR还可以包括连接在第一串选择晶体管SST1和存储单元MCT之间的虚设单元DMC。尽管未在图中示出，但是附加的虚设单元也可以连接在地选择晶体管GST和与地选择晶体管GST相邻的存储单元MCT之间。在示例性实施例中，在每个单元串CSTR中，地选择晶体管GST包括彼此串联连接的多个金属氧化物半导体(MOS)晶体管，类似于第一串选择晶体管SST1和第二串选择晶体管SST2。在某些实施例中，每个单元串CSTR可以包括单个串选择晶体管。
在一些实施例中，第一串选择晶体管SST1可以由第一串选择线SSL1控制，并且第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元MCT可以由多条字线WL0至WLn控制，并且虚设单元DMC可以由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL0至GSL2之一控制。公共源极线CSL可以共同连接到地选择晶体管GST的源极。
一个单元串CSTR可以包括分别设置在距公共源极线CSL不同距离处的多个存储单元MCT。字线WL0至WLn和DWL可以设置在公共源极线CSL和位线BL0至BL2之间。
布置在距公共源极线CSL相同的高度处的存储单元MCT(或虚设单元DMC)的栅电极可以共同连接到字线WL0到WLn和DWL之一，以便处于等电位状态。备选地，即使存储单元MCT的栅电极设置在距公共源极线CSL基本相同的高度处，设置在一行(或一列)中的栅电极也可以独立于设置在另一行(或另一列)中的栅电极来控制。
地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。设置在距公共源极线CSL基本相同的高度处的地选择线GSL0至GSL2可以彼此电隔离，并且设置在距公共源极线CSL基本相同的高度处的串选择线SSL1或SSL2可以彼此电隔离。
图3是示出根据本发明构思的示例性实施例的3D半导体存储器件的示意平面图。图4是示出根据本发明构思的示例性实施例的3D半导体存储器件的图3的部分“A”的放大平面图。图5A和图5B分别是沿图3的线I-I’和线II-II’截取的示出根据本发明构思的示例性实施例的3D半导体存储器件的截面图。图6A和图6B是图5A的部分“B”的放大视图。
参照图3、图4、图5A和图5B，根据示例性实施例的3D半导体存储器件包括设置在半导体衬底10上的外围逻辑结构PS、设置在外围逻辑结构PS上的单元阵列结构CS以及穿透单元阵列结构CS的一部分并将单元阵列结构CS连接到外围逻辑结构PS的贯通互连结构TVS。
外围逻辑结构PS包括外围逻辑电路PTR。外围逻辑电路PTR可以集成在半导体衬底10的顶表面上。下填充绝缘层50可以覆盖外围逻辑电路PTR。在实施例中，外围逻辑电路PTR集成在半导体衬底10的基本上整个顶表面上。
半导体衬底10可以包括硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。半导体衬底10可以包括由器件隔离层11限定的有源区。例如，有源区可以设置在器件隔离层11的各部分之间。
外围逻辑电路PTR可以包括上面描述的行解码器和列解码器、页缓冲器和控制电路，并且可以包括N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管、低压和高压晶体管及电阻器，它们集成在半导体衬底10上。在实施例中，外围逻辑电路PTR包括设置在半导体衬底10上的外围电路栅极绝缘层21、设置在外围电路栅极绝缘层21上的外围电路栅电极23以及设置在外围电路栅电极23两侧的有源区中的源/漏区25。在实施例中，外围电路栅极间隔物(spacer)形成在外围电路栅电极23的两个侧壁上。在实施例中，有源区中的一对源/漏区25包括一个源区和一个漏区。
在实施例中，外围电路互连线33通过外围电路接触插塞31电连接到外围逻辑电路PTR。例如，外围电路接触插塞31和外围电路互连线33可以连接到NMOS和PMOS晶体管。例如，外围电路接触插塞31和外围电路互连线33可以通过源/漏区25连接到NMOS和PMOS晶体管。
下填充绝缘层50可以设置在半导体衬底10的整个顶表面上。例如，下填充绝缘层50可以覆盖半导体衬底10的整个顶表面。在实施例中，下填充绝缘层50覆盖半导体衬底10上的外围逻辑电路PTR、外围电路接触插塞31和外围电路互连线33。下填充绝缘层50可以包括多个堆叠的绝缘层。例如，下填充绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。在实施例中，低k材料是相对于二氧化硅具有小介电常数的材料。
在实施例中，当在平面图中观察时，单元阵列结构CS与外围逻辑结构PS重叠。单元阵列结构CS可以设置在下填充绝缘层50上，并且可以包括水平半导体层100、电极结构ST以及单元竖直结构VS和虚设竖直结构DVS。
在实施例中，水平半导体层100堆叠在下填充绝缘层50的顶表面上。水平半导体层100包括单元阵列区CAR和连接区CNR，单元阵列区CAR上设置有存储单元，连接区CNR上设置有接触插塞PLGa和PLGb以及导线CLa和CLb。接触插塞PLGa和PLGb以及导线CLa和CLb连接到存储单元。在实施例中，图2中所示的单元串CSTR集成在水平半导体层100的单元阵列区CAR上。
水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)中的至少一种。水平半导体层100可以包括掺杂有第一导电类型的掺杂剂的半导体材料和/或未掺杂掺杂剂的本征半导体材料。在实施例中，水平半导体层100具有的晶体结构包括单晶结构、非晶结构或多晶结构中的至少一种。
多个电极结构ST设置在水平半导体层100上，并且可以在第一方向D1上从单元阵列区CAR延伸到连接区CNR上。彼此相邻的电极结构ST可以通过它们之间设置的电极分离区ESR在与第一方向D1交叉(例如，垂直)的第二方向D2上彼此间隔开。此处，第一方向D1和第二方向D2可以与水平半导体层100的顶表面平行。
在实施例中，每个电极结构ST包括在与第一方向D1和第二方向D2垂直的第三方向D3(例如，竖直方向)上交替堆叠的绝缘层ILD和电极GGE、CGE和SGE。在实施例中，在每个电极结构ST中，电极GGE、CGE和SGE被堆叠以在连接区CNR上具有阶梯结构。因此，每个电极结构ST在连接区CNR上的高度可以随着距单元阵列区CAR的水平距离增加而减小。在实施例中，在每个电极结构ST中，电极GGE、CGE和SGE在第一方向D1上的长度随着距水平半导体层100的竖直距离增加而依次减小。电极GGE、CGE和SGE中的每一个可以在连接区CNR上具有焊盘部分。在示例性实施例中，电极GGE、CGE和SGE中的每一个的焊盘部分在连接区CNR中可以由直接设置在该焊盘部分上的绝缘层ILD露出。电极GGE、CGE和SGE的焊盘部分可以位于在水平方向和竖直方向上彼此不同的位置处。
在实施例中，每个电极结构ST的电极包括竖直堆叠的多个单元栅电极CGE、在最下面的单元栅电极CGE下方彼此水平间隔开的多个地选择栅电极GGE以及在最上面的单元栅电极CGE上彼此水平间隔开的多个串选择栅电极SGE。在每个电极结构ST中，与最下层对应的地选择栅电极GGE可以用作地选择晶体管GST(参见图2)的栅电极，其控制公共源极线CSL(参见图2)和单元竖直结构VS之间的电连接。在每个电极结构ST中，与最上层对应的串选择栅电极SGE可以用作串选择晶体管SST(见图2)的栅电极，其控制位线BL和单元竖直结构VS之间的电连接。单元栅电极CGE可以用作存储单元MCT和虚设单元DMC(参见图2)的控制栅电极(参见图2的WL0至WL3和DWL)。
根据示例性实施例，电极结构ST具有与贯通互连结构TVS相邻的侧壁。在实施例中，电极结构ST的侧壁具有凹进区域，每个凹进区域限定在竖直方向上彼此相邻的绝缘层ILD之间。每个凹进区域可以由竖直方向上相邻的绝缘层ILD和设置在竖直方向上相邻的绝缘层ILD之间的电极GGE、CGE或SGE限定。换句话说，与贯通互连结构TVS相邻的电极GGE、CGE和SGE的侧壁可以在横向上偏离与贯通互连结构TVS相邻的绝缘层ILD的侧壁。
多个单元竖直结构VS设置在水平半导体层100的单元阵列区CAR上，并且虚设竖直结构DVS设置在水平半导体层100的连接区CNR上。单元竖直结构VS和虚设竖直结构DVS可以在第三方向D3上延伸，并且可以穿透电极结构ST。当在平面图中观察时，构成一行或一列的单元竖直结构VS或虚设竖直结构DVS可沿一个方向以直线或Z字形布置。
单元竖直结构VS和虚设竖直结构DVS可以包括半导体材料如硅(Si)、锗(Ge)或其组合。另外，竖直结构VS和DVS可以包括掺杂有掺杂剂的半导体材料或不掺杂掺杂剂的本征半导体材料。包括半导体材料的单元竖直结构VS可以用作参考图2描述的选择晶体管SST和GST、存储单元MCT和虚设单元DMC的沟道。
虚设竖直结构DVS可以穿透电极结构ST的阶梯结构。换句话说，虚设竖直结构DVS可以穿透连接区CNR上的电极GGE、CGE和SGE的焊盘部分。在实施例中，虚设竖直结构DVS的长度与单元竖直结构VS的长度基本相等或完全相等，并且虚设竖直结构DVS的宽度大于单元竖直结构VS的宽度。
参照图6A，单元竖直结构VS和虚设竖直结构DVS中的每一个包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以是从水平半导体层100生长的外延图案。下半导体图案LSP可以是填充竖直孔的下部区域的柱状。在实施例中，下半导体图案LSP的顶表面高于与最下层对应的地选择栅电极GGE的顶表面。
在实施例中，栅极绝缘层15设置在下半导体图案LSP的侧壁的一部分上。栅极绝缘层15可以设置在最下面的电极GGE和下半导体图案LSP之间。栅极绝缘层15可以包括氧化硅层(例如，热氧化层)。在实施例中，栅极绝缘层15具有圆滑侧壁。在实施例中，栅极绝缘层15的一部分为凸状。
上半导体图案USP连接到下半导体图案LSP，并且可以包括半导体材料如硅(Si)、锗(Ge)或其组合。位线导电焊盘可以设置在上半导体图案USP的顶端上。位线导电焊盘可以是掺杂有掺杂剂的掺杂剂区，或者可以由导电材料形成。在实施例中，上半导体图案USP包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1连接到下半导体图案LSP，并且可以为底端封闭的管状、柱状或通心粉状。在实施例中，第一半导体图案SP1的内部填充有填充绝缘图案VI。第一半导体图案SP1可以将第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2可以为顶端和底端开放的管状、柱状或通心粉状。在实施例中，第二半导体图案SP2不与下半导体图案LSP接触，而是与下半导体图案LSP间隔开。
在示例性实施例中，如图6B所示，从单元竖直结构VS和虚设竖直结构DVS中的每一个略去下半导体图案LSP。换句话说，单元竖直结构VS和虚设竖直结构DVS中的每一个包括第一半导体图案SP1和第二半导体图案SP2，如同上述的上半导体图案USP。在该实施例中，第一半导体图案SP1与水平半导体层100直接接触，并且第一半导体图案SP1的内部填充有填充绝缘图案VI。
另外，参照图6A和图6B，竖直绝缘图案VP可以设置在电极结构ST与单元竖直结构VS和虚设竖直结构DVS中的每一个的半导体图案(例如，USP)之间。竖直绝缘图案VP可以包括在单元竖直结构VS和虚设竖直结构DVS中的每一个中。竖直绝缘图案VP可以为顶端和底端开放的管状、柱状或通心粉状。竖直绝缘图案VP可以在第三方向D3上延伸。在实施例中，竖直绝缘图案VP围绕单元竖直结构VS和虚设竖直结构DVS中的每一个的半导体图案的侧壁。当单元竖直结构VS和虚设竖直结构DVS中的每一个包括下半导体图案LSP和上半导体图案USP时，竖直绝缘图案VP可以围绕上半导体图案USP的侧壁。在实施例中，竖直绝缘图案VP是数据存储层的至少一部分。例如，竖直绝缘图案VP可以是NAND闪存器件的数据存储层，并且可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。例如，电荷存储层可以包括陷阱绝缘层、浮栅电极和/或包括导电纳米点的绝缘层。备选地，竖直绝缘图案VP可以包括用于相变存储单元的薄层或用于阻变存储单元的薄层。
在实施例中，水平绝缘图案HP设置在电极GGE、CGE和SGE中的每一个的侧壁与单元竖直结构VS和虚设竖直结构DVS中的每一个之间，并且可以延伸到电极GGE、CGE和SGE中的每一个的顶表面和底表面上。在实施例中，水平绝缘图案HP是NAND闪存器件的数据存储层的一部分，并且可以包括阻挡绝缘层。
返回参照图3、图4、图5A和图5B，在实施例中，贯通互连结构TVS穿透电极结构ST的一部分和水平半导体层100的一部分。在实施例中，当在平面图中观察时，贯通互连结构TVS设置在一对电极结构ST之间，并且被该对电极结构ST围绕。在实施例中，贯通互连结构TVS与电极结构ST的阶梯结构间隔开，并且穿透电极结构ST的一部分。
在实施例中，贯通互连结构TVS包括穿透水平半导体层100的一部分并与电极结构ST的侧壁相交的贯通绝缘图案200、穿透贯通绝缘图案200的贯通插塞TPLG以及连接到贯通插塞TPLG的导线CLb。
贯通绝缘图案200可以设置在下填充绝缘层50上，并且可以在第三方向D3上延伸。在实施例中，贯通绝缘图案200的底表面与外围逻辑结构PS的下填充绝缘层50接触，并且贯通绝缘图案200覆盖与之相邻的电极结构ST的侧壁。当在平面图中观察时，贯通绝缘图案200可以被一对电极结构ST围绕。
在实施例中，贯通绝缘图案200的顶表面位于与单元竖直结构VS和虚设竖直结构DVS的顶表面基本相同的高度或完全相同的高度。在实施例中，贯通绝缘图案200在第三方向D3上的高度高于电极结构ST在第三方向D3上的高度。在实施例中，贯通绝缘图案200在第三方向D3上的高度可以大于电极结构ST在第三方向D3上的高度。贯通绝缘图案200的宽度可以根据距下填充绝缘层50的距离而变化。
在实施例中，贯通绝缘图案200的底表面的底部宽度Wa小于贯通绝缘图案200的顶表面的顶部宽度Wb。贯通绝缘图案200可以填充凹进区域，每个凹进区域限定在电极结构ST中在竖直方向上相邻的绝缘层ILD之间。在示例性实施例中，贯通绝缘图案200的侧壁包括朝向电极GGE、CGE和SGE横向突出的突起200P，如图6A所示。在实施例中，突起的侧壁是倾斜的。在实施例中，贯通绝缘图案200与包括数据存储层的一部分在内的水平绝缘图案HP接触。例如，贯通绝缘图案200的突起200P可以接触水平绝缘图案HP。贯通绝缘图案200可以由绝缘材料如氧化硅层或低k介电层形成。在实施例中，贯通绝缘图案200由与电极结构ST的绝缘层ILD的绝缘材料不同的绝缘材料形成。
在实施例中，多个贯通插塞TPLG穿透贯通绝缘图案200，以便连接到外围逻辑结构PS的外围电路互连线33。贯通插塞TPLG可以通过导线CLb连接到电极结构ST的至少一些电极CGE和SGE。换句话说，贯通插塞TPLG可以将电极CGE和SGE中的至少一些电连接到外围电路互连线33。
在实施例中，由于电极GGE、CGE和SGE的侧壁从绝缘层ILD的侧壁横向凹进，所以贯通插塞TPLG与电极GGE、CGE和SGE之间的距离大于贯通插塞TPLG和绝缘层ILD之间的距离。在示例性实施例中，如图6A所示，一个贯通插塞TPLG与最下面的绝缘层ILD的侧壁横向间隔开第一距离S1，而与最下面的电极GGE的侧壁横向间隔开大于第一距离S1的第二距离S2。
由于贯通绝缘图案200的底部宽度Wa小于贯通绝缘图案200的顶部宽度Wb，因此贯通插塞TPLG与绝缘层ILD中最上面的绝缘层ILD之间的距离大于贯通插塞TPLG和绝缘层ILD中最下面的绝缘层ILD之间的距离。同样地，在实施例中，贯通插塞TPLG与电极GGE、CGE和SGE中最上面的电极SGE之间的距离大于贯通插塞TPLG和最下面的电极GGE之间的距离。
在实施例中，贯通插塞TPLG与绝缘层ILD的侧壁之间的距离随着距水平半导体层100的竖直距离增加而依次增加。同样地，在实施例中，贯通插塞TPLG与电极GGE、CGE和SGE的侧壁之间的距离随着距水平半导体层100的竖直距离增加而依次增加。在实施例中，贯通插塞TPLG与电极GGE、CGE和SGE的侧壁之间的距离大于贯通插塞TPLG与绝缘层ILD之间的最小距离。在实施例中，贯通插塞TPLG与水平半导体层100的侧壁之间的距离小于贯通插塞TPLG与绝缘层ILD之间的最小距离。在实施例中，最小距离是贯通插塞TPLG和最宽的绝缘层ILD之间的距离。
参照图3、图4、图5A和图5B，在实施例中，上填充绝缘层150覆盖具有阶梯结构的电极结构ST的端部。第一层间绝缘层151和第二层间绝缘层153可以依次堆叠在上填充绝缘层150上，并且可以覆盖单元竖直结构VS和虚设竖直结构DVS的顶表面。
在实施例中，在电极结构ST之间的电极分离区ESR下方的水平半导体层100中设置公共源极区CSR。公共源极区CSR可以在第一方向D1上与电极分离区ESR平行地延伸。在实施例中，公共源极区CSR包括导电类型与水平半导体层100的导电类型相反的掺杂剂。例如，公共源极区CSR可以包括N型掺杂剂(例如，砷(As)或磷(P))。
在实施例中，电极分离区ESR填充有绝缘材料。在实施例中，公共源极插塞CPLG穿透电极分离区ESR中的绝缘材料SS，以便连接到公共源极区CSR。
位线BL设置在单元阵列区CAR的第二层间绝缘层153上，并且可以在第二方向D2上延伸以与电极结构ST交叉。在实施例中，位线BL通过位线接触插塞BPLG电连接到单元竖直结构VS。
在实施例中，下接触插塞PLGa分别连接到设置在电极结构ST的下部区域中的电极GGE和CGE。在实施例中，下接触插塞PLGa通过在第一方向D1上延伸的第一导线CLa连接到连接接触插塞PPLG。在实施例中，连接接触插塞PPLG与电极结构ST间隔开。在实施例中，连接接触插塞PPLG穿透上填充绝缘层150和水平半导体层100，以便连接到外围逻辑结构PS的外围电路互连线33。在实施例中，连接接触插塞PPLG的侧壁被绝缘材料SS包围，类似于贯通插塞TPLG。在实施例中，设置在电极结构ST的下部区域中的电极GGE和CGE通过下接触插塞PLGa、第一导线CLa和连接接触插塞PPLG电连接到外围逻辑结构PS。
在实施例中，上接触插塞PLGb穿透上填充绝缘层150，以便连接到设置在电极结构ST的上部区域中的电极CGE和SGE。在实施例中，上接触插塞PLGb通过在第一方向D1上延伸的第二导线CLb连接到贯通插塞TPLG。在实施例中，第一导线CLa和第二导线CLb中的一些在第一方向D1上延伸，而其余部分在第二方向D2上延伸。在实施例中，设置在电极结构ST的上部区域中的电极CGE和SGE通过上接触插塞PLGb、第二导线CLb和贯通插塞TPLG电连接到外围逻辑结构PS。
图7、图9和图11是示出根据本发明构思的一些示例性实施例的3D半导体存储器件的截面图。图8、图10和图12分别是图7、图9和图11的部分“B”的放大视图。为了便于说明，将省略或简要地描述与上述实施例相同的技术特征，并且下文将主要描述本实施例与上述实施例之间的不同之处。
参照图7和图8，电极结构ST具有倾斜侧壁，并且贯通绝缘图案200与电极结构ST的倾斜侧壁接触。在实施例中，贯通绝缘图案200中穿透电极结构ST的部分(或上部)具有从其底部朝向顶部连续增加的宽度。在实施例中，贯通插塞TPLG与最下面的电极GGE的侧壁之间的第二距离S2小于贯通插塞TPLG与最下面的绝缘层ILD的侧壁之间的第一距离S1。
在本实施例中，水平半导体层100的侧壁从电极结构ST的倾斜侧壁的底部横向凹进。在实施例中，水平半导体层100的侧壁与贯通插塞TPLG间隔开第三距离S3，并且第三距离S3大于第一距离S1和第二距离S2。在实施例中，水平半导体层100和贯通插塞TPLG之间的第三距离S3大于电极结构ST的倾斜侧壁与贯通插塞TPLG之间的最小距离。在实施例中，贯通绝缘图案200包括朝向水平半导体层100的侧壁横向突出的突起200P。结果，贯通插塞TPLG和水平半导体层100之间的距离在贯通互连结构TVS的下部增加，因此可以防止或减少贯通插塞TPLG和水平半导体层100之间的电短路。
参照图9、图10、图11和图12，贯通绝缘图案200包括朝向水平半导体层100的侧壁横向突出的第一突起200P1和朝向电极GGE、CGE和SGE的侧壁横向突出的第二突起200P2。
贯通插塞TPLG与最下面的绝缘层ILD的侧壁间隔开第一距离S1，并且与最下面的电极GGE的侧壁间隔开第二距离S2。在实施例中，第二距离S2大于第一距离S1。
另外，贯通插塞TPLG与水平半导体层100的侧壁隔开第三距离S3。在实施例中，第三距离S3与第二距离S2不同。例如，如图9和图10所示，贯通插塞TPLG与水平半导体层100的侧壁之间的第三距离S3小于贯通插塞TPLG与最下面的电极GGE的侧壁之间的第二距离S2。备选地，如图11和图12所示，贯通插塞TPLG与水平半导体层100的侧壁之间的第三距离S3大于贯通插塞TPLG与最下面的电极GGE的侧壁之间的第二距离S2。
图13是示出根据本发明构思的示例性实施例的3D半导体存储器件的示意性平面图。图14是图13的3D半导体存储器件的截面图。图15是图14的“C”部分的放大视图。为了便于说明，将省略或简要地描述与上述实施例相同的技术特征，并且下文将主要描述本实施例与上述实施例之间的不同之处。
参照图13、图14和图15，多个电极结构ST和虚设电极结构DST设置在水平半导体层100上。在实施例中，虚设电极结构DST在第二方向D2上与最外面的电极结构ST间隔开。
虚设电极结构DST可以在第一方向D1上延伸，并且可以具有沿第一方向D1形成的阶梯结构和沿第二方向D2形成的阶梯结构。在实施例中，虚设电极结构DST包括交替地堆叠在水平半导体层100上的绝缘层和虚设电极，如同电极结构ST。在实施例中，在虚设电极结构中，虚设电极在第一方向D1上的长度随着距水平半导体层100的竖直距离增加而依次减小，并且虚设电极在第二方向D2上的长度也随着距水平半导体层100的竖直距离增加而依次减小。换句话说，虚设电极的面积可以随着距水平半导体层100的竖直距离增加而依次减小。
如上所述，电极结构ST可以在第一方向D1上延伸，并且在连接区CNR上可以具有沿第一方向D1形成的阶梯结构。在实施例中，每个电极结构ST包括在第一方向D1上顺序设置的下阶梯结构Sa、中间阶梯结构Sb和上阶梯结构Sc。在实施例中，电极结构ST包括在与水平半导体层100的顶表面垂直的第三方向D3上依次堆叠的下部区域、中间区域和上部区域。设置在电极结构ST的下部区域中的电极GGE和CGE可以形成下阶梯结构Sa，并且设置在电极结构ST的中间区域中的电极CGE可以形成中间阶梯结构Sb。设置在电极结构ST的上部区域中的电极CGE和SGE可以形成上阶梯结构Sc。
在实施例中，单元竖直结构VS穿透单元阵列区CAR上的电极结构ST。另外，即使未在附图中示出，虚设竖直结构也可以穿透连接区CNR上的电极结构ST，如上所述。
在实施例中，设置第一贯通互连结构TVS1和第二贯通互连结构TVS2以将单元阵列结构CS连接到外围逻辑结构PS。如上所述，第一贯通互连结构TVS1和第二贯通互连结构TVS2中的每一个可以包括：穿透水平半导体层100的一部分并且与电极结构ST的侧壁的一部分相交的贯通绝缘图案200、设置在贯通绝缘图案200中的贯通插塞TPLG、以及连接到贯通插塞TPLG的多条导线CLb。
第一贯通互连结构TVS1可以设置在一对电极结构ST之间，并且可以穿透连接区CNR上的电极结构ST的阶梯结构的一部分。可以设置第二贯通互连结构TVS2以穿透虚设电极结构DST的一部分。在实施例中，第一贯通互连结构TVS1将单元阵列结构CS中在第一方向D1上延伸的导线CLc和CLb电连接到外围逻辑结构PS。导线CLc和CLb可以通过接触插塞PLGc和PLGb连接到电极。第二贯通互连结构TVS2可以将单元阵列结构CS中在第二方向D2上延伸的导线电连接到外围逻辑结构PS。
参照图14和图15，第一贯通互连结构TVS1的贯通绝缘图案200设置在每个电极结构ST的下阶梯结构Sa和上阶梯结构Sc之间，并且可以穿透中间阶梯结构Sb的一部分。在实施例中，第一贯通互连结构TVS1与设置在电极结构ST的上部区域中的电极CGE和SGE间隔开。换句话说，第一贯通互连结构TVS1的贯通绝缘图案200可以穿透上填充绝缘层150的一部分。贯通绝缘图案200包括朝向设置在电极结构ST的下部区域和中间区域中的电极GGE和CGE的侧壁横向突出的突起200P。同样地，第二贯通互连结构TVS2的贯通绝缘图案可以包括朝向虚设电极结构DST的虚设电极的侧壁横向突出的突起。
图16至图23是示出根据本发明构思的示例性实施例的制造3D半导体存储器件的方法的截面图。在下文中，将参照图3和图16至图23详细描述根据本发明构思的示例性实施例的制造3D半导体存储器件的方法。
参考图3和图16，在半导体衬底10上形成外围逻辑结构PS。半导体衬底10可以是例如具有第一导电类型(例如，P型)的硅衬底。在半导体衬底10中形成器件隔离层11以限定有源区。例如，有源区可以设置在器件隔离层11的各部分之间。
在实施例中，外围逻辑结构PS的形成包括：在半导体衬底10上形成外围逻辑电路PTR，形成连接到外围逻辑电路PTR的外围互连结构31和33，以及形成下填充绝缘层50。例如，可以在器件隔离层11上和在外围逻辑电路PTR上形成下填充绝缘层50。这里，外围逻辑电路PTR可以包括使用半导体衬底10作为沟道的MOS晶体管。在实施例中，外围逻辑电路PTR的形成包括：形成依次堆叠在半导体衬底10上的外围电路栅极绝缘层21和外围电路栅电极23，以及通过在外围电路栅电极23的两侧将掺杂剂注入到半导体衬底10中来形成源/漏区25。在实施例中，外围电路栅极间隔物(spacer)形成在外围电路栅电极23的两个侧壁上。在实施例中，有源区中的一对源/漏区25包括一个源区和一个漏区。
下填充绝缘层50可以包括一个绝缘层或多个堆叠的绝缘层，其覆盖外围逻辑电路PTR。例如，下填充绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。
在实施例中，外围互连结构31和33的形成包括：形成穿透下填充绝缘层50的一部分的外围电路接触插塞31，以及形成连接到外围电路接触插塞31的外围电路互连线33。
在实施例中，通过在下填充绝缘层50上沉积半导体材料来形成水平半导体层100。水平半导体层100可以具有单晶或多晶结构。例如，水平半导体层100可以通过沉积覆盖下填充绝缘层50的整个顶表面的多晶硅层而形成。多晶硅层可以在其沉积过程期间掺杂有第一导电类型的掺杂剂。如上所述，水平半导体层100可以包括单元阵列区CAR和连接区CNR。
在实施例中，随后通过热氧化水平半导体层100的表面而形成缓冲绝缘层111。在缓冲绝缘层111上形成模制结构110，该模制结构110包括在竖直方向上交替堆叠的牺牲层SL和绝缘层ILD。在此，牺牲层SL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL可以具有以比绝缘层ILD高的速率被蚀刻的材料。在示例性实施例中，每个牺牲层SL由氮化硅层形成，并且每个绝缘层ILD由氧化硅层形成。
在实施例中，模制结构110的形成包括：形成薄层结构(未示出)，该薄层结构包括交替地堆叠在水平半导体层100的整个顶表面上的牺牲层SL和绝缘层ILD；以及对薄层结构执行修整工艺。在实施例中，修整工艺包括以下处理：形成覆盖单元阵列区CAR和连接区CNR上的薄层结构的掩模图案(未示出)，蚀刻一部分薄层结构，减小掩模图案的平面区域，以及交替地重复蚀刻一部分薄层结构的处理和减小掩模图案的平面区域的处理。由于执行修整工艺，模制结构110可以在水平半导体层100的连接区CNR上具有阶梯结构。例如，阶梯结构可以包括随着远离水平半导体层100而逐渐变窄的层。
在形成模制结构110之后，在水平半导体层100的顶表面上形成上填充绝缘层150。在实施例中，上填充绝缘层150形成在水平半导体层100的整个顶表面上。上填充绝缘层150可以具有基本平坦的顶表面。在实施例中，在模制结构110上沉积比模制结构110厚的填充绝缘层，然后对填充绝缘层执行平坦化工艺以形成上填充绝缘层150。
参照图3和图17，形成贯通孔TH以穿透模制结构110和水平半导体层100。在实施例中，贯通孔TH暴露下填充绝缘层50。贯通孔TH可以与模制结构110的阶梯结构间隔开。备选地，贯通孔TH可以穿透模制结构110的阶梯结构的一部分。
在实施例中，贯通孔TH的形成包括：在模制结构110上形成具有开口的掩模图案(未示出)，以及通过使用掩模图案作为蚀刻掩模来各向异性地蚀刻模制结构110和水平半导体层100。在实施例中，各向异性蚀刻是消减微加工技术，旨在沿特定方向去除材料以获得复杂的形状或平坦形状。
在实施例中，随着3D半导体存储器件的集成密度增加，模制结构110的高度增加。因此，贯通孔TH的高宽比可以增加。在实施例中，具有大高宽比的贯通孔TH的底部宽度Wa小于其顶部宽度Wb，因此贯通孔TH可以具有渐缩形状。换句话说，贯通孔TH可以具有一个或多个倾斜侧壁。
参照图3和图18，去除由贯通孔TH暴露的牺牲层SL的一部分以形成凹进区域RS，每个凹进区域RS限定在竖直方向上彼此相邻的绝缘层ILD之间。换句话说，模制结构110可以具有限定有凹进区域RS的一个或多个侧壁。
在实施例中，凹进区域RS的形成包括：通过使用相对于绝缘层ILD和水平半导体层100具有蚀刻选择性的蚀刻配方来各向同性地蚀刻牺牲层SL的暴露部分。各向同性蚀刻可以指湿法蚀刻或化学蚀刻。在实施例中，各向同性蚀刻使用蚀刻剂溶液来去除这些部分。例如，当牺牲层SL是氮化硅层并且绝缘层ILD和缓冲绝缘层111是氧化硅层时，可以使用包括磷酸的蚀刻溶液来执行各向同性蚀刻工艺。
参照图3和图19，形成贯通绝缘图案200以填充凹进区域RS和贯通孔TH。在实施例中，贯通绝缘图案200的形成包括：用绝缘材料填充贯通孔TH和凹进区域RS，以及平坦化绝缘材料直到暴露出模制结构110的顶表面。
在实施例中，贯通绝缘图案200包括与模制结构110的绝缘层ILD的绝缘材料不同的绝缘材料。例如，贯通绝缘图案200可以包括高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)层、等离子体增强的原硅酸四乙酯(PE-TEOS)层、O3-原硅酸四乙酯(O3-TEOS)层、未掺杂硅玻璃(USG)层、磷硅玻璃(PSG)层、硼硅玻璃(BSG)层、硼磷硅玻璃(BPSG)层、氟化硅酸盐玻璃(FSG)层、旋涂玻璃(SOG)层、东燃硅氮烷(TOSZ)层或其任何组合。在实施例中，贯通绝缘图案200由具有优异间隙填充特性的S0G层形成。在实施例中，绝缘层ILD包括TEOS层，并且贯通绝缘图案200包括SOG层。
参考图3和图20，形成单元竖直结构VS和虚设竖直结构DVS以穿透模制结构110。在实施例中，单元竖直结构VS和虚设竖直结构DVS与贯通绝缘图案200间隔开，并且虚设竖直结构DVS穿透模制结构110的阶梯结构。在实施例中，虚设竖直结构DVS具有与单元竖直结构VS基本相同的结构。然而，在示例性实施例中，虚设竖直结构DVS的宽度大于单元竖直结构VS的宽度。一些虚设竖直结构可以设置在贯通绝缘图案200和模制结构110之间的边界处，并且可以穿透贯通绝缘图案200的上部。
在实施例中，单元竖直结构VS和虚设竖直结构DVS的形成包括：形成穿透模制结构110的竖直孔以暴露水平半导体层100，以及在每个竖直孔中形成下半导体图案LSP和上半导体图案USP，如以上参考图6A所述。在实施例中，略去了下半导体图案LSP的形成。在实施例中，在形成上半导体图案USP之前，在每个竖直孔中形成竖直绝缘图案VP。在实施例中，竖直绝缘图案VP的形成包括：在具有下半导体图案LSP的竖直孔的内侧壁上沉积具有均匀厚度的竖直绝缘层和第一半导体层，以及各向异性地蚀刻第一半导体层和竖直绝缘层以暴露下半导体图案LSP的一部分。
参照图3和图21，在上填充绝缘层150以及竖直结构VS和DVS的顶表面上形成第一层间绝缘层151。在形成第一层间绝缘层151之后，形成电极分离区ESR以穿透第一层间绝缘层151和模制结构110。在实施例中，电极分离区ESR暴露水平半导体层100。在实施例中，通过各向异性地蚀刻第一层间绝缘层151和模制结构110来形成电极分离区ESR。电极分离区ESR的形成可以暴露模制结构110的侧壁。
电极分离区ESR可以在第一方向D1上从单元阵列区CAR延伸到连接区CNR上。在实施例中，一些电极分离区ESR在第一方向D1上的长度比其他电极分离区ESR在第一方向D1上的长度短。可以通过形成电极分离区ESR来形成在第二方向D2上彼此间隔开的多个子模制结构。
接下来，去除由电极分离区ESR暴露的牺牲层SL以形成栅极区GR。在实施例中，通过使用相对于缓冲绝缘层111、绝缘层ILD、单元竖直结构VS、虚设竖直结构DVS和水平半导体层100具有蚀刻选择性的蚀刻配方，各向同性地蚀刻牺牲层SL来形成栅极区GR。在实施例中，通过各向同性蚀刻工艺来完全去除牺牲层SL。例如，当牺牲层SL是氮化硅层并且绝缘层ILD和缓冲绝缘层111是氧化硅层时，可以使用包括磷酸的蚀刻溶液来执行各向同性蚀刻工艺。
在实施例中，每个栅极区GR是设置在竖直方向上彼此相邻的绝缘层ILD之间的空的空间。栅极区GR可以暴露竖直结构VS和DVS的部分侧壁。另外，栅极区GR可以暴露贯通绝缘图案200的侧壁。
在形成栅极区GR时，单元竖直结构VS和虚设竖直结构DVS可以防止限定栅极区GR的绝缘层ILD坍塌。另外，贯通绝缘图案200的突起可以防止与贯通绝缘图案200相邻的绝缘层ILD在形成栅极区GR时坍塌。
参照图3和图22，在栅极区GR中形成水平绝缘图案(参见图6A和图6B的HP)以及电极GGE、CGE和SGE，因此在水平半导体层100上形成电极结构ST。
在实施例中，在具有栅极区GR的模制结构110上依次沉积水平绝缘层、阻挡金属层(例如，氮化钛TiN、氮化钽TaN或氮化钨WN)和金属层(例如，钨W)。可以去除栅极区GR外部的金属层和阻挡金属层，以形成水平绝缘图案HP及电极GGE、CGE和SGE。水平绝缘图案HP可以是NAND闪存器件的数据存储层的一部分，并且可以包括氧化硅层和/或高k介电层。
在形成电极GGE、CGE和SGE之后，在由电极分离区ESR暴露的水平半导体层100中形成公共源极区CSR，然后用绝缘材料SS填充电极分离区ESR。例如，公共源极区CSR可以包括N型掺杂剂(例如，砷(As)或磷(P))。随后，形成公共源极插塞CPLG以穿透填充电极分离区ESR的绝缘材料SS。公共源极插塞CPLG连接到公共源极区CSR。
参照图3和图23，在第一层间绝缘层151上形成第二层间绝缘层153。在示例性实施例中，接下来对第二层间绝缘层153和第一层间绝缘层151、贯通绝缘图案20()和上填充绝缘层150执行图案化工艺，以形成接触孔VH、CH1、CH2和BH。
在实施例中，通孔VH穿透第一层间绝缘层151和第二层间绝缘层153以及贯通绝缘图案200以暴露外围电路互连线33。在实施例中，单元接触孔CH1穿透连接区CNR上的第一层间绝缘层151和第二层间绝缘层153以及上填充绝缘层150，以分别暴露电极SGE、CGE和GGE的端部。连接接触孔CH2可以与电极结构ST间隔开。在实施例中，连接接触孔CH2暴露外围电路互连线33。在实施例中，位线接触孔BH暴露单元阵列区CAR上的单元竖直结构VS。
在实施例中，随后用导电材料填充接触孔VH、CH1、CH2和BH，从而形成位线接触插塞BPLG、贯通插塞TPLG、接触插塞PLGa和PLGb以及连接接触插塞PPLG，如参考图5A和图5B所述。例如，填充位线接触孔BH形成位线接触插塞BPLG，填充通孔VH形成贯通插塞TPLG，填充单元接触孔CH1形成接触插塞PLGa和PLGb，并且填充接触孔CH2形成连接接触插塞PPLG。之后，在第二层间绝缘层153上形成上述位线BL以及第一导线CLa和第二导线CLb。
图24至图28是示出根据本发明构思的示例性实施例的制造3D半导体存储器件的方法的截面图。在下文中，为了便于说明，将省略或简要地描述与图16至图23的上述实施例中相同的技术特征。
参照图24，形成贯通孔TH以穿透模制结构110和水平半导体层100，如以上参照图17所述，然后使通过贯通孔TH暴露的水平半导体层100的侧壁横向地或水平地凹进以形成下部凹进区域RS1。
在实施例中，下部凹进区域RS1的形成包括以下工艺：通过使用相对于缓冲绝缘层111、牺牲层SL、绝缘层ILD和下填充绝缘层50具有蚀刻选择性的蚀刻配方来蚀刻水平半导体层100的一部分。蚀刻水平半导体层100的工艺可以使用化学物理蚀刻方法例如反应离子蚀刻(RIE)方法、使用蚀刻剂的湿法蚀刻方法、化学热解蚀刻方法(例如，气相蚀刻(GPE)方法)或其任何组合。
下部凹进区域RS1可以由缓冲绝缘层111的底表面、下填充绝缘层50的顶表面和水平半导体层100的凹进侧壁来限定。例如，缓冲绝缘层111的一部分底表面与水平半导体层100接触，并且缓冲绝缘层111的另一部分底表面由下部凹进区域RS1暴露。由于形成下部凹进区域RS1，所以增加了暴露下填充绝缘层50的贯通孔TH的底部宽度。
另一方面，如图25所示，在形成下部凹进区域RS1之前或之后，如以上参照图18所述，在绝缘层ILD之间形成上部凹进区域RS2。
参照图26，在形成图24的下部凹进区域RS1之后，形成贯通绝缘图案200以填充下部凹进区域RS1和贯通孔TH。在本实施例中，贯通绝缘图案200的底部宽度大于贯通绝缘图案200的顶部宽度。接下来，形成单元竖直结构VS和虚设竖直结构DVS以穿透模制结构110，如上面参考图20所述。
参照图27，在形成单元竖直结构VS和虚设竖直结构DVS之后形成第一层间绝缘层151。第一层间绝缘层151可以覆盖单元竖直结构VS和虚设竖直结构DVS以及上填充绝缘层150的顶表面。
随后，如以上参考图21和图22所述，以电极GGE、CGE和SGE替代牺牲层SL，因此在水平半导体层100上形成其中电极GGE、CGE和SGE以及绝缘层ILD在竖直方向上交替堆叠的电极结构ST。
参照图28，在第一层间绝缘层151上形成第二层间绝缘层153。接下来，如参考图23所述，形成通孔VH、连接接触孔CH2、单元接触孔CH1和位线接触孔BH。
根据示例性实施例，由于水平半导体层100的侧壁从电极结构ST的至少一些绝缘层ILD的侧壁横向凹进，所以在形成通孔VH时，水平半导体层100和通孔VH之间的距离增加。因此，可以增加形成通孔VH的工艺的工艺裕度。另外，水平半导体层100的侧壁的横向凹进可以防止或减少水平半导体层100与形成在通孔VH中的贯通插塞TPLG之间的电短路。
根据本发明构思的示例性实施例，电极的侧壁和水平半导体层的侧壁从绝缘层的侧壁横向凹进，因此可以增加贯通插塞与电极之间的距离以及贯通插塞与水平半导体层之间的距离。在实施例中，贯通插塞将单元阵列结构连接到设置在单元阵列结构下方的外围逻辑结构。结果，可以防止或减少贯通插塞与电极结构之间的电短路以及贯通插塞和水平半导体层之间的电短路。
在实施例中，贯通互连结构的贯通绝缘图案包括朝向电极结构的电极横向突出的突起。在制造3D半导体存储器件时，可以在绝缘层之间提供贯通绝缘图案的突起以支撑绝缘层。结果，贯通互连结构可以防止与其之邻的模制结构坍塌。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域技术人员应清楚，在不脱离本发明构思的精神和范围的情况下，可以对这些实施例进行各种改变和修改。

Claims (25)

1.一种三维3D半导体存储器件，包括：
外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；
水平半导体层，设置在所述外围逻辑结构上；
电极结构，包括竖直地交替堆叠在所述水平半导体层上的多个电极和绝缘层；以及
贯通互连结构，穿透所述电极结构和所述水平半导体层，并且包括连接到所述外围逻辑结构的贯通插塞，
其中，所述绝缘层中的第一绝缘层的侧壁与所述贯通插塞间隔开第一距离，并且
其中，所述电极中的第一电极的侧壁与所述贯通插塞间隔开大于所述第一距离的第二距离。
2.根据权利要求1所述的3D半导体存储器件，其中，所述水平半导体层的侧壁与所述贯通插塞间隔开第三距离，并且所述第三距离大于所述电极结构的侧壁与所述贯通插塞之间的最小距离。
3.根据权利要求2所述的3D半导体存储器件，其中，所述水平半导体层的侧壁与所述贯通插塞之间的第三距离不同于所述第二距离。
4.根据权利要求1所述的3D半导体存储器件，其中，相比于距所述第一绝缘层而言，所述水平半导体层更靠近所述第一电极。
5.根据权利要求1所述的3D半导体存储器件，其中，所述贯通插塞和与所述绝缘层中最上面的绝缘层相对应的第二绝缘层之间的距离大于所述第一距离。
6.根据权利要求1所述的3D半导体存储器件，其中，所述贯通插塞与所述电极的侧壁之间的距离随着从所述水平半导体层到每个电极的竖直距离增加而增加。
7.根据权利要求1所述的3D半导体存储器件，其中，所述贯通插塞与所述绝缘层的侧壁之间的距离随着从所述水平半导体层到每个绝缘层的竖直距离增加而增加。
8.根据权利要求1所述的3D半导体存储器件，其中，所述贯通互连结构还包括围绕所述贯通插塞的贯通绝缘图案，并且
其中，所述贯通绝缘图案包括朝向所述电极横向突出且设置在所述绝缘层之间的突起。
9.根据权利要求8所述的3D半导体存储器件，其中，所述贯通绝缘图案的底表面的底部宽度小于所述贯通绝缘图案的顶表面的顶部宽度。
10.根据权利要求8所述的3D半导体存储器件，其中，所述电极结构的绝缘层包括第一绝缘材料，并且
其中，所述贯通绝缘图案包括与所述第一绝缘材料不同的第二绝缘材料。
11.根据权利要求1所述的3D半导体存储器件，其中，所述水平半导体层包括单元阵列区和连接区，
其中，所述电极结构从所述单元阵列区延伸到所述连接区上，并且在所述连接区上具有阶梯结构，并且
其中，所述贯通互连结构与所述电极结构的阶梯结构间隔开。
12.根据权利要求11所述的3D半导体存储器件，还包括：
单元竖直结构，穿透所述单元阵列区上的电极结构；以及
虚设竖直结构，穿透所述连接区上的所述电极结构的阶梯结构，
其中，所述单元竖直结构和所述虚设竖直结构中的每一个包括：
半导体图案，连接到所述水平半导体层；以及
数据存储层，围绕所述半导体图案的侧壁。
13.根据权利要求1所述的3D半导体存储器件，还包括：
接触插塞，连接到所述电极结构的电极；以及
导线，将所述贯通插塞连接到所述接触插塞之一。
14.一种三维3D半导体存储器件，包括：
外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；
水平半导体层，设置在所述外围逻辑结构上；
电极结构，包括竖直地交替堆叠在所述水平半导体层上的多个电极和绝缘层，所述电极结构在竖直方向上彼此相邻的绝缘层之间具有多个凹进区域；
贯通绝缘图案，穿透所述电极结构的一部分和所述水平半导体层的一部分，并且填充所述电极结构的凹进区域；以及
多个贯通插塞，穿透所述贯通绝缘图案并且连接到所述外围逻辑结构。
15.根据权利要求14所述的3D半导体存储器件，其中，所述水平半导体层的侧壁与所述贯通插塞中的第一贯通插塞间隔开第一距离，并且
其中，所述电极中的最下面的电极的侧壁与所述第一贯通插塞间隔开不同于所述第一距离的第二距离。
16.根据权利要求15所述的3D半导体存储器件，其中，所述第一距离大于所述第一贯通插塞与具有所述凹进区域的电极结构的侧壁之间的最小距离。
17.根据权利要求14所述的3D半导体存储器件，其中，所述电极结构的绝缘层包括第一绝缘材料，并且
其中，所述贯通绝缘图案包括与所述第一绝缘材料不同的第二绝缘材料。
18.根据权利要求14所述的3D半导体存储器件，其中，所述贯通绝缘图案的底表面的底部宽度小于所述贯通绝缘图案的顶表面的顶部宽度。
19.根据权利要求14所述的3D半导体存储器件，其中，所述贯通插塞与所述电极的凹进侧壁之间的距离随着从所述水平半导体层到每个电极的竖直距离增加而增加。
20.一种三维3D半导体存储器件，包括：
外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；
水平半导体层，设置在所述外围逻辑结构上；
电极结构，包括竖直地交替堆叠在所述水平半导体层上的多个电极和绝缘层；以及
贯通互连结构，穿透所述电极结构和所述水平半导体层，并且包括连接到所述外围逻辑结构的贯通插塞，
其中，所述贯通插塞与所述水平半导体层的侧壁间隔开第一距离，并且所述第一距离大于所述电极结构的侧壁与所述贯通插塞之间的最小距离。
21.根据权利要求20所述的3D半导体存储器件，其中，所述电极结构的侧壁与所述贯通互连结构相邻，并且包括在竖直方向上彼此相邻的绝缘层之间的凹进区域。
22.根据权利要求21所述的3D半导体存储器件，其中，所述贯通互连结构还包括围绕所述贯通插塞的贯通绝缘图案，并且
其中，所述贯通绝缘图案包括填充所述电极结构的凹进区域的突起。
23.根据权利要求20所述的3D半导体存储器件，其中，所述电极结构的侧壁与所述贯通插塞之间的距离随着距所述电极结构的底表面的竖直距离增加而增加。
24.根据权利要求20所述的3D半导体存储器件，其中，所述贯通插塞与所述电极中的最下面的电极的侧壁之间的距离不同于所述第一距离。
25.根据权利要求20所述的3D半导体存储器件，其中，所述贯通插塞与所述电极中的最下面的电极的侧壁之间的距离大于所述贯通插塞与所述绝缘层中的最下面的绝缘层的侧壁之间的距离。
CN201811462966.1A 2017-12-01 2018-11-30 三维半导体存储器件 Pending CN110021605A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170164120A KR102533145B1 (ko) 2017-12-01 2017-12-01 3차원 반도체 메모리 장치
KR10-2017-0164120 2017-12-01

Publications (1)

Publication Number Publication Date
CN110021605A true CN110021605A (zh) 2019-07-16

Family

ID=66659493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811462966.1A Pending CN110021605A (zh) 2017-12-01 2018-11-30 三维半导体存储器件

Country Status (3)

Country Link
US (1) US10714495B2 (zh)
KR (1) KR102533145B1 (zh)
CN (1) CN110021605A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582424A (zh) * 2019-09-30 2021-03-30 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR20210008983A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 소자
KR20210012710A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 수직형 메모리 장치 및 수직형 메모리 장치 제조 방법
DE102020109687A1 (de) * 2019-07-29 2021-02-04 Samsung Electronics Co., Ltd. Halbleiterspeicherbauelement
KR102638741B1 (ko) * 2019-08-19 2024-02-22 삼성전자주식회사 반도체 메모리 소자
KR102245256B1 (ko) * 2019-08-20 2021-05-03 한양대학교 산학협력단 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20210054373A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
KR20210089358A (ko) 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210107390A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
KR20210115524A (ko) 2020-03-13 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102365326B1 (ko) * 2020-05-25 2022-02-21 한양대학교 산학협력단 벌크 소거 동작을 지원하는 cop 구조가 적용된 3차원 플래시 메모리
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
KR20220009527A (ko) 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR20220036053A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20240196610A1 (en) * 2022-12-07 2024-06-13 Sandisk Technologies Llc Three-dimensional memory device with dielectric fins in staircase region and methods of making thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110220987A1 (en) * 2010-03-10 2011-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20140061751A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20160133638A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Memory cell pillar including source junction plug
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5253875B2 (ja) 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010034109A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP5144698B2 (ja) 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
KR20120003677A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20150371925A1 (en) 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
US9679907B1 (en) * 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110220987A1 (en) * 2010-03-10 2011-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20140061751A1 (en) * 2012-09-05 2014-03-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20160133638A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Memory cell pillar including source junction plug
US20170179151A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582424A (zh) * 2019-09-30 2021-03-30 爱思开海力士有限公司 半导体存储器装置
CN112582424B (zh) * 2019-09-30 2024-09-20 爱思开海力士有限公司 半导体存储器装置

Also Published As

Publication number Publication date
US10714495B2 (en) 2020-07-14
KR20190064852A (ko) 2019-06-11
KR102533145B1 (ko) 2023-05-18
US20190172838A1 (en) 2019-06-06

Similar Documents

Publication Publication Date Title
CN110021605A (zh) 三维半导体存储器件
CN109817628B (zh) 三维半导体存储器件和制造其的方法
CN110634874B (zh) 三维半导体存储器件
JP7300258B2 (ja) ３次元半導体メモリ装置
KR102634947B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102505240B1 (ko) 3차원 반도체 메모리 장치
CN107046037B (zh) 垂直存储器件及其制造方法
CN107039457B (zh) 三维半导体存储器件及其制造方法
KR102419168B1 (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
US10411033B2 (en) Semiconductor device including vertical channel layer
CN108183106B (zh) 半导体器件及制造其的方法
KR102461150B1 (ko) 3차원 반도체 메모리 장치
KR102650539B1 (ko) 3차원 반도체 장치의 제조 방법
KR102483985B1 (ko) 반도체 소자 및 그 제조 방법
KR102432379B1 (ko) 반도체 소자
KR20190025795A (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
CN111863822A (zh) 三维半导体存储器件
KR20200051100A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
CN112838096A (zh) 三维半导体存储器件及其制造方法
KR20170042451A (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination