KR20190006142A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판의 상면에 대해 수직하는 제 1 방향을 따라 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 및 상기 연결 영역에서 상기 전극들의 단부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 기판과 상기 전극들 간의 상기 제 1 방향으로의 거리가 증가할수록, 상기 콘택 플러그들의 바닥면들과 이에 연결되는 상기 전극들의 상면들 간의 거리들이 증가할 수 있다.

Description

3차원 반도체 장치 및 그 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 보다 고집적화된 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판의 상면에 대해 수직하는 제 1 방향을 따라 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것, 및 상기 연결 영역에서 상기 전극들의 단부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 기판과 상기 전극들 간의 상기 제 1 방향으로의 거리가 증가할수록, 상기 콘택 플러그들의 바닥면들과 이에 연결되는 상기 전극들의 상면들 간의 거리들이 증가할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판으로부터 제 1 높이에 배치되는 제 1 전극 및 상기 기판으로부터 제 1 높이보다 큰 제 2 높이에 배치되는 제 2 전극을 포함하는 것, 상기 연결 영역에서 상기 제 1 전극에 접속되는 제 1 콘택 플러그, 및 상기 연결 영역에서 상기 제 2 전극에 접속되는 제 2 콘택 플러그를 포함하되, 상기 제 2 전극의 상면과 상기 제 2 콘택 플러그 바닥면 간의 거리가 상기 제 1 전극의 상면과 상기 제 1 콘택 플러그 바닥면 간의 거리보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판의 상면에 대해 수직하는 제 1 방향으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것, 상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지막, 및 상기 연결 영역에서 상기 식각 정지막을 관통하여 상기 전극들에 각각 연결되는 콘택 플러그들로서, 상기 콘택 플러그들 각각은 상기 제 1 방향으로 연장되는 연장부 및 상기 연장부로부터 수평적으로 돌출되어 상기 전극들과 접촉하는 콘택부를 포함하되, 상기 콘택 플러그들 각각의 바닥면은 상기 각 전극의 상면과 하면 사이에 위치할 수 있다.
본 발명의 실시예들에 따르면, 기판 상에 수직적으로 적층된 전극들이 셀 어레이 영역에서 연결 영역으로 균일한 두께를 가지며 연장될 수 있다. 콘택 플러그들이 전극들 각각에 안정적으로 접속되므로, 수직적으로 인접하는 전극들에 콘택 플러그들이 동시에 연결되어 수직적으로 인접한 전극들이 전기적으로 연결되는 것을 방지할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 6a는 도 5의 A 부분을 확대한 도면이고, 도 6b 및 도 6c는 B 부분을 확대한 도면들이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 8a 및 도 8b는 도 7의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 8c는 도 7의 C 부분을 확대한 도면이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 도면으로서, 도 7의 A 부분 및 B 부분을 각각 확대한 도면들이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 10의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 12의 I-I'선을 따라 자른 단면이다.
도 14 내지 도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
도 20a 및 도 20b는 도 19의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 22a 및 도 22b는 도 21의 A 부분 및 B 부분을 각각 확대한 도면들이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 25 내지 도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 24의 I-I' 선을 따라 자른 단면들이다.
도 33은 도 32의 A 부분을 확대한 도면이다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제 1 영역(R1) 및 제 2 영역(R2)을 포함하는 반도체 기판(10) 상에 하부막(25), 식각 정지막(30), 및 상부막(45)이 차레로 적층될 수 있다.
하부막(25)은 제 1 영역(R1)에서 제 1 두께를 가지며, 제 2 영역(R2)에서 제 1 두께보다 큰 제 2 두께를 가질 수 있다. 제 1 영역(R1)에서 하부막(25)의 상면은 제 2 영역(R2)에서 하부막(25)의 상면보다 아래에 위치할 수 있다. 다시 말해, 제 1 및 제 2 영역들(R1, R2)에서 하부막(25)의 상면은 서로 다른 레벨에 위치할 수 있다.
실시예들에서, 하부막(25)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 하부막(25)은 전계 효과 트랜지스터, 저항, 커패시터, 또는 배선들을 포함할 수도 있다. 다시 말해, 하부막(25)은 도전 패턴들 및 절연막들을 포함할 수 있다.
식각 정지막(30)이 제 1 및 제 2 영역들(R1, R2)에서 실질적으로 균일한 두께를 가지며 하부막(25)의 상면을 덮을 수 있다.
상부막(45)은 제 1 및 제 2 영역들(R1, R2)에서 실질적으로 동일한 레벨에 상면을 가질 수 있다. 일 예로, 상부막(45)은 단일 또는 복수 개의 절연막들을 포함할 수 있다. 다른 예로, 상부막(45)은, 하부막(25)처럼, 도전 패턴들 및 절연막들을 포함할 수 있다.
일 예에서, 하부막(25)과 상부막(45)은 서로 다른 물질들을 포함할 수 있으며, 식각 정지막(30)은 하부막(25) 및 상부막(45)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 보다 상세하게, 식각 정지막(30)은 비정질 보론막을 포함할 수 있으며, 비정질 보론막은 약 90 at% 내지 100 at%의 보론(B; boron)을 포함할 수 있다. 일 예로, 비정질 보론막은 실질적으로 순수(pure) 보론막일 수 있다.
상세하게, 비정질 보론막은 화학기상증착(CVD) 방법, PECVD(Plasma Enhanced CVD) 방법, 또는 HDP-CVD(High Density Plasma CVD) 방법 등을 이용하여 하부막(25) 상에 증착될 수 있다. 비정질 보론막은 약 300℃ 내지 800℃의 공정 온도에서 증착될 수 있으며, 비정질 보론막을 증착하는 동안 하부막(25) 상으로 보론 소스 가스와 퍼지 가스가 제공될 수 있다. 여기서, 보론 소스 가스는 예를 들어, B2H6(Diborane), BH3-NH(CH3)2(Borane-dimethylamine), B[(NCH3)2]3(Tris(dimethylamino)borane)), BCl3(Trichloroborane), 또는 BBr3(Tribromoborane) 등이 사용될 수 있다. 퍼지(purge) 가스는 예를 들어, Ar, He, Ne 등의 불활성 가스 또는 N2 가스 등을 사용할 수 있다.
화학 기상 증착 공정시 보론 소스 가스가 열분해되어 보론이 하부막(25)의 상면에 화학적 또는 물질적 흡착 및 퇴적됨으로써 비정질 보론막이 형성될 수 있다. 이와 같이 형성된 비정질 보론막은 금속 물질, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물에 대해 1000:1 이상의 식각 선택비를 가질 수 있다.
계속해서, 마스크 패턴(MP)이 상부막(45) 상에 형성될 수 있으며, 마스크 패턴(MP)은 제 1 및 제 2 영역들(R1, R2) 각각에서 상부막(45)의 일부분을 노출시킬 수 있다.
도 1b를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 상부막(45)을 이방성 식각함으로써 제 1 및 제 2 영역들(R1, R2)에 제 1 및 제 2 오프닝들(OP1, OP2)이 각각 형성될 수 있다.
제 1 및 제 2 오프닝들(OP1, OP2)은 플라즈마를 이용한 식각 공정을 이용하여 상부막(45)을 이방성 식각함으로써 형성될 수 있다. 예를 들어, 이방성 식각 공정은 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
상부막(45)을 이방성 식각하는 공정은 식각 정지막(30)이 노출될 때까지 수행될 수 있다. 제 1 및 제 2 영역들(R1, R2)에서 식각 정지막(30)의 레벨이 서로 다르므로, 제 1 및 제 2 오프닝들(OP1, OP2)에 노출된 식각 정지막(30)의 두께가 달라질 수 있다. 실시예들에 따르면, 상부막(45)에 대한 이방성 식각 공정시, 플라즈마 및 이온들에 의해 식각 정지막(30)이 물리적으로 식각될 수 있다.
제 2 오프닝(OP2)에 노출된 식각 정지막(30)의 두께가 제 1 오프닝(OP1)에 노출된 식각 정지막(30)의 두께보다 작을 수 있다. 즉, 제 1 영역(R1)에서 상부막(45)에 대한 이방성 식각 공정 동안 제 2 영역(R2)에서 제 2 오프닝(OP2)에 노출된 식각 정지막(30)의 상면이 리세스될 수도 있다.
이와 달리, 제 1 영역(R1)에서 상부막(45)에 대한 이방성 식각 공정 동안 제 2 오프닝(OP2)에 노출된 식각 정지막(30)의 일부가 식각되어 하부막(25)의 일부가 제 2 오프닝(OP2)에 노출될 수도 있다. 이에 더하여, 제 1 오프닝(OP1)을 형성하는 동안 제 2 오프닝(OP2)에 노출된 하부막(25)의 상면이 리세스될 수도 있다.
계속해서 도 1c를 참조하면, 제 1 및 제 2 오프닝들(OP1, OP2)에 노출된 식각 정지막(30)에 대한 등방성 식각 공정이 수행될 수 있다. 등방성 식각 공정에 의해 식각 정지막(30)을 관통하여 하부막(25)의 일부를 노출시키는 제 1 및 제 2 하부 홀들(HR1, HR2)이 형성될 수 있다.
식각 정지막(30)에 대한 등방성 식각 공정시 하부막(25) 및 상부막(45)들에 대해 식각 선택성을 갖는 습식 식각액이 사용될 수 있다. 실시예들에서, 비정질 보론막으로 이루어진 식각 정지막(30)은 과산화수소(H2O2)를 포함하는 습식 식각액(예를 들어, SC1 용액)을 이용하여 등방성 식각될 수 있다.
상세하게, 비정질 보론막은 과산화수소(H2O2)를 포함하는 습식 식각액에서 약 0.8 nm/min 이상의 식각 속도를 나타낼 수 있다. 비정질 보론막은 질산(HNO3), 수산화나트륨(NaOH), 염산(HCl), 황산(H2SO4) 및/또는 인산(H3PO4)을 포함하는 습식 식각액들 내에서 약 0.2 nm/min 미만, 바람직하게는 약 0.1nm/min 미만, 더욱 바람직하게는 0.05 nm/min 미만의 식각 속도들을 나타낼 수 있다.
실시예들에 따르면, 제 1 및 제 2 영역들(R1, R2)에서 제 1 및 제 2 오프닝들(OP1, OP2)에 노출된 식각 정지막(30)의 두께가 다르므로, 식각 정지막(30)에 대한 등방성 식각 공정에 의해 형성된 제 1 및 제 2 하부 홀들(HR1, HR2)의 측벽 프로파일이 서로 다를 수 있다.
일 예로, 제 1 하부 홀(HR1)의 폭은 식각 정지막(30)의 상면에서 하면으로 갈수록 감소할 수 있으며, 제 2 하부 홀(HR2)의 폭은 식각 정지막(30)의 상면 및 하면에서 실질적으로 동일할 수 있다. 제 1 하부 홀(HR1)은 경사진 측벽을 가질 수 있으며, 제 2 하부 홀(HR2)은 라운드진 측벽을 가질 수 있다.
도 1d를 참조하면, 제 1 및 제 2 하부 홀들(HR1, HR2) 및 제 1 및 제 2 오프닝들(OP1, OP2) 내에 도전 물질을 충진시켜 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)을 각각 형성할 수 있다. 또한, 도전 패턴들(CP)이 제 1 및 제 2 콘택 플러그들(PLG1, PLG2) 상에 각각 형성될 수 있다. 이와 같이 형성된 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)은 하부막(25)과 직접 접촉할 수 있으며, 제 1 및 제 2 콘택 플러그들(PLG1, PLG2) 각각은 식각 정지막(30) 내에서의 제 1 폭이 상부막(45) 내에서 제 2 폭보다 클 수 있다.
한편, 도 1e에 도시된 실시예에 따르면, 제 2 영역(R2)에서 제 2 오프닝(OP2)을 형성하는 동안 하부막(25)의 상면 일부가 리세스될 수 있다. 이에 따라 제 2 영역(R2)에서 제 2 콘택 플러그(PLG2)의 하면은 하부막(25)의 상면보다 아래에 위치할 수도 있다. 그리고, 제 2 콘택 플러그(PLG2)는 식각 정지막(30) 내에서 최대 폭을 가질 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀은 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또한, 각각의 셀 스트링들(CSTR)에서 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터들은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다. 도 6a는 도 5의 A 부분을 확대한 도면이며, 도 6b 및 도 6c는 도 5의 B 부분을 확대한 도면들이다.
도 4 및 도 5를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 연결 영역(CNR)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 인접할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
복수 개의 전극 구조체들(ST)이 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 버퍼 절연막(11)이 전극 구조체들(ST)과 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
공통 소오스 영역들(CSR)이 서로 인접하는 전극 구조체들(ST) 사이에서 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
전극 구조체들(ST) 각각은 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 전극들(ELa, ELb) 및 절연막들(ILD)을 포함할 수 있다. 전극들(ELa, ELb)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극(ELa, ELb)의 두께보다 작을 수 있다. 전극들(ELa, ELb)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
실시예들에 따르면, 전극 구조체들(ST)은 하부 구조체 및 하부 구조체 상의 상부 구조체를 포함할 수 있다. 여기서, 하부 구조체는 기판(10) 상에 번갈아 적층된 복수 개의 제 1 전극들(ELa) 및 절연막들(ILD)을 포함하고, 상부 구조체는 하부 구조체 상에 번갈아 적층된 복수 개의 제 2 전극들(ELb) 및 절연막들(ILD)을 포함할 수 있다.
전극 구조체들(ST)은 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 상세하게, 제 1 및 제 2 전극들(ELa, ELb)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 제 1 및 제 2 전극들(ELa, ELb)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다.
제 1 및 제 2 전극들(ELa, ELb) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 제 1 및 제 2 전극들(ELa, ELb)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 실시예들에 따르면, 연결 영역(CNR)에서 제 1 및 제 2 전극들(ELa, ELb) 각각의 패드부는 그것의 바로 위에 위치하는 절연막(ILD)에 의해 노출될 수 있다. 다시 말해, 제 1 및 제 2 전극들(ELa, ELb) 각각의 제 1 방향(D1)으로의 길이는 제 1 및 제 2 전극(ELa, ELb)의 바로 위에 위치하는 절연막(ILD)의 제 1 방향(D1) 길이보다 클 수 있다.
제 1 및 제 2 전극들(ELa, ELb) 각각은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 실질적으로 균일한 두께를 가지며 연장될 수 있다. 제 1 및 제 2 전극들(ELa, ELb)의 상면들은 그것들의 바로 위에 위치하는 절연막들(ILD)의 하면들 아래에 각각 위치할 수 있다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 제 1 및 제 2 전극들(ELa, ELb)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들로 사용될 수 있다. 예를 들어, 제 1 및 제 2 전극들(ELa, ELb)은 도 3을 참조하여 설명된 접지 선택 라인(GSL), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 각각을 관통하여 기판(10)에 연결될 수 있다. 일 예로, 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다.
수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 비트라인 패드(PAD)가 위치할 수 있다. 수직 구조체들(VS)은 도 2를 참조하여 설명된 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널들로써 사용될 수 있다.
일 예로, 수직 구조체들(VS) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 상부 반도체 패턴(USP)의 내부는 절연 물질 또는 에어(air)로 채워질 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
수직 절연 패턴(VP)이 전극 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 수직 구조체들(VS)을 측벽들을 둘러쌀 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 실시예들에서, 수직 절연 패턴(VP)은, NAND 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 이와 달리, 수직 절연 패턴(VP)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다. 일 예로, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 메모리 요소의 일부로서 전하 저장막 및 터널 절연막을 포함할 수 있다. 다른 예로, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 메모리 요소의 일부로서 블록킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수도 있다.
나아가, 수평 절연 패턴(HP)이 제 1 및 제 2 전극들(ELa, ELb)의 일측벽들과 수직 절연 패턴(VP) 사이에서 제 1 및 제 2 전극들(ELa, ELb)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 메모리 요소의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다. 실시예들에 따르면, 수평 절연 패턴(HP)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 수평적으로 연장될 수 있다. 이에 따라, 수평 절연 패턴(HP)의 일부분은 도 6a 및 도 6b에 도시된 바와 같이, 식각 정지막(30)과 제 1 및 제 2 전극들(ELa, ELb)의 상면들 사이에 배치될 수 있다.
실시예들에 따르면, 전극 구조체들(ST)이 배치된 기판(10) 전면에 식각 정지막(30) 및 평탄 절연막(40)이 차례로 적층될 수 있다. 식각 정지막(30)은 전극 구조체들(ST)과 평탄 절연막(40) 사이에 개재될 수 있으며, 실질적으로 균일한 두께를 가질 수 있다. 즉, 식각 정지막(30)은 전극 구조체(ST)의 계단 구조의 표면을 컨포말하게 덮을 수 있다. 다시 말해, 식각 정지막(30)은 연결 영역(CNR)에서 제 1 및 제 2 전극들(ELa, ELb)의 상면들을 덮을 수 있다.
식각 정지막(30)은 전극 구조체(ST)의 제 1 및 제 2 전극들(ELa, ELb) 및 절연막들(ILD)과 평탄 절연막(40)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 실시예들에서, 식각 정지막(30)은 도 1a 내지 도 1e를 참조하여 설명한 바와 같이, 식각 선택성이 우수한 절연 물질인 비정질 보론막일 수 있다. 앞서 설명한 바와 같이, 비정질 보론막은 약 90 at% 내지 100at% 함량의 보론으로 이루어질 수 있다. 비정질 보론막은 실리콘 질화막, 실리콘 산화막, 및 금속 물질에 대해 우수한 식각 선택성을 가질 수 있다.
나아가, 식각 정지막(30)은 도 6a 및 도 6b에 도시된 바와 같이, 연결 영역(CNR)에서 제 1 및 제 2 전극들(ELa, ELb) 각각의 상면을 덮는 수평 절연 패턴(HP)의 일부분과 직접 접촉할 수 있다.
평탄 절연막(40)은 연결 영역(CNR)에서 전극 구조체들(ST)을 덮을 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(40)은 식각 정지막(30)에 대해 식각 선택성를 갖는 절연 물질을 포함할 수 있으며, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 나아가, 제 1 층간 절연막(50)이 평탄 절연막(40) 상에 배치될 수 있으며, 수직 구조체들(VS)의 상면들을 덮을 수 있다. 평탄 절연막(40) 및 제 1 층간 절연막(50)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
실시예들에 따르면, 콘택 플러그들(PLG1, PLG2)이 연결 영역(CNR)에서 제 1 층간 절연막(50), 평탄 절연막(40), 및 식각 정지막(30)을 관통하여, 제 1 및 제 2 전극들(ELa, ELb)의 패드부들 각각에 접속될 수 있다. 콘택 플러그들(PLG1, PLG2) 각각은 절연막들(ILD)의 일측벽들로부터 이격되어 배치될 수 있다.
콘택 플러그들(PLG1, PLG2) 상면들은 기판(10)의 상면으로부터 실질적으로 동일한 높이에 위치할 수 있다. 일 예로, 콘택 플러그들(PLG1, PLG2)의 상면들은 제 1 층간 절연막(50)의 상면과 실질적으로 공면을 이룰 수 있다. 제 3 방향(D3)으로 콘택 플러그들(PLG1, PLG2)의 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 콘택 플러그들(PLG1, PLG2) 각각은 TiN, TaN, 또는 WN와 같은 금속 질화물로 이루어진 배리어 금속막 및 Al, Ti, Ta, Co, 또는 Cu와 같은 금속 물질로 이루어진 금속막을 포함할 수 있다.
실시예들에 따르면, 콘택 플러그들(PLG1, PLG2)은 전극 구조체(ST)의 제 1 전극들(ELa)과 각각 접속되는 제 1 콘택 플러그들(PLG1) 및 전극 구조체(ST)의 제 2 전극들(ELb)과 각각 접속되는 제 2 콘택 플러그들(PLG2)을 포함할 수 있다.
최상층의 제 2 전극(ELb)에 접속되는 제 2 콘택 플러그(PLG)의 바닥면은 최상층 제 2 전극(ELb)의 상면과 하면 사이에 위치할 수 있다. 그리고, 최하층의 제 1 전극(ELa)에 접속되는 제 1 콘택 플러그(PLG1)의 바닥면은 최하층 제 1 전극(ELa)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 나아가, 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 바닥면의 위치가 제 1 및 제 2 전극들 (ELa, ELb) 각각의 상면으로부터 서로 다를 수 있다.
제 1 및 제 2 콘택 플러그들(PLG1, PLG2) 각각은, 도 6a 및 도 6b에 도시된 바와 같이, 제 3 방향(D3)으로 연장되는 연장부(EP1, EP2) 및 연장부(EP1, EP2)로부터 수평적으로 돌출되는 콘택부(CP1, CP2)를 포함할 수 있다.
제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 연장부들(EP1, EP2)은 제 1 층간 절연막(50) 및 평탄 절연막(40)을 관통할 수 있다. 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 연장부들(EP1, EP2)은 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)이 셀 어레이 영역(CAR)에 인접할수록 제 3 방향(D3)으로의 길이가 감소할 수 있다. 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 콘택부들(CP1, CP2)은 식각 정지막(30)을 관통하며 제 1 및 제 2 전극들(ELa, ELb)과 각각 직접 접촉할 수 있다. 또한, 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 콘택부들(CP1, CP2)은 수평 절연 패턴(HP)을 관통할 수 있다. 제 1 및 제 2 콘택 플러그들(PLG1, PLG2) 각각에서 콘택부(CP1, CP2)의 폭은 연장부(EP1, EP2)의 폭보다 클 수 있다. 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)은 콘택부들(CP1, CP2)에서 최대 폭을 가질 수 있다.
실시예들에 따르면, 제 1 콘택 플러그(PLG1)의 콘택부(CP1)와 제 2 콘택 플러그(PLG2)의 콘택부(CP2)의 형태가 서로 다를 수 있다. 일 예로, 제 1 콘택 플러그(PLG1)에서 콘택부(CP1)의 측벽 프로파일은 제 2 콘택 플러그(PLG2)에서 콘택부(CP2)의 측벽 프로파일과 다를 수 있다. 예를 들어, 제 1 콘택 플러그(PLG1)의 콘택부(CP1)는 경사진 측벽을 가질 수 있으며, 제 2 콘택 플러그(PLG2)의 콘택부(CP2)는 라운드진 측벽을 가질 수 있다.
이에 더하여, 제 2 콘택 플러그들(PLG2)은 콘택부(CP2)로부터 제 2 전극(ELb)의 상면 아래로 연장된 리세스부(RP)를 포함할 수 있다. 리세스부(RP)의 폭은 콘택부(CP2)의 최소 폭보다도 작을 수 있다. 제 1 콘택 플러그들(PLG1) 중 일부 또한, 제 2 콘택 플러그들(PLG2)처럼, 제 1 전극(ELa)의 상면 아래로 연장된 리세스부를 가질 수도 있다.
도 6a 및 도 6b를 참조하면, 제 1 콘택 플러그(PLG1)에서 콘택부(CP1)의 최대 폭(W2)은 제 2 콘택 플러그(PLG2)에서 콘택부(CP2)의 최대 폭(W1)과 실질적으로 동일할 수 있다. 그리고, 제 1 콘택 플러그(PLG1)에서 콘택부(CP1)의 하부 폭은 제 2 콘택 플러그(PLG2)에서 콘택부(CP2)의 하부 폭보다 작을 수 있다. 이와 달리, 도 6a 및 도 6c를 참조하면, 제 1 콘택 플러그(PLG1)에서 콘택부(CP1)의 최대 폭(W3)은 제 2 콘택 플러그(PLG2)에서 콘택부(CP2)의 최대 폭(W1)보다 작을 수도 있다.
나아가, 제 2 층간 절연막(60)이 제 1 층간 절연막(50) 상에 배치될 수 있으며, 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)의 상면들을 덮을 수 있다. 셀 어레이 영역(CAR)의 제 2 층간 절연막(60) 상에 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL) 각각은 비트라인 콘택 플러그(BPLG)를 통해 비트 라인 패드들(PAD)에 각각 접속될 수 있다.
연결 영역(CNR)의 제 2 층간 절연막(60) 상에 제 2 방향(D2)으로 연장되는 연결 배선들(ICL)이 배치될 수 있다. 연결 배선들(ICL)은 연결 콘택 플러그들(CNT)을 통해 콘택 플러그들(PLG1, PLG2)과 각각 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 도 8a 및 도 8b는 도 7의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 8c는 도 7의 C 부분을 확대한 도면이다. 도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 도면으로서, 도 7의 A 부분 및 B 부분을 각각 확대한 도면들이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 도시 및 설명은 생략될 수 있다.
도 7, 도 8a, 및 도 8b을 참조하면, 콘택 플러그들(PLG1, PLG2)은 제 1 층간 절연막(50), 평탄 절연막(40), 및 식각 정지막(30)을 관통하여 전극 구조체(ST)의 제 1 및 제 2 전극들(ELa, ELb)에 각각 연결될 수 있다.
이 실시예에서, 콘택 플러그들(PLG1, PLG2)은 상면에서 최대폭을 갖고 바닥면에서 최소 폭을 가질 수 있다. 콘택 플러그들(PLG1, PLG2)의 바닥면들의 위치가 각 제 1 및 제 2 전극들(ELa, ELb)의 상면으로부터 서로 다를 수 있다. 상세하게, 도 8c를 참조하여 설명하면, 기판(10)의 상면으로부터 제 1 및 제 2 전극들(ELa, ELb)의 높이가 증가함에 따라, 제 1 및 제 2 전극들(ELa, ELb) 각각의 상면과 각 콘택 플러그(PLG1, PLG2)의 바닥면 간의 거리(a, b, c)가 증가할 수 있다.
최상층 제 2 전극(ELb)과 연결된 제 2 콘택 플러그(PLG1)의 바닥면은 최상층 제 2 전극(ELb)의 상면과 하면 사이에 위치할 수 있다. 최하층 제 1 전극(ELa)과 연결된 제 1 콘택 플러그(PLG1)의 바닥면은 최하층 제 1 전극(ELa)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 9a 및 도 9b를 참조하면, 최하층 제 1 전극(ELa)에 접속되는 제 1 콘택 플러그(PLG1)의 최소 폭(Wb)은 최상층 제 2 전극(ELb)에 접속되는 제 2 콘택 플러그(PLG2)의 최소 폭(Wa)보다 작을 수 있다. 다시 말해, 제 1 전극(ELa)과 제 1 콘택 플러그(PLG1) 간의 접촉 면적이 제 2 전극(ELb)과 제 2 콘택 플러그(PLG2) 간의 접촉 면적보다 작을 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 11a 및 도 11b는 도 10에 도시된 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 10의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 도시 및 설명은 생략될 수 있다.
도 10, 도 11a, 및 도 11b를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR) 및 버퍼 영역(BFR)을 포함할 수 있다. 연결 영역(CNR)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 인접할 수 있으며, 버퍼 영역(BFR)은 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 셀 어레이 영역(CAR)과 인접할 수 있다.
기판(10) 상에 제 1 방향(D1)으로 연장되는 전극 구조체들(ST)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 앞서 설명한 바와 같이, 전극 구조체들(ST)은 제 3 방향(D3)으로 적층된 제 1 전극들(ELa) 및 제 2 전극들(ELb)을 포함할 수 있다. 전극 구조체들(ST)은 연결 영역(CNR)에서 제 1 계단 구조를 가질 수 있으며, 버퍼 영역(BFR)에서 제 2 계단 구조를 가질 수 있다. 여기서, 제 2 계단 구조는 제 1 계단 구조와 다를 수도 있고, 실질적으로 동일할 수도 있다. 일 예에서, 제 1 계단 구조의 경사도는 제 2 계단 구조의 경사도보다 작을 수 있다.
버퍼 영역(BFR)에 위치하는 전극 구조체(ST)에서 제 1 및 제 2 전극들(ELa, ELb)은 기판(10)의 상면으로부터 멀어질수록 제 1 방향(D1)의 길이 및 제 2 방향(D2)의 길이가 감소될 수 있다. 즉, 제 1 및 제 2 전극들(ELa, ELb)의 수직적 높이가 증가할수록 제 1 및 제 2 전극들(ELa, ELb)의 면적이 감소될 수 있다. 보다 상세히 설명하면, 버퍼 영역(BFR)에 배치된 전극 구조체(ST)의 제 1 및 제 2 전극들(ELa, ELb) 각각은 연결 영역(CNR)에 위치하는 제 1 측벽과 버퍼 영역(BFR)에 위치하는 제 2 측벽을 가질 수 있다. 연결 영역(CNR)에서 제 1 및 제 2 전극들(ELa, ELb)의 제 1 측벽들 간의 거리는 버퍼 영역(BFR)에서 제 1 및 제 2 전극들(ELa, ELb)의 제 2 측벽들 간의 거리보다 클 수 있다.
버퍼 영역(BFR)에 위치하는 전극 구조체(ST)는 희생 절연 패턴들(SLP)을 포함할 수 있다. 희생 절연 패턴들(SLP)은 전극 구조체(ST)를 구성하는 절연막들(ILD)과 다른 절연물질로 이루어질 수 있다. 희생 절연 패턴들(SLP)은 전극 구조체(ST)를 형성할 때 사용되는 희생막들의 일부분일 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.
희생 절연 패턴들(SLP)은 버퍼 영역(BFR)에서 수직적으로 인접하는 절연막들(ILD) 사이에 배치될 수 있으며, 수평적으로 제 1 및 제 2 전극들(ELa, ELb(과 인접할 수 있다. 제 1 및 제 2 전극들(ELa, ELb)과 희생 절연 패턴들(SLP) 사이에 수평 절연 패턴(HP)이 배치될 수 있다.
실시예들에 따르면, 희생 절연 패턴들(SLP)은 식각 정지막(30)과 직접 접촉할 수 있다. 여기서, 식각 정지막(30)은 도 1a 내지 도 1e를 참조하여 설명한 비정질 보론막으로 이루어질 수 있으며, 제 1 및 제 2 전극들(ELa, ELb), 절연막들(ILD), 및 희생 절연 패턴들(SLP)에 대해 식각 선택성을 가질 수 있다.
나아가, 도 10, 도 11a, 및 도 11b에 도시된 실시예에 따르면, 수직 구조체들(VS) 각각은 제 3 방향(D3)을 따라 연장되는 반도체 패턴을 포함할 수 있다. 반도체 패턴은 기판(10)과 직접 접촉할 수 있으며, 컵 형태 또는 U자 형태를 가질 수 있다. 이러한 형태의 반도체 패턴 내부는 절연 물질로 채워질 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 12의 I-I'선을 따라 자른 단면이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 도시 및 설명은 생략될 수 있다.
실시예들에 따르면, 전극 구조체(ST)는 연결 영역(CNR)에서 다양한 형태의 계단 구조를 가질 수 있다. 일 예로, 도 12 및 도 13을 참조하면, 전극 구조체(ST)는 연결 영역(CNR)에서 전극들(ELa, ELb)의 단부들에 의해 제 1 방향(D1)을 따라 정의되는 제 1 계단 구조와 전극들(ELa, ELb)의 단부들에 의해 제 2 방향(D2)을 따라 배열된 정의되는 제 2 계단 구조를 가질 수 있다. 여기서, 제 1 방향(D1)을 따라 정의된 제 1 계단 구조의 경사도가 제 2 방향(D2)을 따라 정의된 제 2 계단 구조의 경사도보다 클 수 있다. 일 예에 따르면 4n+1번째 층에 위치하는 전극들(ELa, ELb)의 단부들이 제 1 방향(D1)을 따라 노출될 수 있다. 그리고 연속적으로 적층된 4개의 전극들(ELa, ELb)의 단부들은 제 2 방향(D2)으로 따라 노출될 수 있다.
이러한 실시예에서, 콘택 플러그들(PLG1, PLG2)은 제 1 방향(D1)을 따라 배열된 콘택 플러그들(PLG1, PLG2)의 길이가 서로 달라질 수 있으며, 제 2 방향(D2)을 따라 배열된 콘택 플러그들(PLG1, PLG2)의 길이 또한 서로 달라질 수 있다. 나아가, 콘택 플러그들(PLG1, PLG2) 각각은 앞서 설명한 것처럼, 연장부 및 콘택부를 포함할 수 있다.
도 14 내지 도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다. 도 20a 및 도 20b는 도 19의 A 부분 및 B 부분을 각각 확대한 도면들이다. 도 22a 및 도 22b는 도 21의 A 부분 및 B 부분을 각각 확대한 도면들이다.
도 4 및 도 14를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(10)을 제공할 수 있다. 기판(10) 상에 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함하는 몰드 구조체(110)가 형성될 수 있다. 선택적으로, 실리콘산화물과 같은 절연물을 제공하여 기판(10)과 몰드 구조체(110) 사이에 버퍼 절연막(11)을 형성할 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
일 예에서, 몰드 구조체(110)는 연결 영역(CNR)에서 절연막들(ILD)의 단부들이 노출되는 계단 구조를 가질 수 있다. 보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체(미도시)를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정에 의해 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)의 외측의 주변 회로 영역을 향해 내려가는 형태의 계단식 구조를 가질 수 있다.
도 4 및 도 15를 참조하면, 몰드 구조체(110)의 연결 영역(CNR)에서 희생막들(SL)의 단부들이 노출되도록 절연막들(ILD)의 단부들이 식각될 수 있다. 연결 영역(CNR)에서 희생막들(SL)의 단부들을 노출시킨 후, 몰드 구조체(110)의 표면을 컨포말하게 덮는 식각 정지막(30)이 형성될 수 있다. 식각 정지막(30)은 연결 영역(CNR)에서 희생막들(SL)의 단부들과 직접 접촉할 수 있다. 식각 정지막(30)은 앞서 도 1a 내지 도 1e를 참조하여 설명된 비정질 보론막일 수 있다.
식각 정지막(30)을 형성한 후, 기판(10) 전면 상에 평탄 절연막(40)이 형성될 수 있다. 평탄 절연막(40)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(40)은 식각 정지막(30)에 대해 식각 선택성를 갖는 물질로 형성될 수 있다.
도 4 및 도 16을 참조하면, 평탄 절연막(40)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110) 및 버퍼 절연막(11)을 관통하는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 연결 영역(CNR)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들이 형성될 수도 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(110), 및 버퍼 절연막(11)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 반도체막을 증착하여 형성될 수 있으며, 하부 반도체 패턴(LSP)과 접촉할 수 있다.
나아가, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 또한, 상부 반도체 패턴들(USP) 각각의 상단에 비트 라인 패드(PAD)가 형성될 수 있다. 비트 라인 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 4 및 도 17을 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(50)이 평탄 절연막(40) 상에 형성될 수 있다. 이어서, 제 1 층간 절연막(50), 평탄 절연막(40), 및 몰드 구조체(110) 패터닝하여 라인 형태의 트렌치들(미도시)이 형성될 수 있다. 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들을 형성함에 따라, 몰드 구조체(110)는 평면적 관점에서 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 트렌치들은 수직 구조체들(VS)과 이격되며, 희생막들(SL)의 측벽들을 노출시킬 수 있다.
트렌치들을 형성한 후, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
이어서, 트렌치들에 노출된 희생막들(SL)을 제거하여 수직적으로 인접하는 절연막들(ILD) 사이에 게이트 영역들(GR)이 각각 형성될 수 있다. 게이트 영역들(GR)은 절연막들(ILD) 및 식각 정지막(30)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막이고, 식각 정지막(30)이 비정질 보론막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 희생막들(SL)을 등방성 식각함으로써 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR) 각각은 수직 절연 패턴(VP)의 일부분을 노출시킬 수 있으며, 연결 영역(CNR)에서 식각 정지막(30)의 일부를 노출시킬 수 있다.
도 4 및 도 18을 참조하면, 게이트 영역들(GR) 내에 수평 절연 패턴들(HP) 및 전극들(ELa, ELb)이 각각 형성될 수 있다. 수평 절연 패턴(HP)들 및 전극들(ELa, ELb)을 형성하는 것은, 게이트 영역들(GR)을 컨포말하게 덮는 수평 절연층을 형성하는 것, 수평 절연층 상에 게이트 영역들(GR)을 채우는 게이트 도전막을 형성하는 것, 및 트렌치들 내에서 게이트 도전막을 제거하여 수직적으로 분리된 전극들(ELa, ELb)을 형성하는 것을 포함할 수 있다. 이에 더하여, 수평 절연층을 형성하기 전에, 최하층 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막)이 형성될 수 있다. 수평 절연 패턴(HP)은 앞서 설명한 것처럼, 데이터 저장막의 일부일 수 있다.
이와 같이, 게이트 영역들(GR)에 전극들(ELa, ELb)을 형성함에 따라, 기판(10) 상에 번갈아 반복적으로 적층된 절연막들(ILD) 및 전극들(ELa, ELb)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 도 4 및 17을 참조하여 설명한 바와 다르게, 전극 구조체들(ST)을 형성한 후에, 전극 구조체들(ST) 사이의 기판(10) 내에 불순물을 도핑하여 공통 소오스 영역들(CSR)이 형성될 수 있다.
도 4, 도 19, 도 20a, 및 도 20b를 참조하면, 전극 구조체(ST)를 형성한 후, 연결 영역(CNR)에서 제 1 층간 절연막(50) 및 평탄 절연막(40)을 패터닝하여 제 1 콘택 홀들(51a) 및 제 2 콘택 홀들(51b)이 형성될 수 있다.
제 1 및 제 2 콘택 홀들(51a, 51b)은 제 1 층간 절연막(50) 상에 마스크 패턴(미도시)을 형성한 후, 제 1 층간 절연막(50) 및 평탄 절연막(40)에 대해 플라즈마를 이용한 이방성 식각 공정을 수행함으로써 형성될 수 있다. 플라즈마를 이용한 이방성 식각 공정시 최하층 제 1 전극(ELa)의 상면을 덮는 식각 정지막(30)이 노출될 때까지 수행될 수 있다.
실시예들에서, 제 1 및 제 2 콘택 홀들(51a, 51b)이 동시에 형성될 수 있으며, 전극 구조체(ST)가 연결 영역(CNR)에서 계단 구조를 가지므로, 이방성 식각 공정시 식각 깊이가 서로 다를 수 있다. 다시 말해, 제 1 및 제 2 콘택 홀들(51a, 51b)의 제 3 방향(D3)으로의 길이가 셀 어레이 영역(CAR)에서 멀어질수록 증가할 수 있다. 이에 따라, 제 3 방향(D3)으로의 길이가 가장 큰 제 1 콘택 홀(51a)은 식각 정지막(30)의 상면이 노출시키는 반면, 제 3 방향(D3)으로의 길이가 가장 작은 제 2 콘택 홀(51b)은 식각 정지막(30)을 관통하여 최상층 제 2 전극(ELb)이 노출될 수 있다. 즉, 제 1 및 제 2 콘택 홀들(51a, 51b)의 바닥면들의 위치가 서로 다를 수 있다.
보다 상세하게, 제 1 및 제 2 콘택 홀들(51a, 51b)을 형성시, 제 1 콘택 홀들(51a) 보다 제 2 콘택 홀들(51b)에서 먼저 식각 정지막(30)이 노출될 수 있으며, 제 2 콘택 홀들(51b)에 노출된 식각 정지막(30)의 일부분들은 플라즈마에 의해 물리적으로 오버 식각(over etch)될 수 있다. 이에 따라, 제 2 콘택 홀들(51b)은 식각 정지막(30)을 관통할 수 있다. 또한, 제 2 콘택 홀들(51b)을 형성시 연결 영역(CNR)에서 제 2 전극들(ELb)의 상면들이 리세스될 수 있으며, 제 2 전극들(ELb)의 리세스 깊이는 기판(10)으로부터의 거리가 멀수록 증가할 수 있다. 다시 말해, 제 2 콘택 홀들(51b) 각각에서 노출되는 제 2 전극들(ELb)의 두께가 서로 다를 수 있다. 여기서, 제 2 콘택 홀들(51b)의 바닥면들은 제 2 전극들(ELb)의 상면들과 하면들 사이에 위치할 수 있다. 나아가, 제 1 콘택 홀들(51a)은 식각 정지막(30)을 노출시킬 수 있으며, 제 1 콘택 홀들(51a)에서 노출되는 식각 정지막(30) 두께는 기판(10)으로부터 제 1 전극들(ELa)의 높이가 증가할수록 감소할 수 있다.
도 4, 도 21, 도 22a, 및 도 22b를 참조하면, 제 1 및 제 2 콘택 홀들(51a, 51b)에 노출된 식각 정지막(30)에 대해 등방성 식각 공정을 수행하여, 제 1 전극들(ELa)의 단부들을 노출시키는 하부 리세스 영역들(53a)과 제 2 전극들(ELb)의 단부들을 노출시키는 상부 리세스 영역들(53b)이 형성될 수 있다.
실시예들에 따르면, 식각 정지막(30)이 비정질 보론막인 경우, 과산화수소(H2O2)를 포함하는 습식 식각액(예를 들어, SC1 용액)을 이용한 습식 식각 공정이 수행될 수 있다. 여기서, 습식 식각 공정은 최하층 제 1 전극(ELa)의 단부가 노출될 때까지 수행될 수 있다.
식각 정지막(30)에 대한 등방성 식각 공정시 제 1 콘택 홀들(51a)에 노출된 식각 정지막(30)은 수직적 및 수평적으로 식각될 수 있으며, 제 2 콘택 홀들(51b)에 노출된 식각 정지막(30)은 수평적으로 식각될 수 있다. 이에 따라, 하부 및 상부 리세스 영역들(53a, 53b)은 서로 다른 측벽 프로파일들을 가질 수 있다. 이에 더하여, 식각 정지막(30)을 등방성 식각하는 동안 수평 절연 패턴(HP)의 일부분이 노출되어 하부 리세스 영역들(53a)에 의해 제 1 전극들(ELa)의 단부들이 노출될 수 있다.
도 4 및 도 23을 참조하면, 하부 및 상부 리세스 영역들(53a, 53b) 및 제 1 및 제 2 콘택 홀들(51a, 51b) 내에 도전 물질을 매립하여 제 1 및 제 2 콘택 플러그들(PLG1, PLG2)이 형성될 수 있다. 이후, 도 5를 참조하여 설명한 것처럼, 제 2 층간 절연막(60), 연결 콘택 플러그들(CNT), 비트 라인 콘택 플러그들(BPLG), 비트 라인들(BL) 및 연결 배선들(ICL)이 형성될 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 25 내지 도 32는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 24의 I-I' 선을 따라 자른 단면들이다. 도 33은 도 32의 A 부분을 확대한 도면이다.
도 24 내지 도 33에 도시된 실시예들에 따르면, 3차원 반도체 메모리 장치의 셀 어레이 영역에서 수직 구조체들을 형성하는 동안 도 1a 내지 도 1e를 참조하여 설명된 비정질 보론막이 식각 정지막으로 사용될 수 있다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 도시 및 설명은 생략될 수 있다.
도 24 및 도 25을 참조하면, 기판(10) 상에 식각 정지막(30)이 형성될 수 있으며, 식각 정지막(30) 상에 희생막들(SL) 및 절연막들(ILD)이 번갈아 반복적으로 적층된 박막 구조체(100)가 형성될 수 있다. 여기서, 식각 정지막(30)은 희생막들(SL) 및 절연막들(ILD)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예로, 식각 정지막(30)은 비정질 보론막일 수 있으며, 약 90 at% 내지 100 at% 함량의 보론을 포함할 수 있다.
도 24 및 도 26를 참조하면, 박막 구조체(100)를 관통하여 식각 정지막(30)의 상면을 노출시키는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH) 형성하기 위한 이방성 식각 공정 동안 수직 홀들(VH)에 노출된 식각 정지막(30)의 상면 일부가 리세스될 수도 있다.
도 24, 도 27, 및 도 33을 참조하면, 수직 홀들(VH) 각각의 내벽들을 컨포말하게 덮는 수직 절연막(VL) 및 예비 반도체막(SCL)을 차례로 형성한다. 수직 절연막(VL) 및 예비 반도체막(SCL)은 수직 홀들(VH)을 완전히 매립하지 않는 두께로 수직 홀들(VH)의 내벽에 증착될 수 있다.
수직 절연막(VL)은 하나의 박막 또는 복수의 박막들로 형성될 수 있으며, 희생막들(SL)에 대해 식각 선택성을 갖는 절연막을 포함할 수 있다. 실시예들에서, 수직 절연막(VL)은 NAND 플래시 메모리 장치의 데이터 저장막으로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다.
예비 반도체막(SCL)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
도 24 및 도 28을 참조하면, 수직 홀들(VH)의 바닥 부분에서 예비 반도체막(SCL) 및 수직 절연막(VL)을 이방성 식각하여 기판(10)의 상면을 노출시키는 관통 홀들(TH)이 형성될 수 있다. 이에 따라, 수직 홀들(VH)의 내벽에 수직 절연 패턴(VP) 및 반도체 스페이서(SS)이 형성될 수 있다. 즉, 수직 절연 패턴(VP) 및 반도체 스페이서(SS)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 일 예로, 도 33에 도시된 바와 같이, 수직 절연 패턴(VP)은 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
실시예들에서, 수직 절연 패턴(VP)의 바닥면은 식각 정지막(30)과 접촉할 수 있다. 또한, 수직 절연 패턴(VP) 및 반도체 스페이서(SS)을 형성하는 이방성 식각 공정시 과도식각(over-etch)에 의해 기판(10)의 상면 일부가 리세스될 수 있다.
도 24 및 도 29를 참조하면, 수직 절연 패턴(VP) 및 반도체 스페이서(SS)이 형성된 수직 홀들(VH) 내에 수직 구조체(VS) 및 매립 절연 패턴(VI)이 차례로 형성될 수 있다. 수직 구조체(VS)은 반도체 스페이서(SS)와 동일한 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)을 증착함으로써 형성될 수 있다. 수직 구조체(VS)은 수직 홀들(VS)을 완전히 채우지 않으면서 반도체 스페이서(SS) 상에 컨포말하게 증착될 수 있다. 수직 구조체(VS)은 기판(10)과 접촉할 수 있다. 매립 절연 패턴(VI)은 수직 구조체(VS)에 의해 정의된 빈 공간을 채울 수 있다.
도 24 및 도 30을 참조하면, 수직 구조체들(VS) 상에 비트라인 패드들(PAD)이 형성될 수 있다. 비트라인 패드들(PAD)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
비트라인 패드들(PAD)을 형성한 후, 박막 구조체(100) 상에 제 1 층간 절연막(50)이 형성될 수 있다. 이후, 제 1 층간 절연막(50) 및 박막 구조체(100)를 패터닝하여 기판(10) 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 셀 어레이 영역(도 14의 CAR 참조)에서 연결 영역(도 14의 CNR 참조)으로 제 1 방향(D1)을 따라 연장될 수 있다. 트렌치들(T)을 형성함에 따라 박막 구조체(100)가 복수 개의 몰드 구조체들(110)로 분리될 수 있다. 몰드 구조체들(110) 각각은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 일 예에 따르면, 한 쌍의 트렌치들(T) 사이에 9열의 수직 구조체들(VS)이 배치될 수 있다. 트렌치들(T)은 몰드 구조체들(110)의 절연막들(ILD) 및 희생막들(SL)의 측벽들을 노출시킬 수 있다.
도 24 및 도 31을 참조하면, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여 절연막들(ILD) 사이에 게이트 영역들(GR)이 각각 형성될 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 및 식각 정지막(30)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 앞선 실시예에서 설명한 것처럼, 식각 정지막(30)이 비정질 보론막이고, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 트렌치들(T)을 통해 인산을 포함하는 식각액을 제공함으로써 희생막들(SL)을 선택적으로 등방성 식각할 수 있다.
도 24, 도 32, 및 도 33을 참조하면, 게이트 영역들(GR) 내에 수평 절연 패턴(HP) 및 전극들(EL)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 게이트 영역들 내에 전극들(EL)을 형성함에 따라, 기판(10) 상에 절연막들(ILD) 및 전극들(EL)이 번갈아 적층된 전극 구조체들(ST)이 형성될 수 있다. 전극 구조체들(ST)을 형성한 후에, 트렌치들(T)에 노출된 기판(10) 내에 불순물들을 도핑함으로써 공통 소오스 영역들(CSR)이 형성될 수 있다.
공통 소오스 영역들(CSR)을 형성한 후, 트렌치들(T) 내에 절연 스페이서(SP) 및 공통 소오스 플러그들(CSP)이 형성될 수 있다. 절연 스페이서(SP)는 전극 구조체(ST)의 양 측벽들을 덮을 수 있다. 이어서, 제 1 층간 절연막(50) 상에 제 2 층간 절연막(60)이 형성될 수 있으며, 제 2 층간 절연막(60) 상에 도 24에 도시된 바와 같이, 보조 배선들(SBL1~SBL4) 및 제 1 및 제 2 비트 라인들(BL1, BL2)이 형성될 수 있다.
도 34는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 34를 참조하면, 기판(10) 상에 전극 구조체들(ST)이 서로 이격되어 배치될 수 있다. 실시예들에 따르면, 기판(10)과 전극 구조체들(ST) 사이에 식각 정지막(30)이 배치될 수 있다. 여기서, 식각 정지막(30)은 앞서 도 1a 내지 도 1e를 참조하여 설명된 비정질 보론막일 수 있다.
전극 구조체들(ST) 각각은 식각 정지막(30) 상에 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 일 예에서, 전극 구조체들(ST)은 일 방향으로 연장될 수 있으며, 전극 구조체들(ST) 사이에 분리 절연막(150)이 배치될 수 있다.
채널 구조체(CHS)는 전극 구조체들(ST) 중 제 1 전극 구조체를 관통하는 제 1 수직 반도체 기둥들(VSP1), 및 전극 구조체들(ST) 중 제 2 전극 구조체를 관통하는 제 2 수직 반도체 기둥들(VSP2), 및 제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2)을 연결하는 수평 반도체 패턴(HSP)을 포함할 수 있다.
제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2)은 전극 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 제 1 및 제 2 수직 반도체 기둥들(VSP1, VSP2) 각각은 그것의 상단에 도전 패드(PAD)를 포함할 수 있다. 제 1 수직 반도체 기둥(VSP1)은 비트 라인들(BL)에 연결될 수 있으며, 제 2 수직 반도체 기둥(VSP2)은 공통 소스 라인(CSL)에 연결될 수 있다.
수평 반도체 패턴(HSP)은 기판(10)에 형성된 수평 리세스 영역 내에 제공될 수 있다. 수평 반도체 패턴(HSP)은 어느 하나의 전극 구조체(ST)의 아래에서 다른 전극 구조체(ST)의 아래로 연장되어 제 1 수직 반도체 기둥(VSP1) 및 제 2 수직 반도체 기둥(VSP2)을 수평적으로 연결할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판의 상면에 대해 수직하는 제 1 방향을 따라 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 및
    상기 연결 영역에서 상기 전극들의 단부들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 기판과 상기 전극들 간의 상기 제 1 방향으로의 거리가 증가할수록, 상기 콘택 플러그들의 바닥면들과 이에 연결되는 상기 전극들의 상면들 간의 거리들이 증가하는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘택 플러그들은 상기 연결 영역에서 상기 절연막들의 일측벽들과 이격되어 배치되는 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전극들의 상면들은 그것들의 바로 위에 위치하는 절연막들의 하면들 아래에 각각 위치하는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 콘택 플러그들 각각은 상기 제 1 방향으로 연장되는 연장부 및 상기 연장부로부터 수평적으로 돌출되어 상기 전극들과 접촉하는 콘택부를 포함하되,
    상기 콘택 플러그들의 상기 연장부들은 상기 제 1 방향으로 길이들이 서로 다르고,
    상기 콘택 플러그들의 상기 콘택부들은 서로 다른 형태(shape)를 갖는 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    상기 콘택 플러그들은 상기 전극들 중 최하층 전극과 연결되는 제 1 콘택 플러그 및 상기 전극들 중 최상층 전극과 연결되는 제 2 콘택 플러그를 포함하되,
    상기 제 1 콘택 플러그의 바닥 폭은 상기 제 2 콘택 플러그의 바닥 폭보다 작은 3차원 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 콘택 플러그의 바닥면은 상기 최하층 전극의 상면과 실질적으로 공면을 이루는 3차원 반도체 장치.
  7. 제 1 항에 있어서,
    상기 전극 구조체는 상기 기판의 상면에 평행한 제 2 방향으로 연장되되, 상기 전극들은 그것들의 바로 위에 위치하는 상기 절연막들보다 상기 제 2 방향으로 더 연장되고,
    상기 3차원 반도체 장치는 상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지막을 더 포함하되,
    상기 콘택 플러그들은 상기 식각 정지막을 관통하는 3차원 반도체 장치.
  8. 제 7 항에 있어서,
    상기 셀 어레이 영역에서 상기 제 1 방향으로 연장되며, 상기 전극 구조체를 관통하는 수직 구조체들; 및
    상기 수직 구조체들과 상기 전극들의 일측벽들 사이에서 상기 전극들의 상면들 및 하면들로 연장되는 수평 절연 패턴들을 더 포함하되,
    상기 연결 영역에서, 상기 수평 절연 패턴들의 일부분들이 상기 식각 정지막과 상기 전극들의 상면들 사이에 배치되는 3차원 반도체 장치.
  9. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판으로부터 제 1 높이에 배치되는 제 1 전극 및 상기 기판으로부터 제 1 높이보다 큰 제 2 높이에 배치되는 제 2 전극을 포함하는 것;
    상기 연결 영역에서 상기 제 1 전극에 접속되는 제 1 콘택 플러그; 및
    상기 연결 영역에서 상기 제 2 전극에 접속되는 제 2 콘택 플러그를 포함하되,
    상기 제 2 전극의 상면과 상기 제 2 콘택 플러그 바닥면 간의 거리가 상기 제 1 전극의 상면과 상기 제 1 콘택 플러그 바닥면 간의 거리보다 큰 3차원 반도체 장치.
  10. 제 9 항에 있어서,
    상기 연결 영역에서 상기 제 1 및 제 2 전극들의 상면들을 덮는 식각 정지막을 더 포함하되,
    상기 제 1 및 제 2 콘택 플러그들은 상기 식각 정지막을 관통하는 3차원 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 콘택 플러그들 각각은 상기 제 1 방향으로 연장되는 연장부 및 상기 연장부로부터 수평적으로 돌출되어 상기 제 1 또는 제 2 전극들과 접촉하는 콘택부를 포함하되,
    상기 제 1 및 제 2 콘택 플러그들의 상기 콘택부들은 상기 식각 정지막을 관통하며 서로 다른 형태를 갖는 3차원 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 2 콘택 플러그의 바닥면은 상기 제 2 전극의 상면과 하면 사이에 위치하는 3차원 반도체 장치.
  13. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판의 상면에 대해 수직하는 제 1 방향으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지막; 및
    상기 연결 영역에서 상기 식각 정지막을 관통하여 상기 전극들에 각각 연결되는 콘택 플러그들로서, 상기 콘택 플러그들 각각은 상기 제 1 방향으로 연장되는 연장부 및 상기 연장부로부터 수평적으로 돌출되며 상기 식각 정지막과 인접하는 콘택부를 포함하되,
    상기 콘택 플러그들 각각의 바닥면은 상기 각 전극의 상면과 하면 사이에 위치하는 3차원 반도체 장치.
  14. 제 13 항에 있어서,
    상기 콘택 플러그들의 상기 콘택부들은 상기 식각 정지막을 관통하며, ,
    상기 콘택 플러그들 각각은 상기 콘택부에서 최대 폭을 갖는 3차원 반도체 장치.
  15. 제 13 항에 있어서,
    상기 콘택 플러그들은 상기 전극들 중 최상층 전극과 연결되는 제 1 콘택 플러그 및 상기 전극들 중 최하층 전극과 연결되는 제 2 콘택 플러그를 포함하되,
    상기 제 1 및 제 2 콘택 플러그들의 상기 콘택부들은 서로 다른 형태(shape)를 갖는 3차원 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 콘택 플러그의 바닥면은 상기 최하층 전극의 상면과 실질적으로 공면을 이루고,
    상기 제 2 콘택 플러그의 바닥면은 상기 최상층 전극의 상면과 하면 사이에 위치하는 3차원 반도체 장치.
  17. 제 15 항에 있어서,
    상기 최상층 전극은 상기 연결 영역에서 리세스 영역을 갖되,
    상기 제 2 콘택 플러그는 상기 콘택부로부터 상기 제 1 방향으로 연장되어 상기 리세스 영역 내에 배치된 리세스부를 포함하는 3차원 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 1 및 제 2 콘택 플러그들의 상기 콘택부들은 서로 다른 측벽 프로파일을 갖는 3차원 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제 1 콘택 플러그의 상기 콘택부는 제 1 하부 폭을 갖고,
    상기 제 2 콘택 플러그의 상기 콘택부는 상기 제 1 하부 폭보다 큰 제 2 하부 폭을 갖는 3차원 반도체 장치.
  20. 제 13 항에 있어서,
    상기 전극 구조체들 상기 전극들 사이에 각각 배치된 절연막들을 더 포함하되,
    상기 식각 정지막은 상기 절연막들 및 상기 전극들에 대해 식각 선택성을 갖는 물질로 이루어진 3차원 반도체 장치.
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