CN109560065A - 一种带体接触的半导体器件结构和形成方法 - Google Patents
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Abstract
本发明公开了一种带体接触的半导体器件结构和形成方法，使用常规半导体衬底，利用背面介质层和前沟槽隔离完全包围NMOS和PMOS器件，实现器件之间完全的介质隔离；通过背面N+注入和P+注入、沟槽接触孔和背面接触孔、背面金属层之间的电学连接，实现NMOS的P阱体区接地，PMOS的N阱体区接电源，减小了体接触的串联电阻，避免了常规绝缘体上器件的浮体效应；器件中产生的热量可通过背面接触孔和背面金属层快速导出，避免了自加热效应，防止了器件性能的劣化；通过版图设计，使前沟槽隔离中的沟槽接触孔和背面接触孔实现电学连接，无需使用额外的有源区来实现接地或接电源，从而节约了版图面积，增加了器件集成的密度。
Description
技术领域
本发明涉及半导体加工技术领域，更具体地，涉及一种带体接触的半导体器件结构和形成方法。
背景技术
半个世纪以来，半导体产业一直按照摩尔定律按部就班地进行晶体管尺寸的缩小、晶体管密度的提高和性能的提升。然而，随着平面结构的体硅晶体管器件尺寸越来越接近物理极限，摩尔定律也越来越接近于它的终结；因此，一些被称为“非经典CMOS”的半导体器件新结构被提出。这些技术包括FinFET、碳纳米管和绝缘体上硅(silicon oninsulator，SOI)等。通过这些新结构可以将半导体器件的性能进一步提升。
其中，绝缘体上的半导体器件由于其工艺简单和性能优越引起了广泛关注。绝缘体上的半导体是一种将器件制作在绝缘层上而非传统硅衬底上，从而实现单个晶体管的全介质隔离的技术。相比传统的平面体硅工艺，绝缘体上的半导体器件技术具有高速、低功耗和集成度高的优势。
随着CMOS工艺进入深亚微米阶段，为了得到高性能和低功耗的器件，SOI，SiGeOI&GeOI等技术越来越受到关注。与体硅器件相比较，独立的绝缘埋氧层把器件与衬底隔开，实现单个晶体管的全介质隔离，消除了衬底对器件的影响(即体效应)，从根本上消除体硅CMOS器件的闩锁(Latch-Up)，并在很大程度上抑制了体硅器件的寄生效应，充分发挥了硅集成技术的潜力，大大提高了电路的性能，工作性能接近于理想器件。无论是在器件的尺寸减小还是在射频亦或是在低压、低功耗等应用方面都表明它将是未来SOC的主要技术，利用绝缘体上半导体技术，可以实现逻辑电路、模拟电路、RF电路在很小的互扰情况下集成在一个芯片上，具有非常广阔的发展前景。成为研究和开发高速度、低功耗、高集成度及高可靠性大规模集成电路的重要技术。
但由于绝缘体上的半导体器件全隔离的器件结构，也同时引起了部分器件参数性能的劣化。
如图1所示，其为传统非全耗尽绝缘体上硅器件的截面图。通常SOI硅片通过SIMOX或SMART CUT技术进行加工，最终形成衬底硅片10、二氧化硅绝缘介质11和器件硅层12的三层结构；然后再在器件硅层12中进行CMOS(即NMOS和PMOS)器件的制造，最后进行接触孔13和后道金属互连15制作，形成电路结构。由于NMOS和PMOS管被沟槽隔离16和二氧化碳介质层12包围，因此实现了器件和器件之间的全隔离。但由于器件被全隔离，图1中的NMOS和PMOS的体区(包括NMOS的P阱体区体区和PMOS的N阱体区体区)14就无法和电源或地形成有效连接，形成所谓的浮体效应。虽然可以通过器件版图对浮体效应进行改善，但由于体区14电阻较大，当体接触区离开沟道区较远时浮体效应还是会表现出来，从而造成MOS管输出曲线的异常。并且，额外的体区引出占用了版图面积，造成器件尺寸的增加，降低了集成度。同时，体区14下方的二氧化硅12导热性较差，器件工作过程中产生的热量无法导出，造成了器件的自加热效应，使得器件的载流子迁移率下降，器件性能劣化。此外，SOI等硅片的制备工艺复杂，制造成本远高于常规的硅片。
因此，需要一种新型半导体器件，可以使用较低成本的半导体衬底进行制造，特殊的绝缘体上半导体衬底，同时可以实现有效的体区引出而且不占用版图面积，并且可避免绝缘体上半导体器件的浮体效应和自加热效应。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种带体接触的半导体器件结构和形成方法。
为实现上述目的，本发明的技术方案如下：
一种带体接触的半导体器件结构，包括：设于半导体衬底正面和背面的多个结构；其中，
设于所述半导体衬底正面的结构包括：
位于所述半导体衬底的正面上的前沟槽隔离，阱区，源漏和栅极；
位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的沟槽接触孔；其中，所述沟槽接触孔的底端贯穿所述前沟槽隔离；
位于所述后道介质层的正面表面上的层间介质层，以及位于所述层间介质层中的前道金属互连层；其中，所述沟槽接触孔的顶端连接前道金属互连层；
设于所述半导体衬底背面的结构包括：
位于所述半导体衬底的背面上的重掺杂注入区，所述重掺杂注入区相连位于所述阱区的上方；
位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中的第一背面接触孔和第二背面接触孔；其中，所述第一背面接触孔的底端连接所述重掺杂注入层，所述第二背面接触孔的底端连接所述沟槽接触孔的底端；以及
相连位于所述第一背面接触孔和第二背面接触孔顶端上的背面金属层。
进一步地，所述前沟槽隔离、沟槽接触孔、阱区、源漏和重掺杂注入区露出于所述半导体衬底的背面表面，并与所述背面介质层相接。
进一步地，所述沟槽接触孔、第一背面接触孔和第二背面接触孔中填充有钨、铝或铜。
进一步地，所述带体接触的半导体器件结构为NMOS或PMOS结构。
进一步地，所述带体接触的半导体器件结构为NMOS和PMOS交替排列的结构，所述NMOS和PMOS之间通过所述背面介质层和前沟槽隔离所形成的全隔离结构相隔离。
进一步地，当所述带体接触的半导体器件结构为NMOS结构时，所述阱区为P阱体区，所述重掺杂注入区为P+注入区；当所述带体接触的半导体器件结构为PMOS结构时，所述阱区为N阱体区，所述重掺杂注入区为N+注入区。
一种带体接触的半导体器件结构的形成方法，包括：
提供一半导体衬底，在所述半导体衬底的正面上形成前沟槽隔离，NMOS的P阱体区、N+源漏和栅极，PMOS的N阱体区、P+源漏和栅极；
在所述半导体衬底的正面表面上淀积形成后道介质层，并在所述后道介质层中形成底端贯穿所述前沟槽隔离的沟槽接触孔；
在所述后道介质层的正面表面上淀积形成层间介质层，并在所述层间介质层中形成与所述沟槽接触孔的顶端连接的前道金属互连层；
将所述半导体衬底进行倒置，使所述层间介质层的表面与一载片进行粘合；然后进行第一退火；
对所述半导体衬底进行背面减薄，使减薄后的所述半导体衬底厚度小于N阱体区和P阱体区的注入深度；
在NMOS的P阱体区中进行P+注入，在PMOS的N阱体区中进行N+注入；然后进行第二退火，进行N+注入区和P+注入区的激活；
在所述半导体衬底的背面表面上淀积形成背面介质层，并在背面介质层中进行第一背面接触孔和第二背面接触孔的定义和金属填充，使所述第一背面接触孔的底端分别连接所述N+注入区和P+注入区，以及使所述第二背面接触孔的底端连接所述沟槽接触孔的底端；从而分别形成第一背面接触孔与N+注入区、P+注入区之间的电学连接，以及第二背面接触孔与沟槽接触孔之间的电学连接；
在第一背面接触孔和第二背面接触孔上相连形成背面金属层，实现N阱体区的电源连接和P阱体区的地连接。
进一步地，对所述半导体衬底进行背面减薄时，使所述前沟槽隔离和沟槽接触孔、N阱体区和P阱体区、N+源漏和P+源漏露出于减薄后的所述半导体衬底的背面表面。
进一步地，所述半导体衬底为硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底。
进一步地，所述第二退火为激光退火或低温退火。
从上述技术方案可以看出，本发明使用常规半导体衬底，通过常规的前道半导体工艺、沟槽接触孔工艺、堆叠工艺、减薄工艺、背面注入、背面接触孔和背面金属化工艺等进行半导体器件的制造，因此无需使用高成本的绝缘体上半导体衬底就可制造出全隔离、有效避免浮体效应和自加热效应的NMOS和PMOS器件，而且节约了器件版图中用于体引出的有源区面积，提高了器件的集成密度。同时，利用背面介质层和前沟槽隔离完全包围了NMOS和PMOS器件，从而实现了器件之间完全的介质隔离。通过背面N+注入和P+注入、沟槽接触孔和背面接触孔、背面金属层之间的电学连接，实现了NMOS的P阱体区接地，PMOS的N阱体区接电源，减小了体接触的串联电阻，从而避免了常规绝缘体上器件的浮体效应。并且，第一背面接触孔与硅衬底上的N+注入和P+注入相连，器件中产生的热量可以通过背面接触孔和背面金属层快速导出，避免了自加热效应，防止了器件性能的劣化。此外，可通过版图设计，使前沟槽隔离中的沟槽接触孔和第二背面接触孔实现电学连接，因此本发明提出的半导体器件无需使用额外的有源区来实现接地或接电源，从而节约了版图面积，增加了器件集成的密度。
附图说明
图1是一种传统的非全耗尽绝缘体上硅器件的结构示意图。
图2是本发明一较佳实施例的一种带体接触的半导体器件结构的示意图。
图3-图11是本发明一较佳实施例的一种带体接触的半导体器件结构的形成方法的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图2，图2是本发明一较佳实施例的一种带体接触的半导体器件结构的示意图。如图2所示，本发明的一种带体接触的半导体器件结构，包括设于半导体衬底22正面和背面的多个结构。半导体衬底22可采用硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底。下面将以硅衬底为例加以说明。其中，本发明的带体接触的半导体器件结构可以是NMOS或PMOS结构；或者，本发明的带体接触的半导体器件结构也可以是NMOS和PMOS交替排列的结构。以下以NMOS和PMOS交替排列的结构来对本发明进行详细介绍。
请参考图2。本发明的一种带体接触的半导体器件结构中，设于硅衬底22正面的结构可包括：
设于硅衬底22的正面上的前沟槽隔离21，阱区25、25’，源漏23、23’和栅极20、20’；具体包括NMOS的P阱体区25、N+源漏23和栅极20，PMOS的N阱体区25’、P+源漏23’和栅极20’。
设于硅衬底22的正面表面上的后道介质层32，以及位于后道介质层32中的沟槽接触孔24。其中，沟槽接触孔24由前沟槽隔离21中进入，且沟槽接触孔24的底端贯穿前沟槽隔离21。
设于后道介质层32的正面表面上的层间介质层32’，以及位于层间介质层32’中的前道金属互连层31。其中，沟槽接触孔24的顶端连接前道金属互连层31。这样，前道金属互连层31与沟槽接触孔24之间就实现了电连接。
请参考图2。同时，本发明的一种带体接触的半导体器件结构中，设于硅衬底22背面的结构包括：
设于硅衬底22的背面上的重掺杂注入区26、26’，重掺杂注入区26、26’相连位于阱区25、25’的上方；即重掺杂注入区26、26’包括NMOS的P+注入区26和PMOS的N+注入区26’，其分别相连位于P阱体区25、N阱体区25’的上方。
设于硅衬底22的背面表面上的背面介质层29，以及设于背面介质层29中的第一背面接触孔28和第二背面接触孔28’。其中，图示两个第一背面接触孔28的底端分别连接P+注入区26、N+注入区26’，第二背面接触孔28’的底端各自连接对应沟槽接触孔24的底端。
位于第一背面接触孔28和第二背面接触孔28’之上的背面金属层27。背面金属层27分别与第一背面接触孔28和第二背面接触孔28’的顶端相连。
沟槽接触孔24、第一背面接触孔28和第二背面接触孔28’中可填充钨、铝或铜。
请参考图2。前沟槽隔离21、沟槽接触孔24、阱区25和25’、源漏23和23’和重掺杂注入区26和26’可露出于硅衬底22的背面表面，并与背面介质层29的下表面相接。这样可使得硅衬底22的厚度减薄，并且，NMOS和PMOS之间可通过背面介质层29和前沟槽隔离21所形成的全隔离结构相隔离，从而达到类似绝缘体上硅器件的全隔离效果。
本发明的半导体器件可使用常规的半导体衬底进行制造，因此与常规的半导体工艺兼容。第二背面接触孔28’和前沟槽隔离21中的沟槽接触孔24相连，后续通过电路的偏置电压，即在PMOS的前道金属互连层31上加电源电压(即图示的接电源)，在NMOS的前道金属互连层31上加接地电平(即图示的接地)，从而使得N阱体区25’和P阱体区25充分实现反偏，避免了浮体效应。同时，第二背面接触孔28’中填充的是钨等金属材料，因此是热的良导体，在半导体衬底22中形成的热量可以通过第二背面接触孔28’和背面金属层27快速导出，避免了器件的自加热效应。此外，由于N阱体区25’和P阱体区25利用前沟槽隔离21中的沟槽接触孔24实现了接电源和接地，因此同常规器件相比，本发明提出的半导体器件的版图上不用使用额外的有源区来实现P阱体区和N阱体区的接地或接电源，从而节约了版图面积，增加了器件集成的密度。
下面通过具体实施方式及附图，对本发明的一种带体接触的半导体器件结构的形成方法进行详细说明。
请参阅图3-图11，图3-图11是本发明一较佳实施例的一种带体接触的半导体器件结构的形成方法的工艺步骤示意图。如图3-图11所示，本发明的一种带体接触的半导体器件结构的形成方法，可用于形成上述的带体接触的半导体器件结构。以硅衬底22为例，本发明的一种带体接触的半导体器件结构的形成方法，可包括以下步骤：
首先如图3所示，可使用常规的CMOS制造工艺，在硅衬底22的正面上形成NMOS、PMOS器件之间的前沟槽隔离21，NMOS的P阱体区25、N+源漏23和栅极20，以及形成PMOS的N阱体区25’、P+源漏23’和栅极20’。其中，NMOS的栅极20和PMOS的栅极20’可采用多晶硅材料制作形成。
随后如图4所示，在硅衬底22的正面表面上淀积后道介质层材料，形成后道介质层32。接着，通过光刻、刻蚀、金属淀积和化学机械抛光等工艺，进行沟槽接触孔24和常规接触孔30的制造。其中的常规接触孔30用于连接栅极20、20’。
可使用对硅衬底22有高选择比的接触孔刻蚀工艺，在前沟槽隔离21上进行沟槽接触孔24刻蚀。由于后道介质层32和前沟槽隔离21中的填充物都是二氧化硅等绝缘介质，其刻蚀速率接近，因此沟槽接触孔24刻穿后道介质层32和前沟槽隔离21后停止在硅衬底22上，即沟槽接触孔24和前沟槽隔离21的底部在同一平面上。
再次如图5所示，进行层间介质层32’的淀积，并在层间介质层32’中形成与沟槽接触孔24的顶端连接的前道金属互连层31。
然后如图6所示，将完成常规CMOS工艺的硅衬底22进行倒置，使层间介质层32’的表面与一载片33进行堆叠粘合。之后进行常规的退火(第一退火)。
其次，如图7所示，可通过研削、湿法腐蚀和化学机械抛光等工艺，对硅衬底22进行背面减薄，使减薄后的硅衬底22厚度小于N阱体区25’和P阱体区25的注入深度。
进一步地，对硅衬底22进行背面减薄时，可使减薄后的硅衬底22厚度小于N+源漏23和P+源漏23’的注入深度。其中，前沟槽隔离21和沟槽接触孔24可以作为工艺过程中的终点检测层，其底部可被部分移除。这样，前沟槽隔离21和沟槽接触孔24、N阱体区25’和P阱体区25、N+源漏23和P+源漏23’将露出于减薄后的半导体衬底22的背面表面。
接着，如图8所示，可通过离子注入工艺，在NMOS的P阱体区25中进行P+注入，在PMOS的N阱体区25’中进行N+注入；然后，进行退火(第二退火)，以进行N+注入和P+注入的激活，从而形成N+注入区26’、P+注入区26。其中，第二退火可采用激光退火或低温退火，以在不影响常规CMOS工艺器件性能的前提下，进行N+注入和P+注入的激活。
再次，如图9所示，可通过化学气相淀积等方法，在硅衬底22的背面表面上淀积常规介质层材料，形成背面介质层29。背面介质层材料可以是二氧化硅、氮化硅和氮氧化硅中的一种或几种。
随后，如图10所示，可通过光刻和刻蚀，在背面介质层29中进行第一背面接触孔和第二背面接触孔的定义，之后进行背面接触孔的填充和平坦化，形成第一背面接触孔28和第二背面接触孔28’。其中，两个第一背面接触孔28的底端分别连接N+注入区26’和P+注入区26，第二背面接触孔28’的底端各自连接对应沟槽接触孔24的底端。由于填充的金属是钨、铝或铜等CMOS工艺兼容的金属材料，从而可对N阱体区25’和P阱体区25进行引出。可通过版图设计，使第一背面接触孔28和第二背面接触孔28’与N+注入26’、P+注入26以及沟槽接触孔24分别实现电学连接。
最后，如图11所示，在背面接触孔28、28’上形成背面金属层27。通过背面金属层27、背面接触孔28、28’、沟槽接触孔24和前道金属互连层31之间的电学连接，来实现N阱体区25’和P阱体区25的电源连接和地连接。
综上所述，本发明使用常规半导体衬底，通过常规的前道半导体工艺、沟槽接触孔工艺、堆叠工艺、减薄工艺、背面注入、背面接触孔和背面金属化工艺等进行半导体器件的制造，因此无需使用高成本的绝缘体上半导体衬底就可制造出全隔离、有效避免浮体效应和自加热效应的NMOS和PMOS器件，而且节约了器件版图中用于体引出的有源区面积，提高了器件的集成密度。同时，利用背面介质层和前沟槽隔离完全包围了NMOS和PMOS器件，从而实现了器件之间完全的介质隔离。通过背面N+注入和P+注入、沟槽接触孔和背面接触孔、背面金属层之间的电学连接，实现了NMOS的P阱体区接地，PMOS的N阱体区接电源，减小了体接触的串联电阻，从而避免了常规绝缘体上器件的浮体效应。并且，第一背面接触孔与硅衬底上的N+注入和P+注入相连，器件中产生的热量可以通过背面接触孔和背面金属层快速导出，避免了自加热效应，防止了器件性能的劣化。此外，可通过版图设计，使前沟槽隔离中的沟槽接触孔和第二背面接触孔实现电学连接，因此本发明提出的半导体器件无需使用额外的有源区来实现接地或接电源，从而节约了版图面积，增加了器件集成的密度。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种带体接触的半导体器件结构，其特征在于，包括：设于半导体衬底正面和背面的多个结构；其中，
设于所述半导体衬底正面的结构包括：
位于所述半导体衬底的正面上的前沟槽隔离，阱区，源漏和栅极；
位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的沟槽接触孔；其中，所述沟槽接触孔的底端贯穿所述前沟槽隔离；
位于所述后道介质层的正面表面上的层间介质层，以及位于所述层间介质层中的前道金属互连层；其中，所述沟槽接触孔的顶端连接前道金属互连层；
设于所述半导体衬底背面的结构包括：
位于所述半导体衬底的背面上的重掺杂注入区，所述重掺杂注入区相连位于所述阱区的上方；
位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中的第一背面接触孔和第二背面接触孔；其中，所述第一背面接触孔的底端连接所述重掺杂注入层，所述第二背面接触孔的底端连接所述沟槽接触孔的底端；以及
相连位于所述第一背面接触孔和第二背面接触孔顶端上的背面金属层。
2.根据权利要求1所述的带体接触的半导体器件结构，其特征在于，所述前沟槽隔离、沟槽接触孔、阱区、源漏和重掺杂注入区露出于所述半导体衬底的背面表面，并与所述背面介质层相接。
3.根据权利要求1所述的带体接触的半导体器件结构，其特征在于，所述沟槽接触孔、第一背面接触孔和第二背面接触孔中填充有钨、铝或铜。
4.根据权利要求1所述的带体接触的半导体器件结构，其特征在于，所述带体接触的半导体器件结构为NMOS或PMOS结构。
5.根据权利要求1所述的带体接触的半导体器件结构，其特征在于，所述带体接触的半导体器件结构为NMOS和PMOS交替排列的结构，所述NMOS和PMOS之间通过所述背面介质层和前沟槽隔离所形成的全隔离结构相隔离。
6.根据权利要求4或5所述的带体接触的半导体器件结构，其特征在于，当所述带体接触的半导体器件结构为NMOS结构时，所述阱区为P阱体区，所述重掺杂注入区为P+注入区；当所述带体接触的半导体器件结构为PMOS结构时，所述阱区为N阱体区，所述重掺杂注入区为N+注入区。
7.一种带体接触的半导体器件结构的形成方法，其特征在于，包括：
提供一半导体衬底，在所述半导体衬底的正面上形成前沟槽隔离，NMOS的P阱体区、N+源漏和栅极，PMOS的N阱体区、P+源漏和栅极；
在所述半导体衬底的正面表面上淀积形成后道介质层，并在所述后道介质层中形成底端贯穿所述前沟槽隔离的沟槽接触孔；
在所述后道介质层的正面表面上淀积形成层间介质层，并在所述层间介质层中形成与所述沟槽接触孔的顶端连接的前道金属互连层；
将所述半导体衬底进行倒置，使所述层间介质层的表面与一载片进行粘合；然后进行第一退火；
对所述半导体衬底进行背面减薄，使减薄后的所述半导体衬底厚度小于N阱体区和P阱体区的注入深度；
在NMOS的P阱体区中进行P+注入，在PMOS的N阱体区中进行N+注入；然后进行第二退火，进行N+注入区和P+注入区的激活；
在所述半导体衬底的背面表面上淀积形成背面介质层，并在背面介质层中进行第一背面接触孔和第二背面接触孔的定义和金属填充，使所述第一背面接触孔的底端分别连接所述N+注入区和P+注入区，以及使所述第二背面接触孔的底端连接所述沟槽接触孔的底端；从而分别形成第一背面接触孔与N+注入区、P+注入区之间的电学连接，以及第二背面接触孔与沟槽接触孔之间的电学连接；
在第一背面接触孔和第二背面接触孔上相连形成背面金属层，实现N阱体区的电源连接和P阱体区的地连接。
8.根据权利要求7所述的带体接触的半导体器件结构的形成方法，其特征在于，对所述半导体衬底进行背面减薄时，使所述前沟槽隔离和沟槽接触孔、N阱体区和P阱体区、N+源漏和P+源漏露出于减薄后的所述半导体衬底的背面表面。
9.根据权利要求7所述的带体接触的半导体器件结构的形成方法，其特征在于，所述半导体衬底为硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底。
10.根据权利要求7所述的带体接触的半导体器件结构的形成方法，其特征在于，所述第二退火为激光退火或低温退火。
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