JP2005142260A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 本発明は、ユーザー側でデジタルデータの書き込みが可能なROMを提供するものである。
【解決手段】 本発明は、各メモリトランジスタ上に複数の層間絶縁層、複数の金属層(最上層の金属層であるビット線BLを含む)が交互に積層されたROMのメモリセルアレイMAにおいて、第1層間絶縁層18に設けられた第1コンタクトホールFC2内のW(タングステン)プラグ上に、絶縁層INSを形成した。そして、本発明は、ビット線BLから印加される所定の書き込み電圧(高電圧)によって絶縁層INSを絶縁破壊するか否かに応じて、各メモリトランジスタにデジタルデータ「1」もしくは「0」を書き込むことを特徴とするものである。
【選択図】 図3
【解決手段】 本発明は、各メモリトランジスタ上に複数の層間絶縁層、複数の金属層(最上層の金属層であるビット線BLを含む)が交互に積層されたROMのメモリセルアレイMAにおいて、第1層間絶縁層18に設けられた第1コンタクトホールFC2内のW(タングステン)プラグ上に、絶縁層INSを形成した。そして、本発明は、ビット線BLから印加される所定の書き込み電圧(高電圧)によって絶縁層INSを絶縁破壊するか否かに応じて、各メモリトランジスタにデジタルデータ「1」もしくは「0」を書き込むことを特徴とするものである。
【選択図】 図3
Description
本発明は、不揮発性半導体記憶装置に関し、特に、電気的に書き込み可能なROMに関するものである。
近年、非接触式の個体認識(例えばRF−IDタグによる物流管理、入退室管理、精算管理など)に用いられる電子タグが広く普及している。電子タグとは、多数の認識対象のそれぞれに装着され、被装着体に関するデジタル情報を、内蔵したメモリに記憶するものである。上記デジタル情報は、一般に、ユーザー側のリーダ・ライタによって非接触的に読み書きされる。
デジタル情報を記憶するメモリとしては、例えばマスクROMが挙げられる。このマスクROMのデジタルデータは、マスクROMの完成時に固定して記憶されている。従って、そのマスクROMを内蔵した電子タグが製品として市場に出荷された後、電子タグのユーザーが任意のデジタルデータをマスクROMに書き込むことはできない。
そこで、上記電子タグに内蔵されるメモリには、ユーザー側で所望のデジタルデータを電気的に書き込み可能なEPROMもしくはEEPROMが多用されている。
なお、関連する技術文献としては、以下の特許文献が挙げられる。
特開2003−114247号公報
しかしながら、EPROMやEEPROMをメモリに用いた従来例における電子タグは、EPROMやEEPROMの構造により、製造プロセスが複雑になるため、製造コストが増大していた。これにより、メモリ及びそのメモリが搭載される電子タグの単価が上昇するという問題が生じていた。
また、上記電子タグは、一般に、日光に含まれる紫外線下や、高温下といった様々な環境の下においても使用される場合があるため、それらの環境に適応できるように所定の加工を施す必要があった。即ち、例えば、EPROMは紫外線照射によりメモリ内容が消去されるため、EPROMをメモリに用いた電子タグは、紫外線を含む日光を遮蔽するようにパッケージ化する必要があった。そのため、電子タグの製造工程において、新たにパッケージング工程を追加する必要があった。一般に、パッケージング工程は、半導体装置そのものの製造工程にして、製造コストが高いため、電子タグの製造におけるコストも増大していた。
一方、従来例に係るマスクROMは、ユーザ側でデジタルデータの書き込みを行えないものの、EPROMやEEPROMに比して安価に製造可能であり、かつ紫外線や高温等の環境条件に対する耐性(以下、「耐環境性」と略称する)が高い。
そこで、本発明は、例えば上記電子タグにも搭載し得るメモリとして、ユーザによるデジタルデータの書き込みが可能なROMを提供するものである。
本発明のROMは、上述の課題に鑑みて為されたものであり、メモリトランジスタと、そのメモリトランジスタのゲートに接続されたワード線と、メモリトランジスタ上に交互に積層された複数の層間絶縁層及び複数の金属層と、最上層の金属層から成るビット線と、複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、複数のコンタクトホールのそれぞれに埋め込まれ、かつ金属層に接続可能な金属プラグと、金属層と金属プラグとの間を絶縁する絶縁層と、を有し、ビット線から印加される高電圧によって絶縁層が絶縁破壊されることにより、メモリトランジスタにデータが書き込まれることを特徴とする。
また、本発明のROMは、メモリトランジスタと、そのメモリトランジスタのゲートに接続されたワード線と、メモリトランジスタに隣接する領域に交互に積層された複数の層間絶縁層及び複数の金属層と、最上層の金属層から成るビット線と、複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、複数のコンタクトホールのそれぞれに埋め込まれ、かつ金属層に接続可能な金属プラグと、メモリトランジスタのドレインと電気的に接続された第1ポリシリコン層と、第1ポリシリコン層を覆うようにして形成された絶縁層と、絶縁層により前記第1ポリシリコン層と絶縁され、かつコンタクトホールに埋め込まれた金属プラグの中、最下層の金属プラグと電気的に接続された第2ポリシリコン層と、を有し、ビット線から印加される高電圧によって絶縁層が絶縁破壊されることにより、メモリトランジスタにデータが書き込まれることを特徴とする。
また、本発明は、上記構成において、データの書込み時に、ワード線を所定の電位に設定してメモリトランジスタをオンさせることを特徴とするものである。また、上記構成において、絶縁層がシリコン酸化膜またはシリコン窒化膜、またはそれらの積層構造であることを特徴とするものである。
本発明は、ROMのメモリトランジスタとビット線とを接続するコンタクトホールに、ビット線から印加される所定の電圧により絶縁破壊され得る絶縁層を形成した。これにより、その絶縁層の絶縁破壊を利用して、ユーザーが所望するデジタルデータを、ROMもしくはROMを用いた製品が出荷された後に、ユーザー側で書き込むことが可能となる。
また、本発明の上記書き込み機能を有したROMは、同様の機能を有するEPROMやEEPROMに比して単純な製造プロセスにより実現することができる。また、本発明の上記ROMは、EPROMやEEPROMに比して高い耐環境性を有するものである。
以上より、本発明の上記書き込み機能を有したROMを例えば電子タグなどの製品に内蔵した場合、上記製品を、EPROMやEEPROMを内蔵した場合に比して、高耐環境性を有しつつ、かつ安価で提供することが可能となる。
次に、本発明の実施形態について、図面を参照して説明する。なお、本実施形態に係るROMは、例えば非接触式で読み書きされる電子タグに内蔵されて用いられるものであるが、その他の機器やシステムに内蔵されて用いられるか、もしくは単体で用いられるものであってもよい。
最初に、第1の実施形態に係るROMについて説明する。図1は第1の実施形態に係るROMの回路図であり、図2は図1に示した第1の実施形態に係るROMのメモリセルアレイMAのレイアウト図である。
図1に示すように、本実施形態のROMは、多数のメモリトランジスタが行列状に配置されたメモリセルアレイMAを有している。メモリセルアレイMAは、以下の構成を有している。なお、図1及び図2には、メモリセルアレイMAに配置された多数のメモリトランジスタのうち、4つのメモリトランジスタMT1,MT2,MT3,MT4のみが示されている。メモリトランジスタMT1,MT2,MT3,MT4及び不図示のその他のメモリトランジスタは、いずれもNチャネル型MOSトランジスタであるが、Pチャネル型であってもよい。
複数のワード線WL(例えばポリシリコン層やポリサイド層から成る)が、メモリセルアレイMAの行方向に配置されている。これらのワード線WLはワード線選択回路WSに接続されている。このワード線選択回路WSはワード線選択信号に応じて、複数のワード線WLのうち、1本のワード線WLを選択するものである。
また、複数のビット線BLが、メモリセルアレイMAの列方向に配置されている。これらのビット線BLはビット線選択回路BSに接続されている。このビット線選択回路BSはビット線選択信号に応じて、複数のビット線BLのうち、1本のビット線BLを選択するものである。
そして、上記ワード線WL及びビット線BLは、互いに交叉しており、その各交叉点に対応する位置には、それぞれ、メモリトランジスタMT1,MT2,MT3,MT4が配置されている。各メモリトランジスタMT1,MT2,MT3,MT4のゲートは、対応するワード線WLで構成されている。また、各メモリトランジスタMT1,MT2,MT3,MT4のソースsは、それぞれ第1コンタクトホールFC1を介して、接地線VLに接続している。
そして、メモリトランジスタMT1,MT2,MT3,MT4のドレインdは、第1コンタクトホールFC2(不図示)、第2コンタクトホールSC(不図示)、及び第3コンタクトホールTCを介して、対応するビット線BLに接続している。
同様にして、メモリトランジスタMT2,MT3,MT4、及びその他の不図示のメモリトランジスタも、対応するビット線BLに接続している。
ここで、ビット線BLは、後述する最上層の金属層、即ち第3層目の金属層から成り、メモリトランジスタMT1,MT2,MT3,MT4上を覆うように配置されている。
次に、本実施形態に係るROMの詳細について、その断面図を参照して説明する。図3は、図2に示した本実施形態に係るROMのX-X線に沿った断面図である。即ち、図3は、メモリトランジスタMT1の断面図を示している。なお、メモリトランジスタMT2,MT3,MT4、及びその他の不図示のメモリトランジスタの構成は、図3の断面図に示す構造と同じものである。
例えばP型層から成るシリコン基板のような半導体基板10上に、トランジスタ分離用のフィールド酸化膜11,12が形成されている。そして、フィールド酸化膜11とフィールド酸化膜12との間には、ゲート絶縁膜13が形成されている。このゲート絶縁膜13上に、ゲートとしてのワード線WLが形成されている。そして、このワード線WLの一方の側に隣接した半導体基板10の表面に、N+型層14及びN−型層15から成るソースsが形成されている。また、ワード線WLのもう一方の側に隣接した半導体基板10の表面に、N+型層16及びN−型層17から成るドレインdが形成されている。すなわち、メモリトランジスタMT1はLDD構造を有している。他のメモリトランジスタも同じLDD構造を有している。
そして、このメモリトランジスタMT1上には、第1層間絶縁層18が形成されている。この第1層間絶縁層18には、2つの第1コンタクトホールFC1,FC2が形成されている。第1コンタクトホールFC1は、メモリトランジスタMT1のソースsを露出するように開口されて形成されている。この第1コンタクトホールFC1には、Wプラグ19が埋め込まれている。ここで、Wプラグとは、コンタクトホールに埋め込まれたタングステン(W)のことである。そして、Wプラグ19上には、接地線VLが形成されており、この接地線VLはWプラグ19を通してメモリトランジスタMT1のソースsと電気的に接続されている。
もう一方の第1のコンタクトホールFC2は、メモリトランジスタMT1のドレインdを露出するように開口されて形成されている。この第1のコンタクトホールFC2には、Wプラグ20が埋め込まれている。さらに、第1のコンタクトホールFC2内において、Wプラブ20の上層には、例えばシリコン酸化膜から成る絶縁層INSが、所定の厚さを有して形成されている(例えばプラズマCVD法による)。この絶縁層INSは、所定の電圧が印加されることによって絶縁破壊され得るものである。
そして、Wプラグ20の上層に形成された絶縁層INS上には、第1金属層21が形成されている。この第1金属層21は、絶縁層INSが絶縁破壊されることで、Wプラグ20を通して、メモリトランジスタMT1のドレインdと電気的に接続され得る。第1金属層21は第1コンタクトホールFC2の周囲に所定のエクステンションを持っている。
そして、接地線VL、第1金属層21上には、第2層間絶縁層22が形成されている。第2層間絶縁層22には第2コンタクトホールSCが形成されている。この第2コンタクトホールSCは、第1金属層21の表面を露出するように開口され、Wプラグ23が埋め込まれている。
さらに、Wプラグ23上には第2金属層24が形成されており、この第2金属層24は、Wプラグ23を通して、下層の第1金属層21と電気的に接続されている。この第2金属層24は第2コンタクトホールSCの周囲に所定のエクステンションを持っている。また、第2金属層24上には、第3層間絶縁層25が形成されている。
そして、第3層間絶縁層25には、第3コンタクトホールTCが第2金属層24の表面を露出するように開口されて形成されている。第3コンタクトホールTCには、Wプラグ26が埋め込まれている。さらに、Wプラグ26上には、第3金属層から成るビット線BLが形成されている。したがって、メモリトランジスタMT1のドレインdは、絶縁層INSが絶縁破壊されることで、Wプラグ20、Wプラグ23及びWプラグ26を通して、ビット線BLに接続され得る。なお、メモリトランジスタMT2,MT3,MT4及びその他のメモリトランジスタは、その断面図は図示しないが、メモリトランジスタMT1と同じ構造を有している。
次に、上述したROMに、「1」もしくは「0」のデジタルデータを記憶させる書き込み動作について説明する。最初に、メモリトランジスタに、デジタルデータ「1」を書き込む場合について説明する。ここで、例えばメモリトランジスタMT1に、デジタルデータ「1」を書き込む動作を行うとする。この場合、メモリトランジスタMT1に接続されたワード線WLがワード線選択回路WSにより選択され、その電位が所定のハイレベル電位となる。また、メモリトランジスタMT1に接続されたビット線BLがビット線選択回路BSにより選択される。すると、メモリトランジスタMT1がオン状態になる。そして、メモリトランジスタMT1に接続したビット線BLに、所定の書き込み電圧が印加される。ここで、所定の書き込み電圧とは、ビット線BLが接続するメモリトランジスタ
MT1の第1コンタクトホールFC2内に形成された絶縁層INSを絶縁破壊し得る高電圧のことである。
MT1の第1コンタクトホールFC2内に形成された絶縁層INSを絶縁破壊し得る高電圧のことである。
このとき、ワード線WLのハイレベル電位によりメモリトランジスタMT1がオン状態となっているため、メモリトランジスタMT1のドレインdが接地電位となる。従って、ビット線BLに印加される所定の書き込み電圧は、ビット線BLとドレインdとの間に存在する容量、即ち絶縁層INSに集中して印加される。これにより、絶縁層INSは絶縁破壊されて、メモリトランジスタMT1のドレインdと、それに対応するビット線BLとが電気的に接続される。以下、上記絶縁破壊によりビット線BLとドレインdとが接続されたメモリトランジスタを、記憶状態「1」のメモリトランジスタと呼ぶことにする。
一方、メモリトランジスタMT1と接続したビット線BLには、例えばメモリトランジスタMT3やその他の不図示のメモリトランジスタが接続されているが、これらのメモリトランジスタには、デジタルデータ「1」は書き込まれない。
即ち、メモリトランジスタMT1が接続されるものと同じビット線BLに接続されたメモリトランジスタMT3、及びその他の不図示のメモリトランジスタでは、それらのワード線WLの電位はローレベルである。従って、それらのメモリトランジスタはオフ状態である。
ここで、上記オフ状態のメモリトランジスタでは、接地電位である基板のP型層と、能動層のN−型層15,17(もしくはN+型層14,16)との境界に、接合容量(pn接合の空乏層がつくる静電容量)が存在する。このため、ビット線BLに印加される所定の書き込み電圧は、絶縁層INSに存在する容量と、上記接合容量との2つの容量に対応して2分割されて印加される。この2分割された上記所定の書き込み電圧は、絶縁層INSを絶縁破壊しない。従って、上記オフ状態のメモリトランジスタに接続するビット線BLに、絶縁層INSを破壊し得る所定の書き込み電圧が印加されても、絶縁層INSの絶縁破壊は生じない。
次に、メモリトランジスタに、デジタルデータ「0」を書き込む場合について説明する。本実施形態によれば、デジタルデータ「0」を書き込む際には、特定の書き込み動作を必要としない。ここで、例えば、メモリトランジスタMT2の記憶状態を、デジタルデータ「0」としたい場合、対応するビット線BLに、絶縁層INSを絶縁破壊し得る所定の書き込み電圧の印加を行わなければよい。
この場合、メモリトランジスタMT2の第1コンタクトホールFC2に形成された絶縁層INSは絶縁破壊されない。即ち、メモリトランジスタMT2のドレインdと、それに対応するビット線BLとは、第1コンタクトホールFC2に形成されている絶縁層INSによって絶縁されたままである。以下、上記絶縁層INSが絶縁破壊されずにビット線BLとドレインdとが絶縁されているメモリトランジスタを、記憶状態「0」のメモリトランジスタと呼ぶことにする。
次に、上述したROMから、「1」もしくは「0」のデジタルデータを読み出す際の読み出し動作について説明する。ここで、例えば記憶状態「1」のメモリトランジスタMT1から、デジタルデータを読み出す動作を行うとする。この場合、メモリトランジスタMT1に接続されたワード線WLがワード線選択回路WSにより選択され、その電位がハイレベルとなる。また、メモリトランジスタMT1に接続されたビット線BLがビット線選択回路BSにより選択される。なお、ビット線BLは、予め所定のプリチャージ電位(例えば電源電位Vdd)に初期設定されている。
すると、メモリトランジスタMT1がオン状態になる。このとき、メモリトランジスタMT1の第1コンタクトホールFC2に形成された絶縁層INSは、予め絶縁破壊されているため、メモリトランジスタMT1のドレインdと、それに対応するビット線BLとは、互いに電気的に接続されている。これにより、接地線VLの接地電位VssがメモリトランジスタMT1を通してビット線BLに出力される。このため、ビット線BLの電位はプリチャージ電位(例えば電源電位Vdd)から接地電位Vssに変化する。このとき、ビット線BLの接地電位は、デジタルデータ「1」として、ビット線BLから出力バッファBFを通してROMの外部に出力される。
一方、ワード線選択回路WS及びビット線選択回路BSによって、例えば記憶状態「0」のメモリトランジスタMT2が選択されるとする。この場合、メモリトランジスタMT2に接続されたワード線WLがハイレベルとなると共に、メモリトランジスタMT2に接続されたビット線BLが選択される。
すると、メモリトランジスタMT2がオン状態になる。ところが、メモリトランジスタMT2の第1コンタクトホールFC2に形成された絶縁層INSは、絶縁破壊されていないため、メモリトランジスタMT2のドレインdと、それに対応するビット線BLとは、絶縁されたままであり、電気的に接続されていない。
従って、ビット線BLの電位はプリチャージ電位のままである。このとき、ビット線BLのプリチャージ電位は、デジタルデータ「0」として、ビット線BLから出力バッファBFを通してROMの外部に出力される。
上述したように、各メモリトランジスタの第1コンタクトホールFC2に形成された絶縁層INSを、対応するビット線BLからの所定の書き込み電圧(高電圧)の印加により絶縁破壊するか否かに基づいて、「1」、「0」のいずれかのデジタルデータをROMに書き込むと共に、そのデータを読み出すことが可能となる。
また、上記デジタルデータの書き込みは、ROMもしくはROMが搭載された製品が完成して出荷された後に、ユーザー側によって行うことができる。即ち、各ユーザーによって異なる所望のデジタルデータを、任意に書き込むことが可能となる。
なお、上記第1の実施形態では、絶縁層INSを、第1コンタクトホールFC2内のWプラグ20と第1金属層21との間に形成したが、本発明はこれに限定されない。即ち、絶縁層INSは、各メモリトランジスタと、それに対応するビット線BLとの間に形成されるものであれば、上記第1コンタクトホールFC2内のWプラグ20と第1金属層21との間以外の位置に形成されてもよい。例えば、本発明は、以下に示す第2もしくは第3の実施形態のように実施されてもよい。
次に、第2の実施形態について図面を参照して説明する。図4は、第2の実施形態に係るROMの断面図である。なお、図3に示した第1の実施形態におけるものと同様の構成要素については、同一の記号を付して、その説明を省略する。図4に示すように、絶縁層INS(例えばシリコン酸化膜から成る)は、例えば、第1金属層21と第2コンタクトホールSC内のWプラグ23との間に形成されていてもよい。もしくは、図示しないが、絶縁層INSは、N+型層16(即ちドレインd)と第1コンタクトホールFC2内のWプラグ20との間、第2コンタクトホールSC内のWプラグ23と第2金属層24との間、第2金属層24と第3コンタクトホールTC内のWプラグ26との間、第3コンタクトホールTC内のWプラグ26とビット線BLとの間のいずれかに形成されてもよい。なお、本実施形態におけるデジタルデータの書き込み及び読出し動作は、共に、第1の実施形態に示した動作と同様に行われる。
次に、第3の実施形態について図面を参照して説明する。なお、図3及び図4に示した第1及び第2の実施形態におけるものと同様の構成要素については、同一の記号を付して、その説明を省略する。図5は、第3の実施形態に係るROMの断面図である。図5に示すように、メモリトランジスタのドレインdを露出するように開口された第1コンタクトホールFC2には、第1及び第2の実施形態と同様にWプラグ20が埋め込まれている。そして、Wプラブ20は、第1コンタクトホールFC2の周囲に所定のエクステンションを有した第1金属層21aに接続している。ここで、第1金属層21a上には、第1及び第2の実施形態とは異なり、第2及び第3コンタクトホールSC,TC、Wプラグ23,26、及び第2金属層24は形成されない。
本実施形態では、メモリトランジスタのドレインdに近接するフィールド酸化膜11の一部上に、第1ポリシリコン層PS1が形成されている。そして、第1コンタクトホールFC3が、第1ポリシリコン層PS1を露出するように開口されて形成されている。この第1コンタクトホールFC3には、Wプラグ27が埋め込まれている。Wプラグ27は、第1ポリシリコン層PS1と第1金属層21aとを電気的に接続している。
そして、第1ポリシリコン層PS1上には、例えばシリコン酸化膜から成る絶縁層INSaが、第1ポリシリコン層PS1を覆うようにして、所定の膜厚を有して形成されている。この絶縁層INSaは、第1及び第2の実施形態の絶縁層INSと同様、所定の書き込み電圧を印加することにより、絶縁破壊され得るものである。
そして、フィールド酸化膜11上において、第1ポリシリコン層PS1と離間して第2ポリシリコン層PS2が形成されている。ここで、第2ポリシリコン層PS2の一部は、絶縁層INSaを介して、第1ポリシリコン層PS1の一部上を覆うように形成されている。即ち、第1ポリシリコン層PS1と第2ポリシリコン層PS2とは、絶縁層INSaにより、互いに絶縁されている。
そして、第2ポリシリコン層PS2上には、第1層間絶縁層18及び第2層間絶縁層22が形成されている。この第1層間絶縁層18には、第1コンタクトホールFC4が、第2ポリシリコン層PS2を露出するように開口されて形成されている。この第1コンタクトホールFC4には、Wプラグ28が埋め込まれている。このWプラグ28上には、第1金属層29が形成されている。この第1金属層29は、第2層間絶縁層22により、メモリトランジスタのドレインdと接続する第1金属層21aと、互いに絶縁されている。
この第1金属層29より上層の構成は、第1の実施形態と同様の構成である。即ち、第1金属層29上には、第2層間絶縁層22が形成されている。第2層間絶縁層22には、第1金属層21を露出するように開口された第2コンタクトホールSCが形成されている。第2コンタクトホールSCには、Wプラグ23が埋め込まれている。Wプラグ23上には、第2金属層24が形成されている。第2金属層24上には、第3層間絶縁層25が形成されている。第3層間絶縁層25には、第2金属層24を露出するように開口された第3コンタクトホールTCが形成されている。第3コンタクトホールTCには、Wプラグ26が埋め込まれている。そして、Wプラグ16は、最上層の金属層から成るビット線BLと電気的に接続している。
本実施形態におけるデジタルデータの書き込み動作は、ビット線BLから印加され得る所定の書き込み電圧(第1及び第2の実施形態を参照)によって、第2ポリシリコン層PS2と第1ポリシリコン層PS1との間に形成された絶縁層INSaを絶縁破壊するか否かによって行う。即ち、絶縁層INSaが絶縁破壊された場合、そのメモリトランジスタの記憶状態を「1」とする。一方、絶縁層INSaが絶縁破壊されないメモリトランジスタについては、その記憶状態を「0」とする。また、デジタルデータの読出し動作に関しては、上記第1及び第2の実施形態と同様である。
上記第3の実施形態では、絶縁層INSaは、第1ポリシリコン層PS1上に形成されるため、第1及び第2の実施形態においてコンタクトホール内に形成される絶縁層INSに比して、薄い膜厚を有して形成することが可能である。例えば、第1及び第2の実施形態における絶縁層INSは、プラズマCVD法により形成されるため、20nm程度と厚くなってしまうが、本実施形態の絶縁層INSaは、LPCVD法により、例えば5nm程度に薄く形成することが可能となる。これにより、第1及び第2の実施形態(絶縁層の膜厚が厚い場合)に比して、低い書き込み電圧の印加により絶縁層INSaを絶縁破壊することができる。即ち、本実施形態のROMは、例えば、低電力の供給により可動する非接触式の電子タグに用いるメモリとして好適なメモリと成り得る。
なお、上記いずれの実施形態においても、3層の金属層(第1金属層21、第2金属層24、及びビット線BL)から成るROMについて説明したが、本発明はこれに限らず、2層の金属層、あるいは4層以上の金属層から成るROMについても適用することができるものである。
また、上記いずれの実施形態においても、絶縁層INS,INSaは、シリコン酸化膜から成るものとしたが、本発明はこれに限定されず、他にも、例えばシリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造でもよい。即ち、上記所定の書き込み電圧の印加によって絶縁破壊され得るものであり、かつ上記メモリトランジスタ内で所定の膜厚に形成可能なものであれば、シリコン酸化膜以外の薄膜から成るものであってもよい。
また、上記いずれの実施形態においても、各メモリトランジスタのソースsは、接地電位Vssである接地線VLに接続されているが、本発明はこれに限定されない。即ち、各メモリトランジスタのソースsは、電源電圧Vddを供給する電源線に接続されても良い。この場合、プリチャージ電位は、例えば接地電位Vssに設定される。そして、選択されたメモリトランジスタの記憶状態が「0」のとき、そのドレインからは、接地電位Vssがプリチャージ電位として出力される。一方、選択されたメモリトランジスタの記憶状態が「1」であるとき、そのドレインからは電源電圧Vddが出力される。
Claims (5)
- メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタ上に交互に積層された複数の層間絶縁層及び複数の金属層と、
最上層の前記金属層から成るビット線と、
前記複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、
前記複数のコンタクトホールのそれぞれに埋め込まれ、かつ前記金属層に接続可能な金属プラグと、
前記金属層と前記金属プラグとの間を絶縁する絶縁層と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。 - メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタのドレインと電気的に接続された第1のポリシリコン層と、
前記第1のポリシリコン層を覆うようにして形成された絶縁層と、
前記絶縁層により前記第1のポリシリコン層と絶縁された第2のポリシリコン層と、
前記第2のポリシリコン層と電気的に接続されたビット線と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。 - メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記メモリトランジスタに隣接する領域に交互に積層された複数の層間絶縁層及び複数の金属層と、
最上層の前記金属層から成るビット線と、
前記複数の層間絶縁層のそれぞれに設けられた複数のコンタクトホールと、
前記複数のコンタクトホールのそれぞれに埋め込まれ、かつ前記金属層に接続された金属プラグと、
前記メモリトランジスタのドレインと電気的に接続された第1のポリシリコン層と、
前記第1のポリシリコン層を覆うようにして形成された絶縁層と、
前記絶縁層により前記第1のポリシリコン層と絶縁され、かつ前記コンタクトホールに埋め込まれた金属プラグの中、最下層の前記金属プラグと電気的に接続された第2のポリシリコン層と、を有し、
前記ビット線から前記絶縁層に印加される所定の電圧によって前記絶縁層が絶縁破壊されることにより、前記メモリトランジスタにデータが書き込まれることを特徴とする不揮発性半導体記憶装置。 - 前記データの書込み時に、前記ワード線を所定の電位に設定して前記メモリトランジスタをオンさせることを特徴とする請求項1,2,3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記絶縁層は、シリコン酸化膜またはシリコン窒化膜、またはそれらの積層構造であることを特徴とする請求項1,2,3,4のいずれか1つに記載の不揮発性半導体記憶装置。
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