CN1316623C - 非易失性半导体存储装置 - Google Patents
非易失性半导体存储装置 Download PDFInfo
- Publication number
- CN1316623C CN1316623C CNB2004100897579A CN200410089757A CN1316623C CN 1316623 C CN1316623 C CN 1316623C CN B2004100897579 A CNB2004100897579 A CN B2004100897579A CN 200410089757 A CN200410089757 A CN 200410089757A CN 1316623 C CN1316623 C CN 1316623C
- Authority
- CN
- China
- Prior art keywords
- memory transistor
- insulating barrier
- bit line
- polysilicon layer
- metal level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000009413 insulation Methods 0.000 claims abstract description 17
- 230000015556 catabolic process Effects 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000003475 lamination Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052721 tungsten Inorganic materials 0.000 abstract description 3
- 239000010937 tungsten Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
一种可由用户方写入数字数据的ROM。在各存储晶体管上交替多个层积绝缘层、多个金属层(包含作为最上层的金属层的位线BL)的ROM的存储单元阵列MA中，在设置于第一层间绝缘层18的第一接触孔FC2内的W(钨)插塞上形成绝缘层INS。并且，本发明根据是否由从位线BL施加的规定的写入电压(高电压)对绝缘层INS进行绝缘破坏来向各存储晶体管写入数字数据“1”或“0”。
Description
技术领域
本发明涉及一种非易失性半导体存储装置，特别是涉及一种可电气写入的ROM。
背景技术
近年来，用于非接触式的个体识别(例如由RF-ID终端控制的物流管理、库存管理、精算管理等)的电子终端广泛普及。电子终端是指分别装附在多个识别对象上，将被装附体的数字信息存入内装的存储器的设备。上述数字信息一般由用户方的阅读·记录器非接触地读写。
存储数字信息的存储器例如掩膜型ROM。该掩膜型ROM的数字数据在掩膜型ROM完成时固定而被存入。因此，内装其掩膜型ROM的电子终端作为产品出厂销售后，电子终端的用户不能任意向掩膜型ROM写入数字数据。
因此，内装于上述电子终端的存储器中多使用可将用户方所希望的数字数据电气写入的EPROM或EEPROM。
相关技术文献例如以下专利文献。
专利文献1：特开2003-114247
但是，将EPROM或EEPROM用于存储器的现有例中的电子终端由于EPROM或EEPROM的结构使制造工序变得复杂，制造成本增大。由此，存在存储器以及搭载有存储器的电子终端的单价上升的问题。
并且，上述电子终端因为一般在日光中所含的紫外线下、高温下等环境下使用，为适应上述环境必须进行规定的加工。即，因为例如EPROM在紫外线照射下内容消失，将EPROM用于存储器的电子终端必须为遮蔽含有紫外线的日光而封装。因此，电子终端的制造工序中必须新追加封装工序。一般，封装工序设计为半导体装置自身的制造工序，增大制造成本，因而也增大电子终端的制造成本。
而现有例的掩膜型ROM不能由用户方进行数字数据的写入，而相比EPROM或EEPROM可廉价制造，并且对紫外线和高温等的环境条件的耐性(以下简称“耐环境性”)高。
因此，本发明提供一种作为例如也可搭载在上述电子终端的存储器的可由用户写入数字数据的ROM。
发明内容
本发明的ROM是鉴于上述问题而研发的，其特征在于，具有：存储晶体管；与其存储晶体管的栅极连接的字线；在存储晶体管上交替层积的多个层间绝缘层以及多个金属层；由最上层的所述金属层构成的位线；在多个层间绝缘层上分别设置的多个接触孔；在多个接触孔内分别埋入、并可与金属层连接的金属插塞；将金属层和金属插塞之间绝缘的绝缘层，其中，通过由从位线向所述绝缘层施加的规定的电压使绝缘层绝缘破坏，从而将数据写入存储晶体管。
并且，本发明的ROM，其特征在于，具有：存储晶体管；与其存储晶体管的栅极连接的字线；在与存储晶体管邻接的区域交替层积的多个层间绝缘层以及多个金属层；由最上层的所述金属层构成的位线；在多个层间绝缘层上分别设置的多个接触孔；在多个接触孔内分别埋入、并可与金属层连接的金属插塞；与存储晶体管的漏极电连接的第一多晶硅层；覆盖第一多晶硅层而形成的绝缘层；由绝缘层而与第一多晶硅层绝缘、并与埋入接触孔的金属插塞中最下层的金属插塞电连接的第二多晶硅层；其中，通过由从位线向绝缘层施加的规定的电压使绝缘层绝缘破坏，从而将数据写入存储晶体管，最下层的金属插塞形成在存储晶体管的漏极上。
并且，本发明的上述结构中，当数据写入时，将字线设定为规定的电位，使存储晶体管变为导通状态。并且，绝缘层是硅氧化膜或硅氮化膜，或者它们的层积结构。
发明效果
本发明在连接ROM的存储晶体管和位线的接触孔内形成由从位线施加的规定的电压而被绝缘破坏而得的绝缘层。由此，在ROM或使用ROM的产品出厂后，用户方可利用其绝缘层的绝缘破坏将用户所希望的数字数据写入。
并且，本发明的具有上述写入功能的ROM与具有同样功能的EPROM或EEPROM相比可通过简单的制造工序实现。并且，本发明的上述ROM与EPROM或EEPROM相比具有高耐环境性。
根据上述，若将本发明的具有上述写入功能的ROM内装在例如电子终端等产品，上述产品与内装EPROM或EEPROM时比较，具有高耐环境性并且可廉价提供。
附图说明
图1是本发明的第一实施方式的ROM的电路图；
图2是图1所示ROM的存储阵列的略图；
图3是图2所示ROM的X-X线的剖面图；
图4是第二实施方式的ROM的剖面图；
图5是第三实施方式的ROM的剖面图。
具体实施方式
下面参照附图说明本发明的实施方式。本实施方式的ROM内装于例如非接触式读写电子终端而使用，也可内装于其他器件或系统而使用，或单独使用。
首先说明第一实施方式的ROM。图1是第一实施方式的ROM的电路图，图2是图1所示第一实施方式的ROM的存储单元阵列MA的略图。
如图1所示，本实施方式的ROM包括多个存储晶体管纵横配置的存储单元阵列MA。存储单元阵列MA具有以下结构。图1及图2仅表示配置于存储单元阵列MA中的多个存储晶体管中的四个存储晶体管MT1、MT2、MT3、MT4。存储晶体管MT1、MT2、MT3、MT4及未图示的其他存储晶体管都是N沟道型MOS晶体管，也可是P沟道型。
多根字线WL(例如由多晶硅层或在多晶硅层上层积钨等高熔点金属层的积层(ポリサイド
)构成)配置在存储单元阵列MA的横向。上述字线WL与字线选择电路WS连接。该字线选择电路WS根据字线选择信号选择多根字线WL中的一根字线WL。
另外，多根位线BL配置在存储单元阵列MA的纵向。上述位线BL与位线选择电路BS连接。该位线选择电路BS根据位线选择信号选择多根位线BL中的一根位线BL。
并且，上述字线WL与位线BL相互交差，在其各交差点对应的位置分别配置存储晶体管MT1、MT2、MT3、MT4。各存储晶体管MT1、MT2、MT3、MT4的栅极通过对应的字线WL形成。另外，各存储晶体管MT1、MT2、MT3、MT4的源极s分别介由第一接触孔FC1与接地线VL连接。
并且，存储晶体管MT1、MT2、MT3、MT4的漏极d介由第一接触孔第一接触孔FC2(未图示)、第二接触孔SC(未图示)以及第三接触孔TC，与对应的位线BL连接。
同样，存储晶体管MT1、MT2、MT3、MT4以及其他未图示的存储晶体管也对应的位线BL连接。
在此，位线BL由后述最上层的金属层、即第三层金属层构成，覆盖存储晶体管MT1、MT2、MT3、MT4而配置。
下面参照剖面图详细说明本实施方式的ROM。图3是图2所示本实施方式的ROM的X-X线剖面图。即，图3表示存储晶体管MT1的剖面图。存储晶体管MT2、MT3、MT4及其他未图示的存储晶体管的结构与图3所示剖面图结构相同。
在例如由P型层构成的硅衬底的半导体衬底10上形成晶体管分离用的场氧化膜11、12。并且，在场氧化膜11和场氧化膜12之间形成栅极绝缘膜13。在该栅极绝缘膜13上形成作为栅极的字线WL。并且，在与该字线WL的一侧邻接的半导体衬底10的表面上形成由N+型层14和N-型层15构成的源极s。另外，在与字线WL的另一侧邻接的半导体衬底10的表面上形成由N+型层16和N-型层17构成的漏极d。即，存储晶体管MT1具有LDD结构。其他存储晶体管具有同样的LDD结构。
并且，在该存储晶体管MT1上形成第一层间绝缘层18。在该第一层间绝缘层18上形成两个第一接触孔FC1、FC2。第一接触孔FC1使存储晶体管MT1的源极s露出地开孔而形成。在该第一接触孔FC1内埋入W插塞19。在此，所谓W插塞19是指埋入接触孔的钨(W)。并且，在W插塞19上形成接地线VL，该接地线VL经由W插塞19与存储晶体管MT1的源极s电连接。
另一侧第一接触孔FC2使存储晶体管MT1的漏极d露出地开孔而形成。在该第一接触孔FC2内埋入W插塞20。另外，在第一接触孔FC2内的W插塞20的上层形成具有规定厚度的由例如硅氧化膜构成的绝缘层INS(例如通过等离子CVD法)。该绝缘层INS通过施加规定的电压而被绝缘破坏得到。
并且，在形成于W插塞20的上层的绝缘层INS上形成第一金属层21。该第一金属层21通过绝缘层INS被绝缘破坏而经由W插塞29与存储晶体管MT1的漏极d电连接。第一金属层21在第一接触孔FC2的周围具有规定的外延。
并且，在接地线VL、第一金属层21上形成第二层间绝缘层22。在第二层间绝缘层22上形成第二接触孔SC。该第二接触孔SC使第一金属层21的表面露出地开孔，埋入W插塞23。
另外，在W插塞23上形成第二金属层24，该第二金属层24经由W插塞23与下层第一金属层21电连接。该第二金属层24在第二接触孔SC的周围具有规定的外延。并且，在第二金属层24上形成第三层间绝缘层25。
并且，在第三层间绝缘层25上，第三接触孔TC使第二金属层24的表面露出地开孔而形成。在第三接触孔TC内埋入W插塞26。并且，在W插塞26上形成由第三金属层构成的位线BL。因此，存储晶体管MT1的漏极d通过绝缘层INS被绝缘破坏，而经由W插塞20、W插塞23及W插塞26与位线BL连接。另外，存储晶体管MT2、MT3、MT4和其他存储晶体管其剖面图未图示，具有与存储晶体管MT1相同的结构。
下面说明向上述ROM存入“1”或“0”的数字数据的写入动作。首先，说明向存储晶体管写入数字数据“1”的情况。在此，进行向存储晶体管MT1写入数字数据“1”的动作。这时，与存储晶体管MT1连接的字线WL由字线选择电路WS选择，其电位形成为规定的高电位。并且，与存储晶体管MT1连接的位线BL由位线选择电路BS选择。这样，存储晶体管MT1变为导通状态。并且，在与存储晶体管MT1连接的位线BL上施加规定的写入电压。在此，规定的写入电压是指可将在位线BL连接的存储晶体管MT1的第一接触孔FC2内形成的绝缘层INS绝缘破坏的高电压。
这时，因为通过字线WL的高电位存储晶体管MT1变为导通状态，所以存储晶体管MT1的漏极d形成为接地电位。因此，在位线BL上施加的规定的写入电压集中施加在位线BL和漏极d之间存在的电容、即绝缘层INS上。由此，绝缘层INS被绝缘破坏，存储晶体管MT1的漏极d和与其对应的位线BL电连接。以下，将由上述绝缘破坏使位线BL和漏极d连接的存储晶体管称为存储状态“1”的存储晶体管。
而在与存储晶体管MT1连接的位线BL上连接有例如存储晶体管MT3或其他未图示的存储晶体管。在向述存储晶体管写入数字数据“1”。
即，在连接于与存储晶体管MT1所连接的相同的位线BL上的存储晶体管MT3、以及其他未图示的存储晶体管中，其字线WL的电位是高电位。因此，其存储晶体管是截断状态。
在此，在上述截断状态的存储晶体管中，在作为接地电位的衬底的P型层和有源层的N-型层15、17(或N+型层14、16)的边界上存在结电容(pn结的耗尽层所产生的静电容)。因此，施加在位线BL上的规定的写入电压根据绝缘层INS中存在的电容和上述结电容的两者进行二分开而施加。该二分割后的上述规定的写入电压不使绝缘层INS绝缘破坏。因此，即使在与上述截断状态的存储晶体管连接的位线BL上施加可以使绝缘层INS破坏的规定的写入电压，绝缘层INS也不发生绝缘破坏。
下面说明向存储晶体管写入数字施加“0”的情况。根据本实施方式，写入数字数据“0”时，不必进行特定的写入动作。在此，若将存储晶体管MT2的存储状态设为数字数据“0”，则不必在对应的位线BL上施加可使绝缘层INS绝缘破坏的规定的写入电压。
这时，在存储晶体管MT2的第一接触孔FC2内形成的绝缘层INS不被绝缘破坏。即，存储晶体管MT2的漏极d和与其对应的位线BL仍然被在第一接触孔FC2内形成的绝缘层INS绝缘。以下，将上述绝缘层INS不被绝缘破坏而将位线BL和漏极d绝缘的存储晶体管称为存储状态“0”的存储晶体管。
下面说明从上述ROM读出“1”或“0”的数字数据的读出动作。在此，进行从例如存储状态“1”的存储晶体管MT1读出数字数据的动作。这时，与存储晶体管MT1连接的字线WL通过字线选择电路WS选择，其电位形成为高电位。并且，与存储晶体管MT1连接的位线BL通过位线选择电路BS选择。另外，位线BL初始设定为预先规定的预充电位(例如电源电位Vdd)。
这样，存储晶体管MT1变为导通状态。这时，由于在存储晶体管MT1的第一接触孔FC2上形成的绝缘层INS预先被绝缘破坏，，存储晶体管MT1的漏极d和与此对应的位线BL相互电连接。由此，接地线VL的接地电位经由存储晶体管MT1输出至位线BL。因此，位线BL的电位从预充电位(例如电源电位Vdd)变为接地电位Vss。这时，位线BL的接地电位作为数字数据“1”从位线BL经由输出缓冲器BF输出至ROM的外部。
而通过字线选择电路WS及位线选择电路BS选择例如存储状态“0”的存储晶体管MT2。这时，与存储晶体管MT2连接的字线WL形成为高电位，同时，与存储晶体管MT2连接的位线BL被选择。
这样，存储晶体管MT2成为导通状态。但是，因为在存储晶体管MT2的第一接触孔FC2内形成的绝缘层INS不被绝缘破坏，存储晶体管MT2的漏极d和与其对应的位线BL仍然绝缘，而未电连接。
因此，位线BL的电位仍然是预充电位。这时，位线BL的预充电位作为数字数据“0”从位线BL经由输出缓冲器BF输出至ROM的外部。
如上所述，可根据形成在各存储晶体管的第一接触孔FC2的绝缘层INS是否通过施加来自对应的位线BL的规定的写入电压(高电压)而被绝缘破坏来向ROM写入“1”、“0”的任意一个数字数据，同时读出其数据。
并且，上述数字数据可在ROM或搭载有ROM的产品完成出厂后由用户方进行写入。即，可将因各用户而不同的所希望的数字数据任意写入。
另外，在上述第一实施方式中，将绝缘层INS形成在第一接触孔FC2内的W插塞20和第一金属层21之间，但本发明不限于此。即，绝缘层INS只要形成在各存储晶体管和与其对应的位线BL之间即可，也可形成在上述第一接触孔FC2内的W插塞20和第一金属层21之间以外的位置。例如，本发明也可按以下第二或第三实施方式实施。
下面参照附图说明第二实施方式。图4是第二实施方式的ROM的剖面图。并且，对与图3所示第一实施方式相同的结构要素付与相同附图标记，省略其说明。如图4所示，绝缘层INS(例如由硅氧化膜构成)可形成在第一金属层21和第二接触孔SC内的W插塞23之间。或者，虽然图未示，但是绝缘层INS可形成在N+型层16(即漏极d)和第一接触孔FC2内的W插塞20之间、第二接触孔SC内的W插塞23和第二金属层24之间、第二金属层24和第三接触孔TC的W插塞26之间以及第三接触孔TC内的W插塞26和位线BL之间。另外，本实施方式的数字数据写入读出动作都可与第一实施方式所示动作同样地进行。
下面参照附图说明第三实施方式。对与图3及图4所示第一及第二实施方式相同的结构要素付与相同附图标记，省略其说明。图5是第三实施方式的ROM的剖面图。如图5所示，在使存储晶体管的漏极d露出而开孔的第一接触孔FC2内与第一及第二实施方式相同埋入W插塞20。并且，W插塞20与在第一接触孔FC2的周围具有规定的外延的第一金属层21a连接。在此，在第一金属层21a上，与第一及第二实施方式不同，不形成第二及第三接触孔SC、TC；W插塞23、26；第二金属层24。
在本实施方式中，在与存储晶体管的漏极d接近的场氧化膜11的一部分上形成第一多晶硅层PS1。并且，第一接触孔FC3使第一多晶硅层PS1露出地开孔而形成。在该第一接触孔FC3内埋入W插塞27。W插塞27使第一多晶硅层PS1和第一金属层21a电连接。
并且，在第一多晶硅层PS1上形成具有规定膜厚的例如由硅氧化膜构成的绝缘层INSa，覆盖第一多晶硅层PS1。该绝缘层INSa与第一及第二实施方式的绝缘层INS同样，通过施加规定的写入电压被绝缘破坏而得。
并且，在场氧化膜11上，与第一多晶硅层PS1离开而形成第二多晶硅层PS2。在此，第二多晶硅层PS2的一部分介由绝缘层INSa覆盖第一多晶硅层PS1的一部分上而形成。即，第一多晶硅层PS1和第二多晶硅层PS2通过绝缘层INSa相互绝缘。
并且，在第二多晶硅层PS2上形成第一层间绝缘层18及第二层间绝缘层22。在该第一层间绝缘层18上第一接触孔FC4使第二多晶硅层PS2露出地开孔而形成。在该第一接触孔FC4中埋入W插塞28。在该W插塞28上形成第一金属层29。该第一金属层29通过第二层间绝缘层22与同存储晶体管的漏极d连接的第一金属层21a相互绝缘。
该第一金属层29的上层结构是与第一实施方式同样的结构。即，在第一金属层29上形成第二层间绝缘层22。在第二层间绝缘层22上形成使第一金属层21露出而开孔的第二接触孔SC。在第二接触孔SC内埋入W插塞23。在W插塞23上形成第二金属层24。在第二金属层24上形成第三层间绝缘层25。在第三层积绝缘层25上形成使第二金属层24露出而开口的第三接触孔TC。在第三接触孔TC内埋入W插塞26。并且，W插塞26与由最上层的金属层构成的位线BL电连接。
本实施方式的数字数据的写入动作通过从位线BL施加而得的规定的写入电压(参照第一及第二实施方式)，根据第二多晶硅层PS2和第一多晶硅层PS1之间形成的绝缘层INSa是否被绝缘破坏来进行。即，绝缘层INSa被绝缘破坏时，设其存储晶体管的存储状态为“1”。另一方面，设绝缘层INSa不被绝缘破坏的存储晶体管的存储状态为“0”。并且，关于数字数据的读出动作与上述第一及第二实施方式相同。
在上述第三实施方式中，绝缘层INSa因为形成在第一多晶硅层PS1上，与第一及第二实施方式中在接触孔内形成的绝缘层INS相比，可具有薄的膜厚而形成。例如，第一及第二实施方式中的绝缘层INS由于利用等离子CVD法形成变厚为20nm左右，但本实施方式的绝缘层INSa利用LPCVD法可薄至例如5nm左右而形成。即，本实施方式的ROM作为用于低功率供给可动非接触式电子终端的存储器很合适。
另外，在上述任意的实施方式中也说明了由三个金属层(第一金属层21、第二金属层24以及位线BL)构成的ROM，但本发明不限于此，也可适用于由两层金属层或四层以上金属层构成的ROM。
并且，在上述任意的实施方式中也说明了绝缘层INS、INSa由硅氧化膜构成，但本发明不限于此，除此之外，也可是例如硅氮化膜、或硅氧化膜和硅氮化膜的层积结构。即，只要通过施加上述规定的写入电压而被绝缘破坏而得并且在上述存储晶体管内可形成规定的膜厚即可，也可由硅氧化膜以外的薄膜构成。
并且，在上述任意的实施方式中也说明了各存储晶体管的源极s与作为接地电位Vss的接地线VL连接，但本发明不限于此。即，各存储晶体管的源极s也可与供给电源电压Vdd的电源线连接。这时，预充电位设定为例如接地电位Vss。并且所选存储晶体管的存储状态为“0”时，从其漏极输出作为预充电位的接地电位Vss。而所选存储晶体管的存储状态为“1”时，从其漏极输出电源电压Vdd。
Claims (5)
1.一种非易失性半导体存储装置，其特征在于，具有：存储晶体管；与所述存储晶体管的栅极连接的字线；在所述存储晶体管上交替层积的多个层间绝缘层以及多个金属层；由最上层的所述金属层构成的位线；在所述多个层间绝缘层上分别设置的多个接触孔；在所述多个接触孔内分别埋入、并可与所述金属层连接的金属插塞；将所述金属层和所述金属插塞之间绝缘的绝缘层，其中，通过由从所述位线向所述绝缘层施加的规定的电压使所述绝缘层绝缘破坏，从而将数据写入所述存储晶体管，最下层的金属插塞形成在存储晶体管的漏极上。
2.一种非易失性半导体存储装置，其特征在于，具有：存储晶体管；与所述存储晶体管的栅极连接的字线；与所述存储晶体管的漏极电连接的第一多晶硅层；覆盖所述第一多晶硅层而形成的绝缘层；由所述绝缘层而与所述第一多晶硅层绝缘的第二多晶硅层；与所述第二多晶硅层电连接的位线，其中，通过由从所述位线向所述绝缘层施加的规定的电压使所述绝缘层绝缘破坏，从而将数据写入所述存储晶体管。
3.一种非易失性半导体存储装置，其特征在于，具有：存储晶体管；与所述存储晶体管的栅极连接的字线；在与所述存储晶体管邻接的区域交替层积的多个层间绝缘层以及多个金属层；由最上层的所述金属层构成的位线；在所述多个层间绝缘层上分别设置的多个接触孔；在所述多个接触孔内分别埋入、并可与所述金属层连接的金属插塞；与所述存储晶体管的漏极电连接的第一多晶硅层；覆盖所述第一多晶硅层而形成的绝缘层；由所述绝缘层而与所述第一多晶硅层绝缘、并与埋入所述接触孔的金属插塞中最下层的所述金属插塞电连接的第二多晶硅层；其中，通过由从所述位线向所述绝缘层施加的规定的电压使所述绝缘层绝缘破坏，从而将数据写入所述存储晶体管。
4.如权利要求1、2、3中任意一项所述非易失性半导体存储装置，其特征在于，当所述数据写入时，将所述字线设定为规定的电位，使所述存储晶体管变为导通状态。
5.如权利要求1、2、3中任意一项所述非易失性半导体存储装置，其特征在于，所述绝缘层是硅氧化膜或硅氮化膜，或者它们的层积结构。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003375382A JP2005142260A (ja) | 2003-11-05 | 2003-11-05 | 不揮発性半導体記憶装置 |
| JP375382/03 | 2003-11-05 | ||
| JP375382/2003 | 2003-11-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1614783A CN1614783A (zh) | 2005-05-11 |
| CN1316623C true CN1316623C (zh) | 2007-05-16 |
Family
ID=34686768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100897579A Expired - Fee Related CN1316623C (zh) | 2003-11-05 | 2004-11-05 | 非易失性半导体存储装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7045866B2 (zh) |
| JP (1) | JP2005142260A (zh) |
| CN (1) | CN1316623C (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7684244B2 (en) * | 2007-05-16 | 2010-03-23 | Atmel Corporation | High density non-volatile memory array |
| US8134870B2 (en) * | 2009-06-16 | 2012-03-13 | Atmel Corporation | High-density non-volatile read-only memory arrays and related methods |
| US8674356B2 (en) * | 2011-08-31 | 2014-03-18 | M/A-Com Technology Solutions Holdings, Inc. | Electrically measurable on-chip IC serial identifier and methods for producing the same |
| CN104699548A (zh) * | 2013-12-04 | 2015-06-10 | 中国直升机设计研究所 | 高温下dsp与eeprom间spi通讯错误解决方法 |
| CN108131689A (zh) * | 2017-12-20 | 2018-06-08 | 王力文 | 防止油烟扩散的智能厨房 |
| CN109768050B (zh) * | 2018-12-18 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917224A (en) * | 1996-05-31 | 1999-06-29 | Dolphin Integration | Compact ROM matrix |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| JP2003114247A (ja) * | 2001-08-02 | 2003-04-18 | Osaki Electric Co Ltd | 信号伝送線識別装置 |
| CN1449043A (zh) * | 2002-04-01 | 2003-10-15 | 旺宏电子股份有限公司 | 一种存储装置及其护层形成方法 |
-
2003
- 2003-11-05 JP JP2003375382A patent/JP2005142260A/ja not_active Withdrawn
-
2004
- 2004-11-05 US US10/981,753 patent/US7045866B2/en not_active Expired - Fee Related
- 2004-11-05 CN CNB2004100897579A patent/CN1316623C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917224A (en) * | 1996-05-31 | 1999-06-29 | Dolphin Integration | Compact ROM matrix |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| JP2003114247A (ja) * | 2001-08-02 | 2003-04-18 | Osaki Electric Co Ltd | 信号伝送線識別装置 |
| CN1449043A (zh) * | 2002-04-01 | 2003-10-15 | 旺宏电子股份有限公司 | 一种存储装置及其护层形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005142260A (ja) | 2005-06-02 |
| US7045866B2 (en) | 2006-05-16 |
| US20050151205A1 (en) | 2005-07-14 |
| CN1614783A (zh) | 2005-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1828774B (zh) | 非易失性半导体存储装置 | |
| CN100407410C (zh) | 存储单元阵列 | |
| JP4490631B2 (ja) | 不揮発性メモリならびにその読み出し方法およびその書き込み方法 | |
| CN100468739C (zh) | 具有分层结构的位线的半导体装置 | |
| KR100675297B1 (ko) | 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 배치 방법 | |
| US7335557B2 (en) | Semiconductor device of non-volatile memory | |
| CN101878529B (zh) | 非易失性存储装置及其制造方法 | |
| JP4660564B2 (ja) | 半導体記憶装置 | |
| US6583490B2 (en) | One time programmable semiconductor nonvolatile memory device and method for production of same | |
| KR102178025B1 (ko) | 감소된 레이아웃 면적을 갖는 otp 셀 | |
| US9638549B2 (en) | Integrated capacitance sensing module and associated system | |
| CN101208795A (zh) | 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法 | |
| CN106910733A (zh) | 反熔丝型非易失性存储单元、其阵列及其操作方法 | |
| CN1316503C (zh) | 集成内存以及制造和操作集成内存的方法 | |
| KR20170120662A (ko) | 반도체 기억 장치 | |
| CN1316623C (zh) | 非易失性半导体存储装置 | |
| US6865100B2 (en) | 6F2 architecture ROM embedded DRAM | |
| KR101958518B1 (ko) | 프로그래밍의 신뢰성이 개선된 otp 셀 | |
| US10347690B2 (en) | Semiconductor memory device with efficient inclusion of control circuits | |
| US20050013156A1 (en) | Semiconductor integrated circuit device having ferroelectric capacitor | |
| CN110390119B (zh) | 感测放大器的布局图 | |
| JP5699772B2 (ja) | 半導体装置及びその製造方法 | |
| US6642587B1 (en) | High density ROM architecture | |
| JPS60206176A (ja) | 半導体装置 | |
| US8730707B2 (en) | Logic coding in an integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070516 Termination date: 20091207 |