JP2018182320A - ３次元半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】 集積度が向上された３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】 本発明は半導体装置及びその製造方法に係り、さらに詳細には、基板上に縦方向に交互に積層された絶縁膜及び電極を含む積層構造体と、前記基板と前記積層構造体との間に介在された水平半導体パターンと、前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、前記積層構造体の一側に提供される共通ソースプラグと、を含む。前記積層構造体、前記水平半導体パターン、及び前記共通ソースプラグは第１方向に延在され、前記水平半導体パターンは前記第１方向に延在される第１側壁を有し、前記第１側壁は前記共通ソースプラグに向かって突出された突出部を有する。
【選択図】 図３

Description

本発明は半導体装置及びその製造方法に係り、さらに詳細には集積度が向上された３次元半導体メモリ装置及びその製造方法に係る。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第８，１１５，２４５号公報 米国特許第８，１７４，８９０号公報 米国特許第９，３６２，２９８号公報 米国特許第９，４０６，８１４号公報 米国特許第９，４３１，４２０号公報 米国特許第９，５２０，４０７号公報
本発明が解決しようとする課題は集積度が向上された３次元半導体メモリ装置を提供することにある。
本発明が解決しようとする他の課題は集積度が向上された３次元半導体メモリ装置の製造方法を提供することにある。
本発明の概念に係る３次元半導体メモリ装置は、基板上に縦方向に交互に積層された絶縁膜及び電極を含む積層構造体と、前記基板と前記積層構造体との間に介在された水平半導体パターンと、前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、前記積層構造体の一側に提供される共通ソースプラグと、を含むことができる。前記積層構造体、前記水平半導体パターン、及び前記共通ソースプラグは第１方向に延在され、前記水平半導体パターンは前記第１方向に延在される第１側壁を有し、前記第１側壁は前記共通ソースプラグに向かって突出された突出部を有することができる。
本発明の他の概念に係る３次元半導体メモリ装置は、基板上で第１方向に延在される積層構造体であり、互いに離隔されて縦方向に積層された電極を含む積層構造体と、前記基板と前記積層構造体との間に介在され、前記第１方向に延在される水平半導体パターンと、前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、を含むことができる。前記水平半導体パターンは前記第１方向に延在される第１側壁を有し、平面的な観点で、前記第１側壁は起伏（ｕｎｅｖｅｎ）形態を有することができる。
本発明のその他の概念に係る３次元半導体メモリ装置の製造方法は、基板上に下部膜を形成することと、前記下部膜上に、縦方向に交互に積層された絶縁膜及び第１犠牲膜を含むモールド構造体を形成することと、前記モールド構造体を貫通し、第１方向に沿って配列されるチャンネルホールを形成することと、前記チャンネルホールを通じて前記下部膜を選択的にウェットエッチングして、リセス領域を形成することと、前記チャンネルホール及び前記リセス領域を半導体物質で満たして、前記チャンネルホールを満たす垂直半導体パターン及び前記リセス領域を満たす水平半導体パターンを形成することを含むことができる。前記水平半導体パターンは前記第１方向に延在される第１側壁を有し、前記第１側壁は前記第１方向と交差する第２方向に突出された突出部を有することができる。
本発明の実施形態に係る３次元半導体メモリ装置は、共通ソースプラグと水平半導体パターンとの間のショートのような問題を防止することができる。したがって、信頼性及び電気的特性が向上された３次元半導体メモリ装置を提供することができる。本発明の実施形態に係る３次元半導体メモリ装置の製造方法は、水平半導体パターンをセルフアラインで形成できるので、フォトレジスト工程を利用するパターニング工程が省略されることができる。
本発明の実施形態に係る３次元半導体メモリ装置の概略的な構成を説明するための図である。 本発明の実施形態に係る３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。 本発明の実施形態による３次元半導体メモリ装置の平面図である。 図３のＩ−Ｉ’線に沿って切断した断面図である。 図３のＩＩ−ＩＩ’線に沿って切断した断面図である。 図４ＢのＭ領域を拡大した断面図である。 本発明の実施形態に係る水平半導体パターン及び垂直半導体パターンを概略的に示した斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 図１６のＩ−Ｉ’線に沿って切断した断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。
図１は本発明の実施形態に係る３次元半導体メモリ装置の概略的な構成を説明するための図である。
図１を参照すれば、３次元半導体メモリ装置はセルアレイ領域ＣＡＲ、及び周辺回路領域を含む。周辺回路領域はローデコーダー領域ＲＯＷ ＤＣＲ、ページバッファ領域ＰＢＲ、コラムデコーダー領域ＣＯＬ ＤＣＲ、及び制御回路領域（図示せず）を含む。実施形態によれば、セルアレイ領域ＣＡＲとローデコーダー領域ＲＯＷ ＤＣＲとの間に連結領域ＣＴＲが配置される。
セルアレイ領域ＣＡＲには複数のメモリセルで構成されたメモリセルアレイが配置される。実施形態で、メモリセルアレイは３次元的に配列されたメモリセル及びメモリセルと電気的に連結された複数のワードライン及びビットラインを含む。
ローデコーダー領域ＲＯＷ ＤＣＲにはメモリセルアレイのワードラインを選択するローデコーダーが配置され、連結領域ＣＴＲにはメモリセルアレイとローデコーダーとを電気的に連結する配線構造体が配置される。ローデコーダはアドレス情報に応じてメモリセルアレイのワードラインの中で１つを選択する。ローデコーダは制御回路の制御信号に応答してワードライン電圧を選択されたワードライン及び非選択されたワードラインに各々提供する。
ページバッファ領域ＰＢＲにはメモリセルに格納された情報を読み出すためのページバッファが配置される。ページバッファは動作モードに応じてメモリセルに格納されるデータを一時的に格納するか、或いはメモリセルに格納されたデータを感知する。ページバッファはプログラム動作モードの時、書込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）回路として動作し、読出し動作モードの時、感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）回路として動作する。
カラムデコーダー領域ＣＯＬ ＤＣＲにはメモリセルアレイのビットラインと連結されるカラムデコーダーが配置される。カラムデコーダはページバッファと外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。
図２は本発明の実施形態にかかる３次元半導体メモリ装置のセルアレイを示す概略ブロック図である。
図２を参照すれば、セルアレイＣＡＲは複数のセルアレイブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎを含む。セルアレイブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎの各々は第１及び第２方向Ｄ１、Ｄ２に沿って延在された平面上に、第３方向Ｄ３に沿って積層された電極を含む積層構造体を含む。積層構造体は複数の垂直構造体（半導体カラム）と結合して３次元的に配列されたメモリセルを構成する。また、セルアレイブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎの各々はメモリセルと電気的に連結されるビットラインを含む。
図３は本発明の実施形態による３次元半導体メモリ装置の平面図である。図４Ａ及び図４Ｂは各々図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。図５は図４ＢのＭ領域を拡大した断面図である。図６は本発明の実施形態に係る水平半導体パターン及び垂直半導体パターンを概略的に示した斜視図である。
図３、図４Ａ、図４Ｂ、図５、及び図６を参照すれば、基板１００の上に下部絶縁パターン１１０が提供される。下部絶縁パターン１１０は基板１００の上面と平行である第１方向Ｄ１に延在される。下部絶縁パターン１１０は第１方向Ｄ１と交差する第２方向Ｄ２に互いに離隔されて配列される。一例として、基板１００はシリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。下部絶縁パターン１１０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。
互いに隣接する下部絶縁パターン１１０の間にトレンチＴＲが定義される。トレンチＴＲは第１方向Ｄ１に延在される。第１連結半導体パターン１１１がトレンチＴＲを部分的に満たす。再び言えば、第１連結半導体パターン１１１はトレンチＴＲ内にコンフォーマルに形成される。各々の第１連結半導体パターン１１１は下部絶縁パターン１１０の側壁及び基板１００の上面を直接覆う。各々の第１連結半導体パターン１１１の上部は不純物領域ＤＲを含む。不純物領域ＤＲは不純物（例えば、炭素）を含有する遮断層である。
第２連結半導体パターン１１３が各々の第１連結半導体パターン１１１によって定義されたギャップ領域を満たす。第２連結半導体パターン１１３の上部は下部絶縁パターン１１０に対して垂直に突出される。第２連結半導体パターン１１３の上面は下部絶縁パターン１１０の上面より高い。第２連結半導体パターン１１３は第１導電型を有する。一例として、第２連結半導体パターン１１３はｐ型を有する。
第１及び第２連結半導体パターン１１１、１１３はトレンチＴＲに沿って第１方向Ｄ１に延在される。第１及び第２連結半導体パターン１１１、１１３は第２方向Ｄ２に互いに離隔されて配列される。一例として、第１及び第２連結半導体パターン１１１、１１３は、各々独立的に、単結晶シリコン、多結晶シリコン、多結晶ゲルマニウム、又は単結晶ゲルマニウムを含む。他の例として、第１及び第２連結半導体パターン１１１、１１３は、各々独立的に、炭素ナノ構造、有機半導体物質、又は化合物半導体を含む。
下部絶縁パターン１１０の上にバッファ絶縁膜１２０が提供される。バッファ絶縁膜１２０はシリコン酸化膜である。バッファ絶縁膜１２０は熱酸化工程又は蒸着工程によって形成される。
基板１００の上にセルアレイブロックＢＬＫが配置される。セルアレイブロックＢＬＫは積層構造体（スタック）ＳＴを含む。積層構造体ＳＴはバッファ絶縁膜１２０の上に提供される。積層構造体ＳＴは第２方向Ｄ２に沿って延在される。積層構造体ＳＴは第１方向Ｄ１に沿って互いに離隔されて配列される。各々の積層構造体ＳＴは縦方向に交互に積層された絶縁膜ＩＬ及び電極ＥＬを含む。
第２連結半導体パターン１１３内に共通ソース領域ＣＳＲが提供される。平面的な観点で、共通ソース領域ＣＳＲは互いに隣接する積層構造体ＳＴの間に配置される。一対の積層構造体ＳＴの間で、共通ソース領域ＣＳＲは第２方向Ｄ２に沿って互いに離隔されて配列される。共通ソース領域ＣＳＲは不純物でドーピングされて第２導電型を有する。一例として、共通ソース領域ＣＳＲは砒素（Ａｓ）又はリン（Ｐ）のような不純物でドーピングされてｎ型を有する。
互いに隣接する一対の積層構造体ＳＴの間に共通ソースプラグＣＳＰが提供される。共通ソースプラグＣＳＰは共通ソース領域ＣＳＲに接続される。共通ソースプラグＣＳＰは第２方向Ｄ２に積層構造体ＳＴと共に並べて延在される。再び言えば、共通ソースプラグＣＳＰは第２方向Ｄ２に延在される直線形態を有する。共通ソースプラグＣＳＰの各々の第１方向Ｄ１への幅は、積層構造体ＳＴの上部で基板１００に行くほど、漸進的に減少する。共通ソースプラグＣＳＰと互いに隣接する一対の積層構造体ＳＴの間に絶縁スペーサーＳＬが介在される。
共通ソースプラグＣＳＰはドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）を含む。絶縁スペーサーＳＬはシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。
積層構造体ＳＴの各々の電極ＥＬは基板１００の上面に垂直となる第３方向Ｄ３に沿って積層される。電極ＥＬは、それらの間に配置された絶縁膜ＩＬによって互いに縦方向に分離される。積層構造体ＳＴの最下部の電極ＥＬは下部選択ラインである。積層構造体ＳＴの最上部の電極ＥＬは上部選択ラインである。下部選択ラインと上部選択ラインとを除外した残る電極ＥＬはワードラインである。
例えば、電極ＥＬはドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）を含む。絶縁膜ＩＬはシリコン酸化膜を含む。
積層構造体ＳＴを貫通する垂直構造体ＶＳが提供される。平面的な観点で、垂直構造体ＶＳは第２方向Ｄ２に沿って配列される。一例として、垂直構造体ＶＳは第２方向Ｄ２に沿ってジグザグ形態に配列される。他の例として、垂直構造体ＶＳは第２方向Ｄ２に沿って一列に配列されてもよい。垂直構造体ＶＳの各々は円柱形態を有する。垂直構造体ＶＳの各々の直径は、積層構造体ＳＴの上部で基板１００に行くほど、漸進的に減少する。
本実施形態によれば、垂直構造体ＶＳの第１乃至第４行Ｃ１、Ｃ２、Ｃ３、Ｃ４が１つの積層構造体ＳＴを貫通する。各々の第１乃至第４行Ｃ１−Ｃ４は、第２方向Ｄ２に沿って一列に配列された垂直構造体ＶＳを含む。第１乃至第４行Ｃ１−Ｃ４は互いに離隔されて第１方向Ｄ１に沿って配列される。一例として、第２行Ｃ２の垂直構造体ＶＳは第１及び第３行Ｃ１、Ｃ３の垂直構造体ＶＳと第１方向Ｄ１に重畳されない。一例として、第３行Ｃ３の垂直構造体ＶＳは第２及び第４行Ｃ２、Ｃ４の垂直構造体ＶＳと第１方向Ｄ１に重畳されない。
各々の垂直構造体ＶＳは垂直絶縁パターンＶＰ、垂直半導体パターンＶＳＰ、及び埋め込み絶縁パターンＶＩを含む。垂直絶縁パターンＶＰは積層構造体ＳＴの内壁を覆い、上部で基板１００に向かって延在される。垂直半導体パターンＶＳＰは垂直絶縁パターンＶＰの内壁を覆い、基板１００に向かって延在される。垂直半導体パターンＶＳＰは下端が閉じたパイプ形態又はマカロニ形態である。垂直半導体パターンＶＳＰの内部は埋め込み絶縁パターンＶＩで満たされる。各々の垂直構造体ＶＳの上に導電パッドＰＤが提供される。導電パッドＰＤは不純物がドーピングされた半導体又は金属のような導電物質を含む。
積層構造体ＳＴと基板１００との間に下部膜１３０、水平絶縁パターンＨＰ、及び水平半導体パターンＨＳＰが提供される。下部膜１３０、水平絶縁パターンＨＰ、及び水平半導体パターンＨＳＰはバッファ絶縁膜１２０の上に配置される。水平絶縁パターンＨＰ及び水平半導体パターンＨＳＰは下部膜１３０内のリセス領域ＲＳ内に提供される。水平絶縁パターンＨＰは、下部膜１３０内のリセス領域ＲＳの内壁を直接覆う。水平半導体パターンＨＳＰは水平絶縁パターンＨＰの内壁を覆う。下部膜１３０はポリシリコン膜、シリコンカーバイド、シリコン−ゲルマニウム、シリコン酸窒化膜、及びシリコン窒化膜の中の少なくとも１つを含む。一例として、下部膜１３０はアンドープのポリシリコン膜である。
平面的な観点で、水平半導体パターンＨＳＰはその上の積層構造体ＳＴと重畳される。水平半導体パターンＨＳＰはその上の積層構造体ＳＴに並行に第２方向Ｄ２に延在される。水平半導体パターンＨＳＰの第１方向Ｄ１への最大幅は積層構造体ＳＴの第１方向Ｄ１への最大幅より小さい。再び言えば、水平半導体パターンＨＳＰは積層構造体ＳＴの両側の共通ソースプラグＣＳＰと横方向で離隔される。
水平半導体パターンＨＳＰは第２方向Ｄ２に延在される第１側壁ＳＷ１及び第１側壁ＳＷ１に対向する第２側壁ＳＷ２を含む。平面的な観点で、第１及び第２側壁ＳＷ１、ＳＷ２の中で少なくとも１つは起伏のある表面を有する。具体的に、第１及び第２側壁ＳＷ１、ＳＷ２の中で少なくとも１つは、隣接する共通ソースプラグＣＳＰに向かって突出された突出部ＰＰを含む。平面的な観点で、各々の突出部ＰＰは０ではない曲率を有する。互いに隣接する一対の突出部ＰＰの間に陥没部ＤＰが定義される。
一例として、第１行Ｃ１の第１垂直構造体ＶＳ１及び第２垂直構造体ＶＳ２が一対の突出部ＰＰに各々隣接する。１対の突出部ＰＰの間の陥没部ＤＰは第１及び第２垂直構造体ＶＳ１、ＶＳ２の間に位置する。第２行Ｃ２の第３垂直構造体ＶＳ３は第１及び第２垂直構造体ＶＳ１、ＶＳ２と第１方向Ｄ１に隣接する。陥没部ＤＰは第２行Ｃ２の第３垂直構造体ＶＳ３に向かって延在される。
以下、図３を参照して平面的な観点で説明する。突出部ＰＰはこれと最も隣接する垂直構造体ＶＳの同心円と実質的に重畳される。突出部ＰＰの任意の第１地点Ｐ１と垂直構造体ＶＳの中心ＣＰと間の距離は第１長さＬ１である。突出部ＰＰの任意の第２地点Ｐ２と垂直構造体ＶＳの中心ＣＰとの間に距離は第２長さＬ２である。突出部ＰＰの任意の第３地点Ｐ３と垂直構造体ＶＳの中心ＣＰとの間に距離は第３長さＬ３である。この時、第１乃至第３長さＬ１、Ｌ２、Ｌ３は互いに実質的に同一である。
第２方向Ｄ２に互いに隣接する垂直構造体ＶＳの中心間の距離は第４長さＬ４である。第１及び第２方向Ｄ１、Ｄ２と全て交差する方向に互いに隣接する垂直構造体ＶＳの中心間の距離は第５長さＬ５である。一例として、第４長さＬ４は第５長さＬ５よりさらに大きい。第４長さＬ４は第１長さＬ１の２倍より小さく（Ｌ４＜２×Ｌ１）、第５長さＬ５もまた第１長さＬ１の２倍より小さい（Ｌ５＜２×Ｌ１）。
いずれか１つの垂直構造体ＶＳが積層構造体ＳＴの第２方向Ｄ２に延在される一側壁と隣接する。前記垂直構造体ＶＳの中心と前記一側壁との間の距離は第６長さＬ６である。第６長さＬ６は第１長さＬ１より小さい（Ｌ６＜Ｌ１）。
積層構造体ＳＴの中で第１積層構造体ＳＴと第２積層構造体ＳＴとが互いに隣接する。第１積層構造体ＳＴの垂直構造体ＶＳの中心と、第２積層構造体ＳＴの垂直構造体ＶＳの中心との間の最短距離は第７長さＬ７である。第７長さＬ７は第１長さＬ１の２倍より大きい（Ｌ７＞２×Ｌ１）。一例として、第７長さＬ７は第１長さＬ１の３倍乃至１０倍である。
図３、図４Ａ、図４Ｂ、図５、及び図６を再び参照すれば、複数の垂直半導体パターンＶＳＰが１つの水平半導体パターンＨＳＰと直接連結される（図６参照）。一例として、第１乃至第４行Ｃ１−Ｃ４の垂直半導体パターンＶＳＰが１つの積層構造体ＳＴを貫通して、前記積層構造体ＳＴの下の水平半導体パターンＨＳＰと直接連結される。水平半導体パターンＨＳＰ及びこれと連結された垂直半導体パターンＶＳＰは一体に連結された半導体パターンである。再び言えば、垂直及び水平半導体パターンＶＳＰ、ＨＳＰは互いに同一な物質を含む。
一例として、垂直及び水平半導体パターンＶＳＰ、ＨＳＰはシリコン、ゲルマニウム、又はこれらの混合物を含む。垂直及び水平半導体パターンＶＳＰ、ＨＳＰは単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中で選択された少なくともいずれか１つの結晶構造を有する。垂直及び水平半導体パターンＶＳＰ、ＨＳＰはアンドープであるか、或いは基板１００と同一である第１導電型を有するように不純物でドーピングされる。水平半導体パターンＨＳＰ及びこれと連結された垂直半導体パターンＶＳＰは本発明の実施形態に係る３次元半導体装置のチャンネルとして利用される。
複数の垂直絶縁パターンＶＰが１つの水平絶縁パターンＨＰと直接連結される。一例として、第１乃至第４行Ｃ１−Ｃ４の垂直絶縁パターンＶＰが、１つの積層構造体ＳＴを貫通して前記積層構造体ＳＴの下の水平絶縁パターンＨＰと直接連結される。水平絶縁パターンＨＰ及びこれと連結された垂直絶縁パターンＶＰは一体に連結された絶縁パターンである。再び言えば、水平絶縁パターンＨＰ及びこれと連結された垂直絶縁パターンＶＰは同一な工程を通じて同時に形成される。
第２連結半導体パターン１１３が水平半導体パターンＨＳＰの下のバッファ絶縁膜１２０及び水平絶縁パターンＨＰを貫通して、水平半導体パターンＨＳＰと直接連結される（図５参照）。各々の第２連結半導体パターン１１３は第１方向Ｄ１に延在されながら、第１方向Ｄ１に互いに離隔された水平半導体パターンＨＳＰを互いに電気的に連結する。第２連結半導体パターン１１３は水平半導体パターンＨＳＰと第１連結半導体パターン１１１とを互いに電気的に連結する。再び言えば、垂直及び水平半導体パターンＶＳＰ、ＨＳＰは第１及び第２連結半導体パターン１１１、１１３を通じて基板１００と電気的に連結される。
電極ＥＬと垂直構造体ＶＳとの間、及び電極ＥＬと絶縁膜ＩＬとの間にゲート絶縁パターンＧＩが介在される。電極ＥＬと垂直半導体パターンＶＳＰとの間のゲート絶縁パターンＧＩ及び垂直絶縁パターンＶＰはデータ格納膜を構成する。本発明の実施形態に係る３次元半導体装置はＮＡＮＤフラッシュメモリ装置である。例えば、電極ＥＬと垂直半導体パターンＶＳＰとの間に介在される前記データ格納膜はトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含む。前記トンネル絶縁膜は垂直半導体パターンＶＳＰと直接接触する。前記ブロッキング絶縁膜は電極ＥＬと直接接触する。前記電荷格納膜は前記トンネル絶縁膜と前記ブロッキング絶縁膜との間に介在される。前記データ格納膜に格納されるデータは電極ＥＬと垂直半導体パターンＶＳＰとの間の電圧差によって誘発されるファウラー・ノルドハイムトンネルリングを利用して変更されることができる。
前記トンネル絶縁膜は前記電荷格納膜よりエネルギーバンドギャップが大きい物質を含むことができる。前記トンネル絶縁膜はアルミニウム酸化膜及びハフニウム酸化膜のような高誘電膜又はシリコン酸化膜を含むことができる。前記電荷格納膜はシリコン窒化膜、シリコン酸窒化膜、又はシリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）を含むことができる。前記ブロッキング絶縁膜はシリコン酸化膜を含む。
一実施形態として、電極ＥＬと垂直半導体パターンＶＳＰとの間のゲート絶縁パターンＧＩが前記ブロッキング絶縁膜を含み、電極ＥＬと垂直半導体パターンＶＳＰとの間の垂直絶縁パターンＶＰが前記電荷格納膜及び前記トンネル絶縁膜を含むことができる。他の実施形態に、電極ＥＬと垂直半導体パターンＶＳＰとの間のゲート絶縁パターンＧＩが前記ブロッキング絶縁膜及び前記電荷格納膜を含み、電極ＥＬと垂直半導体パターンＶＳＰとの間の垂直絶縁パターンＶＰが前記トンネル絶縁膜を含むことができる。
積層構造体ＳＴの上に第１層間絶縁膜１４０及び第２層間絶縁膜１５０が配置される。第２層間絶縁膜１５０の上に積層構造体ＳＴを横切って第１方向Ｄ１に延在されるビットラインＢＬが配置される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧ及び導電パッドＰＤを通じて垂直構造体ＶＳの垂直半導体パターンＶＳＰと電気的に連結される。
本発明の実施形態に係る３次元半導体メモリ装置は、水平半導体パターンＨＳＰの間の第１方向Ｄ１への離隔距離が積層構造体ＳＴの間の第１方向Ｄ１への離隔距離よりさらに大きい。共通ソースプラグＣＳＰの形成のための工程マージンが確保されて、共通ソースプラグＣＳＰと水平半導体パターンＨＳＰとの間のショートのような問題を防止することができる。したがって、信頼性及び電気的特性が向上された３次元半導体メモリ装置が提供されることができる。
図７Ａ乃至図１４Ａは本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩ−Ｉ’線に対応する断面図である。図７Ｂ乃至図１４Ｂは本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図３のＩＩ−ＩＩ’線に対応する断面図である。
図３、図７Ａ、及び図７Ｂを参照すれば、基板１００の上に下部絶縁パターン１１０が形成される。下部絶縁パターン１１０を形成することは、基板１００の上に下部絶縁膜を形成すること、及び前記下部絶縁膜をパターニングして第１方向に延在されるトレンチＴＲを形成することを含む。前記下部絶縁膜はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。下部絶縁パターン１１０は基板１００の上面と平行である第１方向Ｄ１に延在される。
下部絶縁パターン１１０の間のトレンチＴＲ内に第１連結半導体パターン１１１及び第１犠牲パターンＳＬ１が形成される。具体的に、第１連結半導体パターン１１１及び第１犠牲パターンＳＬ１を形成することは、トレンチＴＲをコンフォーマルに覆う第１半導体膜を形成すること、前記半導体膜が形成されたトレンチＴＲを満たす第１犠牲膜を形成すること、及び下部絶縁パターン１１０の上面が露出されるように前記第１犠牲膜及び前記第１半導体膜を平坦化することを含む。
前記第１半導体膜は化学気相成長（ＣＶＤ）又は原子層成長（ＡＬＤ）を利用して形成される。一例として、前記第１半導体膜は単結晶シリコン、多結晶シリコン、多結晶ゲルマニウム、又は単結晶ゲルマニウムから形成されることができる。他の例として、前記第１半導体膜は炭素ナノ構造、有機半導体物質、又は化合物半導体に形成されてもよい。
各々の第１連結半導体パターン１１１は基板１００の上面と接する底部分、及び前記底部分から下部絶縁パターン１１０の側壁に延在される側壁部分を含む。第１連結半導体パターン１１１の底部分と側壁部分によってギャップ領域が定義される。
第１犠牲パターンＳＬ１が第１連結半導体パターン１１１の前記ギャップ領域を満たす。第１犠牲パターンＳＬ１は下部絶縁パターン１１０及び第１連結半導体パターン１１１に対してエッチング選択性を有する物質で形成される。一例として、前記第１犠牲膜はポリシリコン膜、シリコンカーバイド、シリコン−ゲルマニウム、シリコン酸窒化膜、及びシリコン窒化膜の中の少なくとも１つを含むことができる。
図３、図８Ａ、及び図８Ｂを参照すれば、下部絶縁パターン１１０の上にバッファ絶縁膜１２０及び下部膜１３０が順に形成される。一例として、バッファ絶縁膜１２０は熱酸化工程又は蒸着工程を利用して形成されたシリコン酸化膜である。下部膜１３０はポリシリコン膜、シリコンカーバイド、シリコン−ゲルマニウム、シリコン酸窒化膜、及びシリコン窒化膜の中の少なくとも１つを含む。一例として、下部膜１３０はアンドープのポリシリコン膜である。
本発明の一実施形態によれば、バッファ絶縁膜１２０を形成する前に、第１連結半導体パターン１１１の上部に不純物（例えば、炭素）をドーピングして不純物領域ＤＲを形成する。
図３、図９Ａ、及び図９Ｂを参照すれば、下部膜１３０の上に絶縁膜ＩＬ及び第２犠牲膜ＳＬ２が交互に積層されたモールド構造体ＭＴが形成される。絶縁膜ＩＬ及び第２犠牲膜ＳＬ２は熱化学気相成長（Ｔｈｅｒｍａｌ ＣＶＤ）、プラズマ化学気相成長（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）、物理的化学気相成長（ｐｈｙｓｉｃａｌ ＣＶＤ）、又は原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）を利用して堆積される。絶縁膜ＩＬはシリコン酸化膜で形成される。第２犠牲膜ＳＬ２は、絶縁膜ＩＬに対してエッチング選択性を有する物質で形成される。一例として、第２犠牲膜ＳＬ２はシリコン窒化膜又はシリコン酸窒化膜で形成されることができる。
図３、図１０Ａ、及び図１０Ｂを参照すれば、モールド構造体ＭＴを貫通して下部膜１３０を露出させるチャンネルホールＣＨが形成される。チャンネルホールＣＨの直径は基板１００に近くなるほど、漸進的に減少する。平面的な観点で、チャンネルホールＣＨの配置関係及び形態は先に図３、図４Ａ、図４Ｂ、図５、及び図６を参照して説明した垂直構造体ＶＳと実質的に同一である。
具体的に、チャンネルホールＣＨを形成することは、モールド構造体ＭＴの上にチャンネルホールＣＨが形成される領域を定義する開口部を有するマスクパターンを形成すること、及び前記マスクパターンをエッチングマスクとしてモールド構造体ＭＴをエッチングすることを含む。以後、前記マスクパターンが除去される。
図３、図１１Ａ、及び図１１Ｂを参照すれば、チャンネルホールＣＨによって露出された下部膜１３０の上にウェットエッチング工程を遂行して、リセス領域ＲＳが形成される。具体的に、チャンネルホールＣＨを通じてエッチャント（ｅｔｃｈａｎｔ）が下部膜１３０の上に提供され、前記エッチャントによって下部膜１３０が横方向に（ｌａｔｅｒａｌｌｙ）エッチングされる。
前記ウェットエッチング工程は第２犠牲膜ＳＬ２、絶縁膜ＩＬ、及びバッファ絶縁膜１２０に対してエッチング選択性を有するエッチングレシピを使用する。前記ウェットエッチング工程によって下部膜１３０はチャンネルホールＣＨを中心に等方的にエッチングされる。前記ウェットエッチング工程は、第２方向Ｄ２に隣接するチャンネルホールＣＨの間に存在する下部膜１３０が全て除去される時まで遂行される。チャンネルホールＣＨと所定距離以上に離隔された下部膜１３０の一部は残留することがあり得る。残留する下部膜１３０はモールド構造体ＭＴを支持する支持体（ｓｕｐｐｏｒｔｅｒ）の役割を遂行する。
平面的な観点で、リセス領域ＲＳの形態は先に図３、図４Ａ、図４Ｂ、図５、及び図６を参照して説明した水平半導体パターンＨＳＰと実質的に同一である。平面的な観点で、リセス領域ＲＳの少なくとも１つの側面は起伏のある形態を有する。平面的な観点で、リセス領域ＲＳの少なくとも１つの側面は該側面と隣接するチャンネルホールＣＨの同心円と実質的に重畳される。
図３、図１２Ａ、及び図１２Ｂを参照すれば、チャンネルホールＣＨ内に垂直構造体ＶＳが形成される。各々の垂直構造体ＶＳは垂直絶縁パターンＶＰ、垂直半導体パターンＶＳＰ、及び埋め込み絶縁パターンＶＩを含む。リセス領域ＲＳ内に水平絶縁パターンＨＰ及び水平半導体パターンＨＳＰが形成される。
具体的に、チャンネルホールＣＨ及びリセス領域ＲＳ内に第１絶縁膜をコンフォーマルに形成して、垂直絶縁パターンＶＰ及び水平絶縁パターンＨＰが形成される。前記第１絶縁膜は原子層成長（ＡＬＤ）又は化学気相成長（ＣＶＤ）を利用して形成される。前記第１絶縁膜は、垂直型ＮＡＮＤフラッシュメモリ装置でデータ格納膜として利用されるトンネルリング絶縁膜、電荷格納膜及びブロッキング絶縁膜のうちの少なくとも１つを含む。
続いて、チャンネルホールＣＨ及びリセス領域ＲＳ内に第２半導体膜をコンフォーマルに形成して、垂直半導体パターンＶＳＰ及び水平半導体パターンＨＳＰが形成される。前記第２半導体膜はリセス領域ＲＳを完全に満たすように形成される。前記第２半導体膜は原子層成長（ＡＬＤ）又は化学気相成長（ＣＶＤ）を利用して形成される。一例として、前記第２半導体膜はシリコン、ゲルマニウム、又はこれらの混合物を含む。
垂直半導体パターンＶＳＰの上にチャンネルホールＣＨを完全に満たす第２絶縁膜を形成して、埋め込み絶縁パターンＶＩが形成される。チャンネルホールＣＨの上部に導電パッドＰＤが形成される。導電パッドＰＤは不純物がドーピングされた半導体又は金属のような導電物質を含む。
モールド構造体ＭＴの上に第１層間絶縁膜１４０が形成される。第１層間絶縁膜１４０及びモールド構造体ＭＴをパターニングして第１犠牲パターンＳＬ１の一部分を露出させる垂直トレンチＴが形成される。垂直トレンチＴは第２方向Ｄ２に延在され、モールド構造体ＭＴを貫通する。垂直トレンチＴの底は水平半導体パターンＨＳＰの底面よりさらに低いように形成される。垂直トレンチＴは水平半導体パターンＨＳＰと離隔されるように形成される。垂直トレンチＴはモールド構造体ＭＴを複数のモールド構造体ＭＴに分離させる。複数のモールド構造体ＭＴは第２方向Ｄ２に延在されながら、第１方向Ｄ１に互いに離隔される。
図３、図１３Ａ、及び図１３Ｂを参照すれば、垂直トレンチＴに露出された第１犠牲パターンＳＬ１を完全に除去して、空いた空間ＥＳが形成される。第１犠牲パターンＳＬ１を除去することは第１犠牲パターンＳＬ１を選択的にエッチングする等方性エッチング工程を利用する。
続いて、空いた空間ＥＳによって露出されたバッファ絶縁膜１２０、空いた空間ＥＳによって露出された水平絶縁パターンＨＰの下部、及び空いた空間ＥＳによって露出された水平半導体パターンＨＳＰの下部を順にエッチングする。水平半導体パターンＨＳＰの底面の一部分が空いた空間ＥＳによって露出される。
図３、図１４Ａ、及び図１４Ｂを参照すれば、空いた空間ＥＳを満たす第２連結半導体パターン１１３が形成される。各々の第２連結半導体パターン１１３は第１方向Ｄ１に延在されながら、第１方向Ｄ１に互いに離隔された水平半導体パターンＨＳＰを互いに電気的に連結する。垂直及び水平半導体パターンＶＳＰ、ＨＳＰは第１及び第２連結半導体パターン１１１、１１３を通じて基板１００と電気的に連結される。
垂直トレンチＴ内に残留する第２連結半導体パターン１１３を除去して、第２犠牲膜ＳＬ２及び絶縁膜ＩＬの側壁が垂直トレンチＴに露出される。垂直トレンチＴに露出された第２犠牲膜ＳＬ２を電極ＥＬに置換して、縦方向に交互に積層された絶縁膜ＩＬ及び電極ＥＬを含む積層構造体ＳＴが形成される。具体的に、垂直トレンチＴを通じて露出された第２犠牲膜ＳＬ２を選択的に除去し、第２犠牲膜ＳＬ２が除去された空間に電極ＥＬを形成する。電極ＥＬはドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）を利用して形成される。
続いて、垂直トレンチＴに露出された第２連結半導体パターン１１３に不純物をドーピングして共通ソース領域ＣＳＲが形成される。一例として、共通ソース領域ＣＳＲは砒素（Ａｓ）又はリン（Ｐ）のような不純物でドーピングされてｎ型を有する。
図３、図４Ａ、及び図４Ｂを再び参照すれば、垂直トレンチＴの各々を順次的に満たす絶縁スペーサーＳＬ及び共通ソースプラグＣＳＰが形成される。共通ソースプラグＣＳＰが共通ソース領域ＣＳＲに接続される。絶縁スペーサーＳＬはシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜で形成される。共通ソースプラグＣＳＰはドーピングされた半導体、金属、導電性金属窒化膜、又は遷移金属で形成される。
第１層間絶縁膜１４０の上に第２層間絶縁膜１５０が形成される。第１及び第２層間絶縁膜１４０、１５０を貫通して垂直構造体ＶＳと接続するビットラインコンタクトプラグＢＰＬＧが形成される。第２層間絶縁膜１５０の上に、ビットラインコンタクトプラグＢＰＬＧと電気的に連結されるビットラインＢＬが形成される。
本発明の実施形態に係る３次元半導体メモリ装置の製造方法は、チャンネルホールＣＨを利用するウェットエッチング工程を通じて水平半導体パターンＨＳＰをセルフアラインで形成することができる。再び言えば、フォトレジスト工程を利用するパターニング工程が省略されることができる。さらに共通ソースプラグＣＳＰを形成する時、共通ソースプラグＣＳＰがミスアライメントされて水平半導体パターンＨＳＰとのショートが発生する問題を解決することができる。
図１５は本発明の実施形態に係る３次元半導体メモリ装置の平面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、図５、及び図６を参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１５を参照すれば、垂直構造体ＶＳが１つの積層構造体ＳＴを貫通する。垂直構造体ＶＳは第１及び第２列Ｒ１、Ｒ２を構成する。各々の第１列Ｒ１は第１方向Ｄ１に沿って一列に配列された５つの垂直構造体ＶＳを含む。各々の第２列Ｒ２は第１方向Ｄ１に沿って一列に配列された４つの垂直構造体ＶＳを含む。第１及び第２列Ｒ１、Ｒ２は互いに交互に第２方向Ｄ２に沿って配列される。
１つの積層構造体ＳＴを貫通する垂直構造体ＶＳは、前記積層構造体ＳＴ下の水平半導体パターンＨＳＰと連結される。水平半導体パターンＨＳＰの第１側壁ＳＷ１及び第２側壁ＳＷ２の各々は、突出部ＰＰ及び突出部ＰＰの間の陥没部ＤＰを含む。平面的な観点で、第２列Ｒ２の最外殻の垂直構造体ＶＳに突出部ＰＰが隣接する。平面的な観点で、陥没部ＤＰは第１列Ｒ１の最外殻の垂直構造体ＶＳに向かって延在される。
図１６は本発明の実施形態に係る３次元半導体メモリ装置の平面図である。図１７は図１６のＩ−Ｉ’線に沿って切断した断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、図５、及び図６を参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１６及び図１７を参照すれば、下部膜１３０は第２方向Ｄ２に延在される少なくとも１つのダミー不純物領域ＤＩＬを含む。ダミー不純物領域ＤＩＬは第１及び第２連結半導体パターン１１１、１１３の上でこれらを横切って延在される。ダミー不純物領域ＤＩＬは不純物（例えば、炭素）を含む。
下部膜１３０の上に第１積層構造体ＳＴ１及び第２積層構造体ＳＴ２が提供される。共通ソースプラグＣＳＰが第１積層構造体ＳＴ１及び第２積層構造体ＳＴ２の間を横切って延在される。以下、第１積層構造体ＳＴ１に対して詳細に説明する。第２積層構造体ＳＴ２は第１積層構造体ＳＴ１と実質的に同一である。
ダミー不純物領域ＤＩＬが第１積層構造体ＳＴ１の下に提供される。平面的な観点で、ダミー不純物領域ＤＩＬは第１積層構造体ＳＴ１の中心にしたがって第１積層構造体ＳＴ１と共に第２方向Ｄ２に延在される。
第１積層構造体ＳＴ１の下に第１水平半導体パターンＨＳＰ１及び第２水平半導体パターンＨＳＰ２が提供される。ダミー不純物領域ＤＩＬは第１及び第２水平半導体パターンＨＳＰ１、ＨＳＰ２の間に介在される。
第１水平半導体パターンＨＳＰ１は互いに対向する第１側壁ＳＷ１及び第２側壁ＳＷ２を含む。第２水平半導体パターンＨＳＰ２は互いに対向する第３側壁ＳＷ３及び第４側壁ＳＷ４を含む。第２側壁ＳＷ２はダミー不純物領域ＤＩＬと対向し、第３側壁ＳＷ３はダミー不純物領域ＤＩＬと対向する。第１側壁ＳＷ１及び第４側壁ＳＷ４の各々は、突出部ＰＰ及び突出部ＰＰの間の陥没部ＤＰを含む。反面、第２側壁ＳＷ２及び第３側壁ＳＷ３の各々は平らな表面を有する。平面的な観点で、第２及び第３側壁ＳＷ２、ＳＷ３は第２方向Ｄ２に延在される直線形態を有する。
以下、図１６を参考して平面的な観点で説明する。一例として、第４側壁ＳＷ４とこれと隣接する垂直構造体ＶＳの中心との間の距離は第１長さＬ１である。第３側壁ＳＷ３とこれと隣接する垂直構造体ＶＳの中心との間の距離は第８長さＬ８である。第８長さＬ８は第１長さＬ１より小さい（Ｌ８＜Ｌ１）。
図１６及び図１７を再び参照すれば、第１積層構造体ＳＴ１を貫通するダミー垂直構造体ＤＶＳが提供される。ダミー垂直構造体ＤＶＳはダミー不純物領域ＤＩＬと縦方向で重畳される。ダミー垂直構造体ＤＶＳは第２方向Ｄ２に沿って一列に配列される。
各々のダミー垂直構造体ＤＶＳはダミー垂直絶縁パターンＤＶＰ、ダミー垂直半導体パターンＤＶＳＰ、及びダミー埋め込み絶縁パターンＤＶＩを含む。ダミー垂直絶縁パターンＤＶＰは垂直構造体ＶＳの垂直絶縁パターンＶＰと同一な物質を含み、ダミー垂直半導体パターンＤＶＳＰは垂直構造体ＶＳの垂直半導体パターンＶＳＰと同一な物質を含み、ダミー埋め込み絶縁パターンＤＶＩは垂直構造体ＶＳの埋め込み絶縁パターンＶＩと同一な物質を含む。再び言えば、ダミー垂直絶縁パターンＤＶＰは垂直構造体ＶＳと共に同時に形成される。
ダミー垂直構造体ＤＶＳのダミー垂直半導体パターンＤＶＳＰはダミー垂直絶縁パターンＤＶＰを介してダミー不純物領域ＤＩＬと離隔される。ダミー垂直構造体ＤＶＳにはビットラインコンタクトプラグＢＰＬＧが連結されない。再び言えば、ダミー垂直構造体ＤＶＳは基板１００及びビットラインＢＬと電気的に連結されない。
図１８乃至図２３は本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するためのものであって、図１６のＩ−Ｉ’線に対応する断面図である。本実施形態では、先に図３及び図７Ａ乃至図１４Ｂを参照して説明したことと重複される技術的な特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図１６及び図１８を参照すれば、基板１００の上の下部膜１３０内に少なくとも１つのダミー不純物領域ＤＩＬが形成される。ダミー不純物領域ＤＩＬは第２方向Ｄ２に延在されながら、第１及び第２連結半導体パターン１１１、１１３を横切る。ダミー不純物領域ＤＩＬは、先に図８Ａ及び図８Ｂの結果物上に不純物（例えば、炭素）をドーピングすることによって形成される。
図１６及び図１９を参照すれば、下部膜１３０の上にモールド構造体ＭＴが形成される。モールド構造体ＭＴを貫通して下部膜１３０を露出させるチャンネルホールＣＨ及びダミーチャンネルホールＤＣＨが形成される。ダミーチャンネルホールＤＣＨは下部膜１３０のダミー不純物領域ＤＩＬを露出させる。平面的な観点で、チャンネルホールＣＨ及びダミーチャンネルホールＤＣＨの配置関係及び形態は先に図１６及び図１７を参照して説明した垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳと実質的に同一である。
図１６及び図２０を参照すれば、チャンネルホールＣＨによって露出された下部膜１３０の上にウェットエッチング工程を遂行して、リセス領域ＲＳが形成される。前記ウェットエッチング工程は第２犠牲膜ＳＬ２、絶縁膜ＩＬ、バッファ絶縁膜１２０、及びダミー不純物領域ＤＩＬに対してエッチング選択性を有するエッチングレシピを使用する。したがって、ダミー不純物領域ＤＩＬは前記ウェットエッチング工程のエッチング停止膜の役割を遂行する。
平面的な観点で、ダミー不純物領域ＤＩＬと隣接するリセス領域ＲＳの側面は第２方向Ｄ２に延在される直線形態を有する。平面的な観点で、残留する下部膜１３０と隣接するリセス領域ＲＳの側面は起伏のある形態を有する。
図１６及び図２１を参照すれば、チャンネルホールＣＨ内に垂直構造体ＶＳが形成される。ダミーチャンネルホールＤＣＨ内にダミー垂直構造体ＤＶＳが形成される。各々のダミー垂直構造体ＤＶＳはダミー垂直絶縁パターンＤＶＰ、ダミー垂直半導体パターンＤＶＳＰ、及びダミー埋め込み絶縁パターンＤＶＩを含む。リセス領域ＲＳ内に水平絶縁パターンＨＰ及び水平半導体パターンＨＳＰが形成される。水平半導体パターンＨＳＰは、ダミー不純物領域ＤＩＬを介して互いに離隔された第１水平半導体パターンＨＳＰ１及び第２水平半導体パターンＨＳＰ２を含む。
ダミー垂直絶縁パターンＤＶＰ、垂直絶縁パターンＶＰ、及び水平絶縁パターンＨＰは同時に形成される。垂直絶縁パターンＶＰは水平絶縁パターンＨＰと一体に連結される。しかし、ダミー垂直絶縁パターンＤＶＰは水平絶縁パターンＨＰと離隔される。
ダミー垂直半導体パターンＤＶＳＰ、垂直半導体パターンＶＳＰ、及び水平半導体パターンＨＳＰは同時に形成される。垂直半導体パターンＶＳＰ及び水平半導体パターンＨＳＰは一体に連結される。しかし、ダミー垂直半導体パターンＤＶＳＰは水平半導体パターンＨＳＰ、例えば第１及び第２水平半導体パターンＨＳＰ１、ＨＳＰ２と離隔される。
モールド構造体ＭＴの上に第１層間絶縁膜１４０が形成される。第１層間絶縁膜１４０及びモールド構造体ＭＴをパターニングして第１犠牲パターンＳＬ１の一部分を露出させる少なくとも１つの垂直トレンチＴが形成される。一例として、垂直トレンチＴはモールド構造体ＭＴを第１モールド構造体ＭＴ１と第２モールド構造体ＭＴ２とに分離させる。
図１６及び図２２を参照すれば、垂直トレンチＴに露出された第１犠牲パターンＳＬ１を完全に除去して、空いた空間ＥＳが形成される。続いて、空いた空間ＥＳによって露出されたバッファ絶縁膜１２０、空いた空間ＥＳによって露出された水平絶縁パターンＨＰの下部、及び空いた空間ＥＳによって露出された水平半導体パターンＨＳＰの下部を順にエッチングする。
図１６及び図２３を参照すれば、空いた空間ＥＳを満たす第２連結半導体パターン１１３が形成される。垂直トレンチＴに露出された第１モールド構造体ＭＴ１の第２犠牲膜ＳＬ２を電極ＥＬに置換して、第１積層構造体ＳＴ１が形成される。垂直トレンチＴに露出された第２モールド構造体ＭＴ２の第２犠牲膜ＳＬ２を電極ＥＬに置換して、第２積層構造体ＳＴ２が形成される。続いて、垂直トレンチＴに露出された第２連結半導体パターン１１３に不純物をドーピングして共通ソース領域ＣＳＲが形成される。
図１６及び図１７を再び参照すれば、垂直トレンチＴを順次的に満たす絶縁スペーサーＳＬ及び共通ソースプラグＣＳＰが形成される。第１層間絶縁膜１４０の上に第２層間絶縁膜１５０が形成される。第１及び第２層間絶縁膜１４０、１５０を貫通して垂直構造体ＶＳと接続するビットラインコンタクトプラグＢＰＬＧが形成される。ビットラインコンタクトプラグＢＰＬＧはダミー垂直構造体ＤＶＳと離隔される。第２層間絶縁膜１５０の上に、ビットラインコンタクトプラグＢＰＬＧと電気的に連結されるビットラインＢＬが形成される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１００ 基板
１１０ 下部絶縁パターン
１１１ 第１連結半導体パターン
１１３ 第２連結半導体パターン
１２０ バッファ絶縁膜
１３０ 下部膜
１４０ 第１層間絶縁膜
１５０ 第２層間絶縁膜
ＣＨ チャンネルホール
ＣＳＰ 共通ソースプラグ
ＣＳＲ 共通ソース領域
ＥＬ 電極
ＩＬ 絶縁膜
ＰＤ 導電パッド
ＳＴ 積層構造体
ＶＳ 垂直構造体

Claims (21)

  1. 基板上に縦方向に交互に積層された絶縁膜及び電極を含む積層構造体と、
    前記基板と前記積層構造体との間に介在された水平半導体パターンと、
    前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、
    前記積層構造体の一側に提供される共通ソースプラグと、を含み、
    前記積層構造体、前記水平半導体パターン、及び前記共通ソースプラグは、第１方向に延在され、
    前記水平半導体パターンは、前記第１方向に延在される第１側壁を有し、
    前記第１側壁は、前記共通ソースプラグに向かって突出された突出部を有する、
    ３次元半導体メモリ装置。
  2. 前記垂直半導体パターンのうちの第１垂直半導体パターンは、前記突出部のうちの第１突出部と隣接し、
    平面的な観点で、前記第１突出部の第１地点と前記第１垂直半導体パターンの中心との間の距離は、第１長さであり、
    平面的な観点で、前記第１突出部の第２地点と前記第１垂直半導体パターンの中心との間の距離は、第２長さであり、
    前記第１長さと前記第２長さとは、互いに実質的に同一である、
    請求項１に記載の３次元半導体メモリ装置。
  3. 前記垂直半導体パターンのうちの第２垂直半導体パターンは、前記第１垂直半導体パターンと隣接し、
    前記第１垂直半導体パターンの中心と前記第２垂直半導体パターンの中心との間の距離は、第３長さであり、
    前記第３長さは、前記第１長さの２倍より小さい、
    請求項２に記載の３次元半導体メモリ装置。
  4. 平面的な観点で、前記第１垂直半導体パターンの中心と積層構造体の一側壁との間の最短距離は、第４長さであり、
    前記第４長さは、前記第１長さより大きい、
    請求項３に記載の３次元半導体メモリ装置。
  5. 前記垂直半導体パターンは、第１行及び第２行を構成し、
    前記第１行及び前記第２行の各々は、前記第１方向に一列に配列された前記垂直半導体パターンを含み、
    前記第１行の前記垂直半導体パターンは、前記突出部と各々隣接する、
    請求項１乃至４のいずれか一項に記載の３次元半導体メモリ装置。
  6. 前記第１側壁は、前記突出部の間で定義された陥没部を有し、
    前記陥没部は、前記第２行の前記垂直半導体パターンに向かって各々延在される、
    請求項５に記載の３次元半導体メモリ装置。
  7. 前記水平半導体パターンは、前記第１側壁に対向する第２側壁を有し、
    前記第２側壁は、突出部を有する、
    請求項１乃至６のいずれか一項に記載の３次元半導体メモリ装置。
  8. 前記水平半導体パターンは、前記第１側壁に対向する第２側壁を有し、
    平面的な観点で、前記第２側壁は、前記第１方向に延在される直線形態を有する、
    請求項１乃至６のいずれか一項に記載の３次元半導体メモリ装置。
  9. 前記電極と前記垂直半導体パターンとの間にデータ格納要素が構成される、請求項１乃至８のいずれか一項に記載の３次元半導体メモリ装置。
  10. 前記水平半導体パターン及び前記垂直半導体パターンは、同一である半導体物質を含む、請求項１乃至９のいずれか一項に記載の３次元半導体メモリ装置。
  11. 前記基板と前記水平半導体パターンとの間に介在された連結半導体パターンをさらに含み、
    前記連結半導体パターンは、前記水平半導体パターンを前記基板と電気的に連結し、
    前記共通ソースプラグは、前記連結半導体パターンに接続され、
    前記連結半導体パターンは、前記第１方向と交差する第２方向に延在される、
    請求項１乃至１０のいずれか一項に記載の３次元半導体メモリ装置。
  12. 基板上で第１方向に延在される積層構造体であり、互いに離隔されて縦方向に積層された電極を含む積層構造体と、
    前記基板と前記積層構造体との間に介在され、前記第１方向に延在される水平半導体パターンと、
    前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、を含み、
    前記水平半導体パターンは、前記第１方向に延在される第１側壁を有し、
    平面的な観点で、前記第１側壁は起伏形態を有する、
    ３次元半導体メモリ装置。
  13. 前記第１側壁は、前記第１方向と交差する第２方向に突出された突出部を有する、請求項１２に記載の３次元半導体メモリ装置。
  14. 前記垂直半導体パターンは、第１行及び第２行を構成し、
    前記第１行及び前記第２行の各々は、前記第１方向に一列に配列された前記垂直半導体パターンを含み、
    前記第１行の前記垂直半導体パターンは、前記突出部と各々隣接する、
    請求項１３に記載の３次元半導体メモリ装置。
  15. 前記水平半導体パターンは、前記積層構造体と縦方向で重畳され、
    前記水平半導体パターンの前記第１方向と交差する第２方向への最大幅は、前記積層構造体の前記第１方向と交差する第２方向への最大幅より小さい、
    請求項１２乃至１４のいずれか一項に記載の３次元半導体メモリ装置。
  16. 前記積層構造体は、複数に提供されて、前記第１方向と交差する第２方向に沿って配列され、
    前記３次元半導体メモリ装置は、前記積層構造体の間に介在された共通ソースプラグをさらに含む、
    請求項１２乃至１５のいずれか一項に記載の３次元半導体メモリ装置。
  17. 基板上に下部膜を形成することと、
    前記下部膜上に、縦方向に交互に積層された絶縁膜及び第１犠牲膜を含むモールド構造体を形成することと、
    前記モールド構造体を貫通し、第１方向に沿って配列されるチャンネルホールを形成することと、
    前記チャンネルホールを通じて前記下部膜を選択的にウェットエッチングして、リセス領域を形成することと、
    前記チャンネルホール及び前記リセス領域を半導体物質で満たして、前記チャンネルホールを満たす垂直半導体パターン及び前記リセス領域を満たす水平半導体パターンを形成することと、を含み、
    前記水平半導体パターンは、前記第１方向に延在される第１側壁を有し、
    前記第１側壁は、前記第１方向と交差する第２方向に突出された突出部を有する、
    ３次元半導体メモリ装置の製造方法。
  18. 前記ウェットエッチングは、前記チャンネルホールの間の前記下部膜が全て除去される時まで遂行され、
    前記リセス領域は、前記チャンネルホールと連通される、
    請求項１７に記載の３次元半導体メモリ装置の製造方法。
  19. 前記モールド構造体をパターニングして、第１方向に延在される垂直トレンチを形成することと、
    前記垂直トレンチによって露出された第１犠牲膜を電極で置換することと、をさらに含み、
    前記垂直トレンチの底は、前記水平半導体パターンの底面よりさらに低いように形成され、
    前記垂直トレンチは、前記水平半導体パターンと離隔されるように形成される、
    請求項１７又は１８に記載の３次元半導体メモリ装置の製造方法。
  20. 前記基板と前記下部膜との間に介在された第２犠牲膜を形成することと、
    前記第２犠牲膜をパターニングして、前記第２方向に延在される犠牲パターンを形成することと、
    前記垂直トレンチによって露出された前記犠牲パターンを選択的に除去して、空いた空間を形成することと、
    前記空いた空間を満たす連結半導体パターンを形成することと、をさらに含む請求項１９に記載の３次元半導体メモリ装置の製造方法。
  21. 前記下部膜上に不純物をドーピングして、前記第１方向に延在されるダミー不純物領域を形成することをさらに含み、
    前記下部膜をエッチングする時、前記ダミー不純物領域は、エッチング停止膜として作用し、
    前記水平半導体パターンは、前記第１側壁とは反対側の、前記ダミー不純物領域と対向する第２側壁を有し、
    平面的な観点で、前記第２側壁は、前記第１方向に延在される直線形態を有する、
    請求項１７乃至２０のいずれか一項に記載の３次元半導体メモリ装置の製造方法。
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