JP2018182320A5 - - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims 36
- 239000000758 substrate Substances 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 1
Claims (10)
- 基板上に縦方向に交互に積層された絶縁膜及び電極を含む積層構造体と、
前記基板と前記積層構造体との間に介在された水平半導体パターンと、
前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、
前記積層構造体の一側に提供される共通ソースプラグと、を含み、
前記積層構造体、前記水平半導体パターン、及び前記共通ソースプラグは、第1方向に延在され、
前記水平半導体パターンは、前記第1方向に延在される第1側壁を有し、
前記第1側壁は、前記共通ソースプラグに向かって突出された突出部を有する、
3次元半導体メモリ装置。 - 前記垂直半導体パターンのうちの第1垂直半導体パターンは、前記突出部のうちの第1突出部と隣接し、
平面的な観点で、前記第1突出部の第1地点と前記第1垂直半導体パターンの中心との間の距離は、第1長さであり、
平面的な観点で、前記第1突出部の第2地点と前記第1垂直半導体パターンの中心との間の距離は、第2長さであり、
前記第1長さと前記第2長さとは、互いに実質的に同一である、
請求項1に記載の3次元半導体メモリ装置。 - 前記垂直半導体パターンのうちの第2垂直半導体パターンは、前記第1垂直半導体パターンと隣接し、
前記第1垂直半導体パターンの中心と前記第2垂直半導体パターンの中心との間の距離は、第3長さであり、
前記第3長さは、前記第1長さの2倍より小さい、
請求項2に記載の3次元半導体メモリ装置。 - 平面的な観点で、前記第1垂直半導体パターンの中心と積層構造体の一側壁との間の最短距離は、第4長さであり、
前記第4長さは、前記第1長さより大きい、
請求項3に記載の3次元半導体メモリ装置。 - 前記垂直半導体パターンは、第1行及び第2行を構成し、
前記第1行及び前記第2行の各々は、前記第1方向に一列に配列された前記垂直半導体パターンを含み、
前記第1行の前記垂直半導体パターンは、前記突出部と各々隣接する、
請求項1乃至4のいずれか一項に記載の3次元半導体メモリ装置。 - 前記第1側壁は、前記突出部の間で定義された陥没部を有し、
前記陥没部は、前記第2行の前記垂直半導体パターンに向かって各々延在される、
請求項5に記載の3次元半導体メモリ装置。 - 前記水平半導体パターンは、前記第1側壁に対向する第2側壁を有し、
前記第2側壁は、突出部を有する、
請求項1乃至6のいずれか一項に記載の3次元半導体メモリ装置。 - 前記水平半導体パターンは、前記第1側壁に対向する第2側壁を有し、
平面的な観点で、前記第2側壁は、前記第1方向に延在される直線形態を有する、
請求項1乃至6のいずれか一項に記載の3次元半導体メモリ装置。 - 前記電極と前記垂直半導体パターンとの間にデータ格納要素が構成される、請求項1乃至8のいずれか一項に記載の3次元半導体メモリ装置。
- 前記水平半導体パターン及び前記垂直半導体パターンは、同一である半導体物質を含む、請求項1乃至9のいずれか一項に記載の3次元半導体メモリ装置。
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