JP2018182320A5 - - Google Patents

Claims (10)

1. 基板上に縦方向に交互に積層された絶縁膜及び電極を含む積層構造体と、
   前記基板と前記積層構造体との間に介在された水平半導体パターンと、
   前記積層構造体を貫通して前記水平半導体パターンに連結される垂直半導体パターンと、
   前記積層構造体の一側に提供される共通ソースプラグと、を含み、
   前記積層構造体、前記水平半導体パターン、及び前記共通ソースプラグは、第１方向に延在され、
   前記水平半導体パターンは、前記第１方向に延在される第１側壁を有し、
   前記第１側壁は、前記共通ソースプラグに向かって突出された突出部を有する、
   ３次元半導体メモリ装置。
2. 前記垂直半導体パターンのうちの第１垂直半導体パターンは、前記突出部のうちの第１突出部と隣接し、
   平面的な観点で、前記第１突出部の第１地点と前記第１垂直半導体パターンの中心との間の距離は、第１長さであり、
   平面的な観点で、前記第１突出部の第２地点と前記第１垂直半導体パターンの中心との間の距離は、第２長さであり、
   前記第１長さと前記第２長さとは、互いに実質的に同一である、
   請求項１に記載の３次元半導体メモリ装置。
3. 前記垂直半導体パターンのうちの第２垂直半導体パターンは、前記第１垂直半導体パターンと隣接し、
   前記第１垂直半導体パターンの中心と前記第２垂直半導体パターンの中心との間の距離は、第３長さであり、
   前記第３長さは、前記第１長さの２倍より小さい、
   請求項２に記載の３次元半導体メモリ装置。
4. 平面的な観点で、前記第１垂直半導体パターンの中心と積層構造体の一側壁との間の最短距離は、第４長さであり、
   前記第４長さは、前記第１長さより大きい、
   請求項３に記載の３次元半導体メモリ装置。
5. 前記垂直半導体パターンは、第１行及び第２行を構成し、
   前記第１行及び前記第２行の各々は、前記第１方向に一列に配列された前記垂直半導体パターンを含み、
   前記第１行の前記垂直半導体パターンは、前記突出部と各々隣接する、
   請求項１乃至４のいずれか一項に記載の３次元半導体メモリ装置。
6. 前記第１側壁は、前記突出部の間で定義された陥没部を有し、
   前記陥没部は、前記第２行の前記垂直半導体パターンに向かって各々延在される、
   請求項５に記載の３次元半導体メモリ装置。
7. 前記水平半導体パターンは、前記第１側壁に対向する第２側壁を有し、
   前記第２側壁は、突出部を有する、
   請求項１乃至６のいずれか一項に記載の３次元半導体メモリ装置。
8. 前記水平半導体パターンは、前記第１側壁に対向する第２側壁を有し、
   平面的な観点で、前記第２側壁は、前記第１方向に延在される直線形態を有する、
   請求項１乃至６のいずれか一項に記載の３次元半導体メモリ装置。
9. 前記電極と前記垂直半導体パターンとの間にデータ格納要素が構成される、請求項１乃至８のいずれか一項に記載の３次元半導体メモリ装置。
10. 前記水平半導体パターン及び前記垂直半導体パターンは、同一である半導体物質を含む、請求項１乃至９のいずれか一項に記載の３次元半導体メモリ装置。