JP2018198266A5 - - Google Patents

Claims (9)

1. 第１電極と、
   第２電極と、
   前記第１電極と前記第２電極との間に設けられた半導体層と、
   前記半導体層内に設けられ、第１方向に延びる複数のゲート電極と、
   前記半導体層内に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続された複数のゲート配線と、
   前記ゲート電極と前記半導体層との間、および前記ゲート配線と前記半導体層との間に設けられた絶縁膜と、
   前記ゲート電極と前記第２電極との間、および前記ゲート配線と前記第２電極との間に設けられた層間絶縁膜と、
   を備え、
   前記半導体層は、
   前記第１電極上に設けられた第１半導体層と、
   前記第１半導体層上に設けられた第１導電型の第２半導体層と、
   前記第２半導体層上に設けられた第２導電型の第３半導体層と、
   前記第３半導体層上に設けられ、前記第２電極と接続された第１導電型の第４半導体層と、
   を有する半導体装置。
2. 前記ゲート配線の上に設けられたゲートパッドと、
   前記ゲートパッドと前記ゲート配線との間に設けられ、前記ゲートパッドと前記ゲート配線とを接続するスルー電極と、
   をさらに備えた請求項１記載の半導体装置。
3. 前記ゲートパッドは、前記第２電極に重ならない領域における、前記ゲート配線の前記第２方向の端部の上に配置されている請求項２記載の半導体装置。
4. 前記複数のゲート配線が配置されたゲート配線領域で前記ゲート配線のボトムよりも深い位置に設けられた第２導電型の第５半導体層をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第５半導体層は、前記第２電極と電気的に接続されている請求項４記載の半導体装置。
6. 前記複数のゲート電極の数は、前記複数のゲート配線の数よりも多い請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記ゲート電極と前記ゲート配線は同じ材料で一体に設けられている請求項１〜６のいずれか１つに記載の半導体装置。
8. 前記ゲート電極の幅と前記ゲート配線の幅は略等しい請求項１〜７のいずれか１つに記載の半導体装置。
9. 前記複数のゲート配線が配置されたゲート配線領域が、前記第１方向に離間して配置されている請求項１〜８のいずれか１つに記載の半導体装置。