JP2019054071A5 - - Google Patents

Claims (9)

1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記第１の面に接する第１の電極と、
   前記第２の面に接する第２の電極と、
   前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、
   前記半導体層の中に設けられ、前記複数の第１のトレンチを囲む第２のトレンチと、
   前記複数の第１のトレンチの、それぞれの中に設けられた第１のゲート電極と、
   前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記第２の面との間に設けられた第１のフィールドプレート電極と、
   前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記半導体層との間に位置し第１の膜厚を有する第１の部分と、前記第１のフィールドプレート電極と前記半導体層との間に位置し前記第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、前記第１のフィールドプレート電極と前記半導体層との間の前記第２の部分と前記第２の面との間に位置し前記第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、
   前記第２のトレンチの中に設けられた第２のフィールドプレート電極と、
   前記第２のトレンチの中に設けられ、前記第２のフィールドプレート電極と前記半導体層との間に設けられた第２の絶縁層と、
   前記半導体層の中に設けられ、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、
   前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、
   前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の電極との間に位置し、前記第１の電極に電気的に接続された第２導電型の第３の半導体領域と、
   を備える半導体装置。
2. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第２のトレンチとの間の第１の距離が、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間の第２の距離よりも小さい請求項１記載の半導体装置。
3. 前記第１の距離が前記第２の距離の９０％以下である請求項２記載の半導体装置。
4. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第１の半導体領域の前記第１の方向の端部との間の距離が、前記第１の半導体領域と前記複数の第１のトレンチの前記第２の面の側の端部との間の距離以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
5. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第１のゲート電極との間に、前記第１のフィールドプレート電極が位置する請求項１ないし請求項４いずれか一項記載の半導体装置。
6. 前記第１の絶縁層の膜厚が、前記第１の面から前記第２の面に向かう方向に連続的に薄くなる請求項１ないし請求項５いずれか一項記載の半導体装置。
7. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第２のトレンチとの間に、前記第１の半導体領域が位置する請求項１ないし請求項６いずれか一項記載の半導体装置。
8. 前記第２の膜厚が前記第３の膜厚の４０％以上６０％以下である請求項１ないし請求項７いずれか一項記載の半導体装置。
9. 前記第２のトレンチの中に設けられた第２のゲート電極を、更に備え、前記第２のフィールドプレート電極は、前記第２のゲート電極と前記第２の面との間に設けられる請求項１ないし請求項８いずれか一項記載の半導体装置。