JP2020047789A5 - - Google Patents

Claims (9)

1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
   前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
   前記半導体層の前記第１の面の側に設けられた第１のゲート電極と、
   前記半導体層の前記第２の面の側に設けられた第２のゲート電極と、
   前記半導体層の中に設けられた第１導電形のドリフト領域と、
   前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第２導電形のコレクタ領域と、
   前記半導体層の中に前記コレクタ領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第１導電形の領域と、を備え、
   前記コレクタ電極と前記コレクタ領域とが接する部分をコンタクト面と定義し、
   前記コンタクト面に位置する第１の点と最も近い前記第２のゲート電極を結んだ前記コンタクト面の中の線分上に存在し、前記第２のゲート電極から最も遠い点を第２の点と定義し、
   前記第２の点と、前記第２の点と最も近い前記第２のゲート電極との間の距離を前記コレクタ電極の実効ゲート距離と定義した場合に、
   前記コレクタ電極が第１の実効ゲート距離と、前記第１の実効ゲート距離と異なる第２の実効ゲート距離を有する半導体装置。
2. 前記ドリフト領域と前記第２の面との間に設けられ、前記ドリフト領域よりも第１導電形不純物濃度の高く、前記第２のゲート電極と前記ドリフト領域との間に位置する第１の領域と、前記コレクタ電極と前記ドリフト領域との間に位置する第２の領域と、を有し、前記第１の領域の第１導電形不純物濃度が前記第２の領域の第１導電形不純物濃度よりも高い第１導電形のバッファ領域を、更に備える請求項１記載の半導体装置。
3. 前記第２の面に垂直な断面において、前記コレクタ電極と前記第２のゲート電極が交互に配置され、前記コレクタ電極が前記断面において異なる幅を有する請求項１又は請求項２記載の半導体装置。
4. 前記第１のゲート電極に閾値電圧以上の電圧が印加されたオン状態から、前記第１のゲート電極に閾値電圧未満の電圧を印加してオフ状態に移行する際に、前記第１のゲート電極に閾値電圧未満の電圧を印加した後に、時間差を設けて前記第２のゲート電極に閾値電圧以上の電圧を印加する請求項１ないし請求項３いずれか一項記載の半導体装置。
5. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
   前記半導体層の前記第２の面の側に設けられた第１のコレクタ電極と、
   前記半導体層の前記第２の面の側に設けられた第２のコレクタ電極と、
   前記半導体層の前記第１の面の側に設けられた第１のゲート電極と、
   前記半導体層の前記第２の面の側に設けられた第２のゲート電極と、
   前記半導体層の中に設けられた第１導電形のドリフト領域と、
   前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第１のコレクタ電極と接する第２導電形の第１のコレクタ領域と、
   前記半導体層の中に前記第１のコレクタ領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第１のコレクタ電極と接する第１導電形の領域と、
   前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のコレクタ電極と接する第２導電形の第２のコレクタ領域と、を備え、
   前記第２のコレクタ電極の前記第２の面と接する部分は全て前記第２のコレクタ領域に接する半導体装置。
6. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
   前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
   前記半導体層の前記第１の面の側に設けられたゲート電極と、
   前記第２の面と前記コレクタ電極との間の一部に設けられた絶縁層と、
   を備える半導体装置。
7. 前記半導体層の中に設けられた第１導電形のドリフト領域と、
   前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記コレクタ電極と接する第２導電形のコレクタ領域と、を更に備える請求項６記載の半導体装置。
8. 前記絶縁層は、前記第２の面に平行な仮想面において、前記コレクタ電極の一部と、前記コレクタ電極の別の一部との間に挟まれる請求項６又は請求項７記載の半導体装置。
9. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
   前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
   前記半導体層の前記第１の面の側に設けられた第１のゲート電極と、
   前記半導体層の前記第２の面の側に設けられた第２のゲート電極と、
   前記半導体層の中に設けられた第１導電形のドリフト領域と、
   前記半導体層の中に前記ドリフト領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第２導電形のコレクタ領域と、
   前記半導体層の中に前記コレクタ領域と前記第２の面との間の一部に設けられ、一部が前記第２のゲート電極と対向し、一部が前記コレクタ電極と接する第１導電形の領域と、を備え、
   前記コレクタ電極と前記コレクタ領域とが接する部分をコンタクト面と定義し、
   前記コンタクト面に位置する第１の点と最も近い前記第２のゲート電極を結んだ前記コンタクト面の中の線分上に存在し、前記第２のゲート電極から最も遠い点を第２の点と定義し、
   前記第２の点と、前記第２の点と最も近い前記コンタクト面の端部との間の距離を前記コレクタ電極の実効幅と定義した場合に、
   前記コレクタ電極が第１の実効幅と、前記第１の実効幅と異なる第２の実効幅を有する半導体装置。