JP2019161188A5 - - Google Patents

Description

実施形態に係る半導体装置は、半導体部分と、前記半導体部分上に設けられ、第１導電形の第１半導体領域と、前記半導体部分上に設けられ、第２導電形の第２半導体領域と、前記第１半導体領域に接続されたソースコンタクトと、前記第２半導体領域に接続されたドレインコンタクトと、前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第１半導体領域の直上域を含む領域に配置された第１電極と、前記絶縁膜上に設けられ、前記第２半導体領域の直上域の一部に配置され、前記第１電極から離隔した第２電極と、を備える。前記絶縁膜は、前記第１半導体領域の直上域を含む領域に配置された第１部分と、前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、前記第３部分よりも厚く、少なくとも一部が前記第２電極と前記ドレインコンタクトとの間に配置された第４部分と、を有する。前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されている。前記第１電極は少なくとも前記第１部分の直上域に配置されている。前記第２電極は少なくとも前記第３部分の直上域に配置されている。

ドリフト層１３の上層部分の一部には、導電形がｎ^＋形のドレインコンタクト層１８が形成されている。ドレインコンタクト層１８はシリコン層１１から離隔している。なお、上述の各部の導電形は逆でもよい。

部分２１は、部分１２ａの直上域、部分１１ａの直上域、及び、ドリフト層１３における部分１１ａ側の部分の直上域にわたって配置されている。部分２２、２３及び２４は、ドリフト層１３の直上域の一部に配置されている。部分２２及び部分２４は略同じ厚さであり、部分２１よりも厚い。部分２３は部分２２及び部分２４よりも薄く、部分２１よりも厚い。すなわち、部分２１〜２４の厚さをそれぞれｔ_２１〜ｔ_２４とすると、ｔ_２１＜ｔ_２３＜ｔ_２２≒ｔ_２４である。

次に、本実施形態に係る半導体装置１の動作について説明する。
半導体装置１においては、ドレインコンタクト３７にドレイン電位、例えば、＋５０Ｖを印加し、ソースコンタクト３６にソース電位、例えば、接地電位（０Ｖ）を印加する。ドレイン電位は、ドレインコンタクト層１８を介してドリフト層１３に伝達される。ソース電位は、ソースコンタクト層１６に伝達される。これにより、空乏層が形成される。

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、オフ状態において、ゲート電極３０とドリフト層１３によって絶縁膜２０の部分２１に印加される電圧を低減することができる。この結果、ゲート−ドレイン間の耐圧を高めることができる。

また、半導体装置１においては、絶縁膜２０の下面が略平坦であり、シリコン層１１内にほとんど進入していないため、オン状態においてドリフト層１３内を流れるＳＤ電流を絶縁膜２０が妨害することが少ない。これにより、オン抵抗を低減することができる。

更に、半導体装置１においては、ゲート電極３０がチャネル領域上からドリフト層１３上に延出しているため、ドリフト層１３に印加される電界の集中を緩和することができる。これにより、耐圧が向上する。また、この場合、ゲート電極３０におけるドレインコンタクト層１８側の端部３０ａとドリフト層１３との間で、ゲート−ドレイン電圧が最も高くなる。しかしながら、ゲート電極３０の端部３０ａは絶縁膜２０の部分２４上に乗り上げており、端部３０ａとドリフト層１３との間には厚い部分２４が介在する。このため、この部分の耐圧を向上させることができ、半導体装置１全体の耐圧を向上させることができる。

（試験例）
次に、第６の実施形態に係る半導体装置と上述の各比較例に係る半導体装置の特性を比較した試験例について説明する。
第６の実施形態に係る半導体装置６（図６参照）、第１の比較例に係る半導体装置１０１（図７参照）、第２の比較例に係る半導体装置１０２（図８参照）について、シミュレーションを行い、ソース−ドレイン間の耐圧の値Ｂ［Ｖ］、及び、オン抵抗の値Ｒ［ｍΩｍｍ^２］を算出した。また、下記数式１に基づいて、性能指標ＦＯＭを算出した。性能指標ＦＯＭは低いほど良く、理論値は０．８５である。結果を表１に示す。

Claims (9)

1. 半導体部分と、
   前記半導体部分上に設けられ、第１導電形の第１半導体領域と、
   前記半導体部分上に設けられ、第２導電形の第２半導体領域と、
   前記第１半導体領域に接続されたソースコンタクトと、
   前記第２半導体領域に接続されたドレインコンタクトと、
   前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、
   前記絶縁膜上に設けられ、前記第１半導体領域の直上域を含む領域に配置された第１電極と、
   前記絶縁膜上に設けられ、前記第２半導体領域の直上域の一部に配置され、前記第１電極から離隔した第２電極と、
   を備え、
   前記絶縁膜は、
   前記第１半導体領域の直上域を含む領域に配置された第１部分と、
   前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、
   前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、
   前記第３部分よりも厚く、少なくとも一部が前記第２電極と前記ドレインコンタクトとの間に配置された第４部分と、
   を有し、
   前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されており、
   前記第１電極は少なくとも前記第１部分の直上域に配置されており、
   前記第２電極は少なくとも前記第３部分の直上域に配置されている半導体装置。
2. 前記絶縁膜は、前記第４部分よりも薄く前記第１部分よりも厚い第５部分をさらに有する請求項１記載の半導体装置。
3. 前記第１電極は、前記第１部分の直上域のみに配置されている請求項１または２に記載の半導体装置。
4. 前記第１電極の一部は、前記第２部分の直上域に配置されている請求項１または２に記載の半導体装置。
5. 前記第２電極は、前記第３部分の直上域のみに配置されている請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記第２電極の一部は、前記第４部分の直上域に配置されている請求項１〜４のいずれか１つに記載の半導体装置。
7. 前記第１電極と前記第２電極には、相互に異なる電位を印加可能な請求項１〜６のいずれか１つに記載の半導体装置。
8. 半導体部分と、
   前記半導体部分上に設けられ、第１導電形の第１半導体領域と、
   前記半導体部分上に設けられ、第２導電形の第２半導体領域と、
   前記第１半導体領域に接続されたソースコンタクトと、
   前記第２半導体領域に接続されたドレインコンタクトと、
   前記ソースコンタクトと前記ドレインコンタクトとの間に配置され、前記第１半導体領域の直上域から前記第２半導体領域の直上域にわたって設けられた絶縁膜と、
   前記絶縁膜上に設けられた電極と、
   を備え、
   前記絶縁膜は、
   前記第１半導体領域の直上域を含む領域に配置された第１部分と、
   前記第２半導体領域の直上域の一部に配置され、前記第１部分よりも厚い第２部分と、
   前記第２部分よりも薄く前記第１部分よりも厚い第３部分と、
   前記第３部分よりも厚く、少なくとも一部が前記電極と前記ドレインコンタクトとの間に配置された第４部分と、
   を有し、
   前記第１部分、前記第２部分、前記第３部分及び前記第４部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に沿ってこの順に配列されており、
   前記電極は、前記第１部分、前記第２部分、前記第３部分及び前記第４部分の直上域に配置されている半導体装置。
9. 前記第１部分の下面は、前記第２部分、前記第３部分及び前記第４部分の下面よりも上方に位置する請求項１〜８のいずれか１つに記載の半導体装置。