JP2014042029A5 - - Google Patents

Description

上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置されることを特徴とする。

前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々を構成する前記電極の積層数は、２〜１６の範囲にあることが好ましい。
前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の偶数番目の電極からなり、前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の奇数番目の電極からなることが好ましい。
前記少なくとも１つの第２グループは前記少なくとも１つの第１グループの上部又は下部に配置されることが好ましい。
前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の（４ｎ＋１）番目及び（４ｎ＋２）番目の電極からなり、前記なくとも１つの第２グループは前記基板上に積層された複数の電極の内の（４ｎ＋３）番目及び（４ｎ＋４）番目の電極からなり、ここで、前記ｎは、（４ｎ＋４）が前記電極の総積層数より小さい条件を満足させる０又は自然数の中の少なくとも１つであることが好ましい。
前記複数の電極の各々の前記連結部及び前記整列部は、当該電極の互いに対向する両端部に配置されることが好ましい。

前記電極構造体は、第１領域、第２領域、及びこれらの間に介在するアレイ領域を含み、前記連結部及び前記整列部の各々は、前記第１及び第２領域の中のいずれか１つの上に配置されることが好ましい。
前記電極構造体の前記アレイ領域を垂直に貫通する垂直パターンと、前記垂直パターンと前記複数の電極との間に介在するメモリ要素とをさらに具備することが好ましい。
前記メモリ要素は、電荷格納が可能である物質又は膜構造、あるいは可変抵抗特性を示す物質又は膜構造を含むことが好ましい。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記複数の電極の内の偶数番目の電極の連結部は、前記電極構造体の一側に配置され、前記複数の電極の内の偶数番目の電極の整列部は前記電極構造体の反対側の他側に配置され、前記複数の電極の内の奇数番目の電極の連結部は、前記電極構造体の前記他側に配置され、前記複数の電極の内の奇数番目の電極の前記整列部は、前記電極構造体の前記一側に配置されることを特徴とする。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部と、前記複数の電極の中のいずれか１つから水平に離隔されて配置され、前記電極と同一の物質で形成される少なくとも１つのダミーパターンとを具備することを特徴とする。
前記少なくとも１つのダミーパターンは、電気的にフローティング状態にあることが好ましい。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記電極構造体上に配置されるプラグをさらに具備し、前記電極構造体は、前記複数の電極の中の前記プラグに電気的に接続されたことで構成される本体部分と、前記電極の中の前記プラグから電気的に離隔されて構成されるダミー部分とを含み、前記ダミー部分は、前記本体部分から水平に離隔されて配置されることを特徴とする。
前記本体部分は、少なくとも１つの本体側面部を含み、前記ダミー部分は、前記本体側面部と対向する第１ダミー側面部を含み、前記本体側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記本体側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有することが好ましい。
前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことが好ましい。
前記第２ダミー側面部は、階段形態の断面形状を有することが好ましい。
前記ダミー部分は、前記基板上に連続して積層された前記複数の電極の中の複数の電極で構成されることが好ましい。

Claims (17)

1. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
   前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
   前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
   前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
   前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、
   前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、
   前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置されることを特徴とする３次元半導体装置。
2. 前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々を構成する前記電極の積層数は、２〜１６の範囲にあることを特徴とする請求項１に記載の３次元半導体装置。
3. 前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の偶数番目の電極からなり、前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の奇数番目の電極からなることを特徴とする請求項１に記載の３次元半導体装置。
4. 前記少なくとも１つの第２グループは前記少なくとも１つの第１グループの上部又は下部に配置されることを特徴とする請求項１に記載の３次元半導体装置。
5. 前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の（４ｎ＋１）番目及び（４ｎ＋２）番目の電極からなり、
   前記なくとも１つの第２グループは前記基板上に積層された複数の電極の内の（４ｎ＋３）番目及び（４ｎ＋４）番目の電極からなり、
   ここで、前記ｎは、（４ｎ＋４）が前記電極の総積層数より小さい条件を満足させる０又は自然数の中の少なくとも１つであることを特徴とする請求項１に記載の３次元半導体装置。
6. 前記複数の電極の各々の前記連結部及び前記整列部は、当該電極の互いに対向する両端部に配置されることを特徴とする請求項１に記載の３次元半導体装置。
7. 前記電極構造体は、第１領域、第２領域、及びこれらの間に介在するアレイ領域を含み、
   前記連結部及び前記整列部の各々は、前記第１及び第２領域の内のいずれか１つの上に配置されることを特徴とする請求項１に記載の３次元半導体装置。
8. 前記電極構造体の前記アレイ領域を垂直に貫通する垂直パターンと、
   前記垂直パターンと前記複数の電極との間に介在するメモリ要素とをさらに具備することを特徴とする請求項７に記載の３次元半導体装置。
9. 前記メモリ要素は、電荷格納が可能である物質又は膜構造、あるいは可変抵抗特性を示す物質又は膜構造を含むことを特徴とする請求項８に記載の３次元半導体装置。
10. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記複数の電極の内の偶数番目の電極の連結部は、前記電極構造体の一側に配置され、前記複数の電極の内の偶数番目の電極の整列部は前記電極構造体の反対側の他側に配置され、
    前記複数の電極の内の奇数番目の電極の連結部は、前記電極構造体の前記他側に配置され、前記複数の電極の内の奇数番目の電極の前記整列部は、前記電極構造体の前記一側に配置されることを特徴とする３次元半導体装置。
11. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部と、
    前記複数の電極の中のいずれか１つから水平に離隔されて配置され、前記電極と同一の物質で形成される少なくとも１つのダミーパターンとを具備することを特徴とする３次元半導体装置。
12. 前記少なくとも１つのダミーパターンは、電気的にフローティング状態にあることを特徴とする請求項１１に記載の３次元半導体装置。
13. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記電極構造体上に配置されるプラグをさらに具備し、
    前記電極構造体は、前記複数の電極の中の前記プラグに電気的に接続されたことで構成される本体部分と、
    前記電極の中の前記プラグから電気的に離隔されて構成されるダミー部分とを含み、
    前記ダミー部分は、前記本体部分から水平に離隔されて配置されることを特徴とする３次元半導体装置。
14. 前記本体部分は、少なくとも１つの本体側面部を含み、
    前記ダミー部分は、前記本体側面部と対向する第１ダミー側面部を含み、
    前記本体側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記本体側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有することを特徴とする請求項１３に記載の３次元半導体装置。
15. 前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、
    前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことを特徴とする請求項１４に記載の３次元半導体装置。
16. 前記第２ダミー側面部は、階段形態の断面形状を有することを特徴とする請求項１５に記載の３次元半導体装置。
17. 前記ダミー部分は、前記基板上に連続して積層された前記複数の電極の中の複数の電極で構成されることを特徴とする請求項１３に記載の３次元半導体装置。