JP6203573B2 - ３次元半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より具体的には、積層された電極を利用して製造される３次元半導体装置に関する。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。
メモリ半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加した集積度が要求されている。
従来の２次元又は平面的なメモリ半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。
しかし、パターンの微細化のためには超高価の装備が必要するので、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。
このような限界を克服するための代案として、３次元に配列されたメモリセルを具備する半導体装置（以下、３次元メモリ素子）が提案されている。
３次元メモリ素子の場合、メモリセルのみならず、これらに接近するための配線（例えば、ワードライン又はビットライン）もやはり３次元に配列される。
従って、電極等の占有面積をより減らす工夫が求められているという問題がある。
特許公開第２０１１−２０４８２９号公報
本発明は上記従来の３次元半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、電極の階段形連結構造の占有面積を減らすことができる３次元半導体装置を提供することにある。
また、本発明の他の目的は、階段形連結構造を有する電極が配置された３次元半導体装置、電極連結のための面積を減らすことができる３次元半導体装置を提供することにある。
上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置され、前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の偶数番目の電極からなり、前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の奇数番目の電極からなることを特徴とする。
前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々を構成する前記電極の積層数は、２〜１６の範囲にあることが好ましい。
前記少なくとも１つの第２グループは前記少なくとも１つの第１グループの上部又は下部に配置されることが好ましい。
上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置され、前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の（４ｎ＋１）番目及び（４ｎ＋２）番目の電極からなり、前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の（４ｎ＋３）番目及び（４ｎ＋４）番目の電極からなり、ここで、前記ｎは、（４ｎ＋４）が前記電極の総積層数より小さい条件を満足させる０又は自然数の中の少なくとも１つであることを特徴とする。
前記複数の電極の各々の前記連結部及び前記整列部は、当該電極の互いに対向する両端部に配置されることが好ましい。
前記電極構造体は、第１領域、第２領域、及びこれらの間に介在するアレイ領域を含み、前記連結部及び前記整列部の各々は、前記第１及び第２領域の中のいずれか１つの上に配置されることが好ましい。
前記電極構造体の前記アレイ領域を垂直に貫通する垂直パターンと、前記垂直パターンと前記複数の電極との間に介在するメモリ要素とをさらに具備することが好ましい。
前記メモリ要素は、電荷格納が可能である物質又は膜構造、あるいは可変抵抗特性を示す物質又は膜構造を含むことが好ましい。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記複数の電極の内の偶数番目の電極の連結部は、前記電極構造体の一側に配置され、前記複数の電極の内の偶数番目の電極の整列部は前記電極構造体の反対側の他側に配置され、前記複数の電極の内の奇数番目の電極の連結部は、前記電極構造体の前記他側に配置され、前記複数の電極の内の奇数番目の電極の前記整列部は、前記電極構造体の前記一側に配置されることを特徴とする。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部と、前記複数の電極の中のいずれか１つから水平に離隔されて配置され、前記電極と同一の物質で形成される少なくとも１つのダミーパターンとを具備し、前記ダミー部分は、前記複数の電極の側面部と対向する第１ダミー側面部を含み、前記前記複数の電極の側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記前記複数の電極の側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有し、前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことを特徴とする。
前記少なくとも１つのダミーパターンは、電気的にフローティング状態にあることが好ましい。
また、上記目的を達成するためになされた本発明による３次元半導体装置は、基板上に順次に積層された複数の電極を含む電極構造体を具備し、前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、前記電極構造体上に配置されるプラグをさらに具備し、前記電極構造体は、前記複数の電極の中の前記プラグに電気的に接続されたことで構成される本体部分と、前記電極の中の前記プラグから電気的に離隔されて構成されるダミー部分とを含み、前記ダミー部分は、前記本体部分から水平に離隔されて配置され、前記本体部分は、少なくとも１つの本体側面部を含み、前記ダミー部分は、前記本体側面部と対向する第１ダミー側面部を含み、前記本体側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記本体側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有し、前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことを特徴とする。
前記第２ダミー側面部は、階段形態の断面形状を有することが好ましい。
前記ダミー部分は、前記基板上に連続して積層された前記複数の電極の中の複数の電極で構成されることが好ましい。
本発明に係る３次元半導体装置によれば、エッチング深さ及びエッチング領域の両方で差異を有するように実施される、第１パターニング工程及び第２パターニング工程が電極の階段形連結構造を形成するために使用される。
これによって、本発明による３次元半導体装置の階段形連結構造は、共通の単層エッチング方式を通じて具現される従来の構造に比べ、減少した占有面積を有するように形成でき、これを形成する工程もやはり単純化することができるという効果がある。
本発明の一実施形態による半導体装置を例示的に示す斜視図である。 本発明の例示的な実施形態による半導体装置の製造方法を概略的に説明するためのフローチャートである。 本発明の例示的な実施形態による半導体装置の製造方法を示すテーブルである。 本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に図示する断面図である。 本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に説明するための断面図である。 本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に説明するための断面図である。 本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に説明するための断面図である。 本発明の例示的な実施形態の中の他の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明の例示的な実施形態の中の他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中の他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態による半導体装置の製造方法を示すテーブルである。 本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に図示する断面図である。 本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態の変形の中の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態の変形の中の１つによる半導体装置の製造方法を説明するための断面図である。 本発明の他の例示的な実施形態による半導体装置の一部分を示す斜視図である。 本発明の他の例示的な実施形態及びその変形形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の他の例示的な実施形態及びその変形形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の他の例示的な実施形態の中の他の１つによる半導体装置の製造方法を例示的に説明するための概略的な断面図である。 本発明のその他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートである。 本発明のその他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するためのフローチャートである。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 図４３の半導体装置の一部分を示す拡大断面図である。 図３９〜図４３を参照して先に説明した実施形態の変形を説明するための概略的な断面図である。 図３９〜図４３を参照して先に説明した実施形態の変形を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置を説明するための概略的な断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の例示的な実施形態による半導体装置の一部分を示す斜視図である。 図４９〜図５１を参照して説明した実施形態との比較のために提供する断面図である。 本発明の一実施形態と比較例による半導体装置の階段式構造間の比較を説明するための概略的な断面図である。 本発明の一実施形態と比較例による半導体装置の階段式構造間の比較を説明するための概略的な断面図である。 本発明の一実施形態と比較例による半導体装置間の技術的相違点を説明するための図である。 本発明の一実施形態と比較例による半導体装置間の技術的相違点を説明するための図である。 本発明の他の実施形態による半導体装置の構造的特徴を説明するための図である。 本発明の他の実施形態による半導体装置の構造的特徴を説明するための図である。 本発明の実施形態による半導体装置の製造方法を利用して形成された３次元半導体メモリ装置を例示的に示す斜視図である。 本発明の実施形態による半導体装置の製造方法を利用して形成された３次元半導体メモリ装置を例示的に示す斜視図である。 本発明の一実施形態による３次元メモリ半導体装置の例示的な回路図である。 本発明の一実施形態による３次元メモリ半導体装置の例示的な回路図である。 本発明の実施形態による半導体装置を含む電子装置の概略的なブロック図である。 本発明の実施形態による半導体装置を含む電子装置の概略的なブロック図である。
次に、本発明に係る３次元半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
本発明の長所及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すれば、明確になる。しかし、本発明は以下で開示する実施形態に限定されることではなく、互に異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によって定義されるだけである。明細書の全文に掛けて同一参照符号は同一構成要素を称する。
本明細書で、導電性膜、半導体膜、又は絶縁性膜等のいずれの物質膜が他の物質膜又は基板“上”に在ると言及する場合に、その物質膜は他の物質膜又は基板上に直接形成され得るか、又はこれらの間にその他の物質膜が介在することもあり得ることを意味する。また、本明細書の多様な実施形態で、第１、第２、第３等の用語が物質膜又は工程段階を記述するために使用するが、これは単なるいずれの特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別させるために使用するだけであり、このような用語によって限定されてはならない。
本明細書で使用する用語は実施形態を説明するためのものであり、本発明を制限しようとすることではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階と、動作及び／又は素子は１つ以上の他の構成要素、段階と、動作及び／又は素子の存在又は追加を排除しない。
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明する。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張したものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示した特定形態に制限されることではなく、製造工程によって生成される形態の変化も含むことである。
図１は、本発明の一実施形態による半導体装置を例示的に示す斜視図である。
図１を参照すると、電極構造体が連結領域及びアレイ領域ＲＡを含む基板１０上に配置される。
例えば、連結領域は、アレイ領域ＲＡの両側に各々位置する第１領域Ｒ１及び第２領域Ｒ２を包含することができるが、本発明の技術的な思想がこれに限定されることではない。
電極構造体は、順次に積層された複数の電極ＥＬを含む。
電極ＥＬは、導電性物質（例えば、ドーピングされた半導体又は金属）で形成され得る。一実施形態において、電極ＥＬは同一の物質で形成され得る。
電極ＥＬは、基板１０からの距離が遠くなるほど、減少する長さを有するように形成され得る。
これに加えて、平面図上からの観点で見る時、電極ＥＬの中のいずれか１つはその下部に位置する他の電極が占有する領域内に配置される。
例えば、電極ＥＬは、階段形態の積層構造を有するように配置され、電極ＥＬの中のいずれか１つはそれの上部に位置する他の電極によって、隠されない少なくとも１つの端部分（以下、連結部ＣＰと称す）を有することができる。
連結部ＣＰが充分な面積を有するように形成される場合、連結部ＣＰは該当電極と異なる配線との間の電気的な接続のための経路（以下、コンタクト領域）として利用され得る。
本発明の一実施形態によれば、電極ＥＬの中の少なくとも１つはその上部に位置する他の電極と整列された側壁を有する端部分（以下、整列部ＡＰ）を有する。
例えば、垂直に隣接する一対の電極ＥＬは、実質的に垂直になる所定の平面ＶＳに整列された（即ち、互いに共面をなす）側壁を有する。
本発明の実施形態で、電極ＥＬの各々は、連結部ＣＰ及び整列部ＡＰの構造的な特徴を有するように形成された両端を包含する。即ち、電極ＥＬの各々の一端（例えば、連結部ＣＰ）はそれの上部に位置する他の電極によって覆われなく、他端（例えば、整列部ＡＰ）はそれの上部に位置する他の電極の側壁と共面をなす側壁を有する。
本発明の一実施形態によれば、図１に示すように、電極ＥＬの中で偶数番目の電極の各々は第１及び第２領域Ｒ１、Ｒ２上に各々連結部ＣＰ及び整列部ＡＰを有するように形成され、電極ＥＬの中で奇数番目の電極の各々は第２及び第１領域Ｒ２、Ｒ１上に各々連結部ＣＰ及び整列部ＡＰを有するように形成される。
図２は、本発明の例示的な実施形態による半導体装置の製造方法を概略的に説明するためのフローチャートである。
半導体装置の製造方法は、積層された電極を形成する段階を含み、電極形成段階は、図１に示したように階段形態の連結構造を形成する段階を含む。
以下では図２を参照して本発明の実施形態による階段形態の連結構造を形成する段階を説明する。
図２を参照すれば、基板上に水平膜を順次に積層して積層体を形成する（ステップＳ１）。
複数の電極膜及び絶縁膜が交互に積層されて、第１領域及び第２領域を有する積層体を形成する。
積層体は、１つの電極膜の上部面とそれに隣接する他の電極膜の上部面との間の距離に該当する垂直的なピッチを有するように構成される。
一実施形態によれば、図１の電極ＥＬは、水平膜を以下で説明されるパターニング方法を利用してエッチングすることによって得られる結果物であり得る。
即ち、水平膜は、電極ＥＬとして使用され得る。
他の実施形態によれば、図１の電極ＥＬは、水平膜を以下で説明されるパターニング方法を利用してエッチングし、水平膜を選択的に除去して空いた空間を形成した後、空いた空間を導電膜で満たすことによって、得られる結果物であり得る。
即ち、水平膜は電極ＥＬが配置される空間を定義する犠牲膜として使用され得る。
積層体をパターニングして基板の連結領域上に階段形態の連結構造を形成する（ステップＳ２）。
このステップＳ２は、選択的なエッチング段階ＳＥ及び共通的なエッチング段階ＣＥを包含することができる。
ここで、選択的なエッチング段階ＳＥは、連結領域の特定部分を局所的にエッチングする段階を包含する。反面、共通的なエッチング段階ＣＥは、連結領域の部分の中の複数の部分を同時にエッチングする段階を包含する。一実施形態によれば、選択的なエッチング段階ＳＥでエッチングされる特定部分は、共通的なエッチング段階ＣＥでエッチングされる部分の中の１つに包含され得る。
階段形態の連結構造を形成する間に、選択的なエッチング段階ＳＥ及び共通的なエッチング段階ＣＥは各々少なくとも１回実施され、これらの各々は単層エッチング又は多層エッチングの方法で実施することができる。
単層エッチング方法の場合、選択的又は共通的なエッチング段階（ＳＥ或いはＣＥ）はエッチングされる領域が水平膜の各々の垂直的なピッチに該当する第２深さを有するように実施され、多層エッチング方法の場合、選択的又は共通的なエッチング段階（ＳＥ或いはＣＥ）は水平膜の中の少なくとも２つの層を連続的にエッチングする方式に実施する。
選択的なエッチング段階ＳＥ及び共通的なエッチング段階ＣＥは、階段形態の連結構造（例えば、階段式形状形態）を形成するために多様に組み合わせることができ、以下では図３〜図５２を参照してそのような組み合わせの例をより詳細に説明する。
これによって、第２領域の第１形状の模様は、第２領域の第２形状の模様と異なることがあり得、その相違は少なくとも垂直的なピッチと同一の大きさであり得る。
図３は、本発明の例示的な実施形態による半導体装置の製造方法を示すテーブルである。
本発明の実施形態によれば、連結構造を形成するステップＳ２は、エッチング深さ及びエッチング領域の両方が相違を有するように構成、形成される、第１及び第２パターニング工程を包含することができる。
例えば、第１及び第２パターニング工程の中の少なくとも１つでのエッチング深さは、水平膜の垂直的なピッチの少なくとも２倍である得り、他の１つのエッチング深さは大略水平膜の垂直的なピッチであり得る。
ここで、水平膜の垂直的なピッチは、水平膜の中のいずれか１つとその上部又は下部の他の１つの水平膜の上部面との間の高さの差を意味する。
言い換えれば、第１及び第２パターニング工程の中のいずれか１つは多層エッチングの方法に実施され、その他の１つは単層エッチングの方法に実施される。
例えば、図３に例示的に分類した第１及び第４例は、第１及び第２パターニング工程を各々多層及び単層エッチングの方式に実施し、第２及び第３例は、第１及び第２パターニング工程を各々単層及び多層エッチングの方式に実施する。
エッチング領域と関連して、本発明の一実施形態によれば、第１及び第２パターニング工程の中の少なくとも１つは、連結領域の各部分に対して実施され、その他の１つは連結領域の特定部分に対して実施される。
例えば、第１及び第２パターニング工程の中のいずれか１つは、第１及び第２領域Ｒ１、Ｒ２の両方が水平膜をパターニングする共通的なエッチング方式で実施され、その他の１つは、第２領域Ｒ２で水平膜をパターニングする選択的なエッチング方式に実施する。
図３を再び参照すると、第１及び第３例の場合、第１パターニング工程は共通的なエッチング方式で実施され、第２パターニング工程は選択的なエッチング方式で実施される。
また、第２及び第４例の場合、第１パターニング工程は選択的なエッチング方式で実施され、第２パターニング工程は共通的なエッチング方式で実施される。
一実施形態によれば、共通的なエッチング段階は水平膜を第１及び第２領域Ｒ１、Ｒ２の両方が数回エッチングされるように実施し、選択的なエッチング段階は水平膜を第２領域で１回エッチングするように実施する。
例えば、第１及び第３例では、第１パターニング工程は共通的なエッチング方式に水平膜を数回エッチングする段階を含み、第２パターニング工程は選択的なエッチング方式に水平膜を１回エッチングする段階を含む。
以下では、図４〜図１８を参照して図３で例示的に分類された第１〜第４例による半導体装置の製造方法を説明する。
図４は、本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図５〜図８は本発明の例示的な実施形態の中の１つによる半導体装置の製造方法を例示的に説明するための断面図である。
図３〜図５を参照すると、基板１０上に水平膜１００及び層間絶縁膜２００を交互に積層して積層体ＳＴを形成する（ステップＳ１）。
基板１０は、第１領域Ｒ１、第２領域Ｒ２、及びこれらの間のアレイ領域ＲＡを含む。
水平膜１００は、層間絶縁膜２００に対してエッチング選択性を有する物質で形成する。例えば、層間絶縁膜２００はシリコン酸化膜であり、水平膜１００はシリコン窒化膜、シリコン酸化窒化膜、多結晶シリコン膜、又は金属膜の中の少なくとも１つを含む。
実施形態において、水平膜１００は同一の物質で形成され得る。
図３、図４及び図６を参照すると、積層体ＳＴに対する第１パターニング工程（ステップＳ２１）を実施する。
この実施形態によれば、第１パターニング工程（ステップＳ２１）は複数回のエッチング段階を含み、エッチング段階の各々は、上述した共通的な多層エッチング方式で実施することができる。
例えば、第１パターニング工程（ステップＳ２１）は少なくとも２回のエッチング段階を含み、エッチング段階の各々は、第１及び第２領域Ｒ１、Ｒ２上に位置する積層体ＳＴの部分を同一のエッチング深さにエッチングするように実施する。
このような共通的なエッチング方式の具現のために、エッチング段階の各々は、第１及び第２領域Ｒ１、Ｒ２の全てを露出させる所定のエッチングマスクを使用して実施する。
図６に示すように、一実施形態によれば、エッチング段階の各々でのエッチング深さは水平膜１００の垂直的なピッチの２倍に相当する。
一方、第１パターニング工程（ステップＳ２１）が共通的なエッチング方式で実施される複数回のエッチング段階を含む場合、エッチング段階の中で時間的に連続する少なくとも２つの段階は１つのエッチングマスクを共通に使用して実施することができる。
例えば、時間的に後行するエッチング段階は時間的に先行するエッチング段階で使用された第１エッチングマスク２０１の水平的な大きさを縮小させる段階を含む。
縮小された第１エッチングマスク２０１は時間的に後行するエッチング段階でエッチングマスクとして再使用される。このようなエッチングマスクの再使用は、誤整列によって起こる技術的難しさ、そして高費用のフォトリソグラフィー工程の回数を減らすことができる。
この実施形態での第１パターニング工程（ステップＳ２１）でのように、複数回のエッチング段階がエッチングマスクの縮小段階を含む場合、積層体ＳＴの外側部分にはその内側部分に比べてエッチング段階がさらに数回実施される。
これによって、第１パターニング工程（ステップＳ２１）の間にエッチングされる積層体ＳＴの部分（以下、第１エッチング部分Ｅ１）の深さは、アレイ領域ＲＡから遠くなるほど、不連続的に増加する。
即ち、図６に示すように、積層体ＳＴ及び第１エッチング部分Ｅ１は、第１及び第２領域Ｒ１、Ｒ２上で階段形態の構造を有するように形成される。
上述したように、第１パターニング工程（ステップＳ２１）が共通的なエッチング方式に実施されるので、第１領域Ｒ１と第２領域Ｒ２上に位置する積層体ＳＴの２つの部分、又は第１エッチング部分Ｅ１は実質的にミラー対称性を有するように形成される。
図３、図４、及び図７を参照すると、積層体ＳＴに対する第２パターニング工程（ステップＳ２２）を実施する。
この実施形態によれば、第２パターニング工程（ステップＳ２２）は上述した選択的な単層エッチングの方式で実施される１回のエッチング段階を含む。
例えば、第２パターニング工程（ステップＳ２２）は、第２領域Ｒ２上に位置する積層体ＳＴの一部を水平膜１００の垂直的なピッチＰに該当する深さにエッチングする段階を含む。第２パターニング工程（ステップＳ２２）は第１領域Ｒ１を覆い、第２領域Ｒ２を露出させる第２エッチングマスク２０２を使用して実施する。第２エッチングマスク２０２は、図７に示すように、第２領域Ｒ２上の第１エッチング部分Ｅ１及びその周辺領域を露出させるように形成される。
以下、説明を簡単にするため、第２パターニング工程（ステップＳ２２）を通じて新しくエッチングされた積層体ＳＴの一部分は第２エッチング部分Ｅ２と称する。
この実施形態によれば、第２パターニング工程（ステップＳ２２）は選択的なエッチング方式で実施されるので、第２エッチング部分Ｅ２は第２領域Ｒ２上のみに局所的に形成される。
これによって、第１領域Ｒ１と第２領域Ｒ２との上に位置する積層体ＳＴの２つの部分はそれ以上ミラー対称性を有しないようになる。
また、第２パターニング工程（ステップＳ２２）が単層エッチングの方式で実施されるので、露出部分の高さにおいて、第１及び第２領域Ｒ１、Ｒ２の各々の上部に位置する積層体ＳＴの２つの部分は、水平膜１００の垂直的なピッチＰに該当する高さの差を有するようになる。
その結果、積層体ＳＴを構成する水平膜１００は、図１を参照して説明したのと同一である階段形態の連結構造を有するようになる。また、上述した実施形態によれば、水平膜１００の各々は連結部ＣＰ及び整列部ＡＰを有するように形成される。
図３、図４、及び図８を参照すると、第２パターニング工程（ステップＳ２２）が実施された結果物上に配線構造体３００を形成する（ステップＳ３）。
一実施形態によれば、図８に示すように、配線構造体３００は、水平膜１００の連結部ＣＰに接続するプラグ３０１及びプラグ３０１と連結されるパッド３０２、ビア３０３、及び金属ライン３０４を含むが、本発明の実施形態がこれに限定されることではない。
これに加えて、配線構造体３００を形成する前に、第２パターニング工程（ステップＳ２２）が実施された結果物を覆うエッチング停止膜９９がさらに形成され得る。
他の実施形態によれば、水平膜１００の露出された側壁の上には、絶縁性スペーサー（図示せず）がさらに形成され得る。
絶縁性スペーサー及び／又はエッチング停止膜９９によって、水平膜１００とプラグ３０１との間の意図されない電気的な接続を防止することができる。
上述した一例によれば、第１パターニング工程（ステップＳ２１）の各段階でのエッチング深さは水平膜１００の垂直的なピッチの２倍であり（即ち、２Ｐ）、第２パターニング工程（ステップＳ２２）でのエッチング深さは水平膜１００の垂直的なピッチ（即ち、Ｐ）であり得る。
この場合、図８に示すように、水平膜１００の中で偶数番目層に位置するものは第１領域Ｒ１上で配線構造体３００に連結され、水平膜１００の中で奇数番目層に位置するものは第２領域Ｒ２上で配線構造体３００に連結される。
図９は、本発明の例示的な実施形態の中の他の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図１０及び図１１は、本発明の例示的な実施形態の中の他の１つによる半導体装置の製造方法を説明するための断面図である。
図３、図９、及び図１０を参照すると、図６を参照して説明した積層体ＳＴに対する第１パターニング工程（ステップＳ２１）を実施する。
この実施形態によれば、第１パターニング工程（ステップＳ２１）は上述した選択的な単層エッチングの方式で実施される１回のエッチング段階を含む。
例えば、第１パターニング工程（ステップＳ２１）は、第２領域Ｒ２上に位置する積層体ＳＴの一部を水平膜１００の垂直的なピッチＰに該当する深さにエッチングする段階を含む。
第１パターニング工程（ステップＳ２１）は第１領域Ｒ１を覆い、第２領域Ｒ２を露出させる第１エッチングマスク２０１を使用して実施する。
第１パターニング工程（ステップＳ２１）が選択的なエッチング方式で実施されるので、第１エッチング部分Ｅ１は第２領域Ｒ２上のみに局所的に形成される。これによって、第１領域Ｒ１と第２領域Ｒ２との上に位置する積層体ＳＴの２つの部分は、露出される領域の高さにおいて、水平膜１００の垂直的なピッチＰに該当する差を有するようになる。
図３、図９、及び図１１を参照すると、積層体ＳＴに対する第２パターニング工程（ステップＳ２２）を実施する。
この実施形態によれば、第２パターニング工程（ステップＳ２２）は複数回のエッチング段階を含み、エッチング段階の各々は、図６を参照して先に説明した共通的な多層エッチング方式で実施する。
これによって、積層体ＳＴ及び第１エッチング部分Ｅ１は第１及び第２領域Ｒ１、Ｒ２の上で階段形態の構造を有するように形成される。
しかし、積層体ＳＴの第１領域Ｒ１は第１パターニング工程（ステップＳ２１）にしたがう第１エッチング部分Ｅ１によって定義される階段構造を有し、積層体ＳＴの第２領域Ｒ２は第１及び第２パターニング工程（ステップＳ２１、ステップＳ２２）にしたがう第１及び第２エッチング部分Ｅ１、Ｅ２によって定義される他の階段構造を有する。
その結果、水平膜１００の中で偶数番目層は第１領域Ｒ１上で連結部ＣＰを有し、第２領域Ｒ２上で整列部ＡＰを有し、水平膜１００の中で奇数番目層は第２領域Ｒ２上に連結部ＣＰを有し、第１領域Ｒ１上で整列部ＡＰを有する。
以後、配線構造体３００は図１１を参照して説明した構造上に形成でき、その結果物は図８に示した構造的特徴を有する。
図１２は、本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図１３〜図１５は、本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。
図３、図１２、及び図１３を参照すると、積層体ＳＴに対する第１パターニング工程（ステップＳ２１）を実施する。
この実施形態によれば、第１パターニング工程（ステップＳ２１）は複数回のエッチング段階を含み、エッチング段階の各々は上述した共通的な単層エッチング方式で実施する。
例えば、第１パターニング工程（ステップＳ２１）は少なくとも２回のエッチング段階を含み、エッチング段階の各々は第１及び第２領域Ｒ１、Ｒ２上に位置する積層体ＳＴの部分を水平膜１００の垂直的なピッチに該当するエッチング深さにエッチングするように実施する。
このような共通的なエッチング方式の具現のために、エッチング段階の各々は第１及び第２領域Ｒ１、Ｒ２の全てを露出させる所定のエッチングマスクを使用して実施する。
一方、第１パターニング工程（ステップＳ２１）が共通的なエッチング方式で実施される複数回のエッチング段階を含む場合、エッチング段階の中で時間的に連続する少なくとも２つの段階は１つのエッチングマスクを共通に使用して実施することができる。
例えば、時間的に後行するエッチング段階は、時間的に先行するエッチング段階で使用された第１エッチングマスク２０１の水平的大きさを縮小させる段階を含む。
縮小された第１エッチングマスク２０１は時間的に後行するエッチング段階でエッチングマスクとして再使用される。このようなエッチングマスクの再使用は誤整列によって起こる技術的な難しさ、そして高費用のフォトリソグラフィー工程の回数を減らすことができる。
この実施形態での第１パターニング工程（ステップＳ２１）でのように、複数回のエッチング段階がエッチングマスクの縮小段階を含む場合、積層体ＳＴの外側部分にはその内側部分に比べてエッチング段階がさらに数回実施される。
これによって、第１パターニング工程（ステップＳ２１）の間にエッチングされる積層体ＳＴの部分（以下、第１エッチング部分Ｅ１）の深さは、アレイ領域ＲＡから遠くなるほど、不連続的に増加される。即ち、図１３に示すように、積層体ＳＴ及び第１エッチング部分Ｅ１は、第１及び第２領域Ｒ１、Ｒ２上で階段形態の構造を有するように形成される。
上述したように、第１パターニング工程（ステップＳ２１）が共通的なエッチング方式で実施されるので、第１領域Ｒ１と第２領域Ｒ２との上に位置する積層体ＳＴの２つの部分、又は第１エッチング部分Ｅ１は、実質的にミラー対称性を有するように形成される。
図３、図１２、及び図１４を参照すると、積層体ＳＴに対する第２パターニング工程（ステップＳ２２）を実施する。
この実施形態によれば、第２パターニング工程（ステップＳ２２）は上述した選択的な多層エッチングの方式で実施される１回のエッチング段階を含む。
例えば、第２パターニング工程（ステップＳ２２）は第２領域Ｒ２上に位置する積層体ＳＴの一部を水平膜１００の垂直的なピッチＰの数倍に該当する深さにエッチングする段階を含む。
一実施形態によれば、エッチング深さは、積層体ＳＴの高さの半分又は水平膜１００の総積層高さの半分であり得る。
第２パターニング工程（ステップＳ２２）は第１領域Ｒ１を覆い、第２領域Ｒ２を露出させる第２エッチングマスク２０２を使用して実施する。
第２エッチングマスク２０２は、図１４に示すように、第２領域Ｒ２上の第１エッチング部分Ｅ１及びその周辺領域を露出させるように形成される。
第２パターニング工程（ステップＳ２２）が選択的なエッチング方式で実施されるので、第２エッチング部分Ｅ２は第２領域Ｒ２上のみに局所的に形成される。これによって、第１領域Ｒ１と第２領域Ｒ２上に位置する積層体ＳＴの２つの部分はそれ以上ミラー対称性を有しないようになる。
図３、図１２、及び図１５を参照すると、第２パターニング工程（ステップＳ２２）が実施された結果物上に配線構造体３００を形成する（ステップＳ３）。
プラグ３０１の長さでの差を除外すれば、配線構造体３００は図８を参照して説明したものと同一である技術的な特徴を有するように形成される。
図１６は、本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図１７及び図１８は本発明の例示的な実施形態の中のその他の１つによる半導体装置の製造方法を説明するための断面図である。
図３、図１６、及び図１７を参照すると、図６を参照して説明した積層体ＳＴに対する第１パターニング工程（ステップＳ２１）を実施する。
この実施形態によれば、第１パターニング工程（ステップＳ２１）は上述した選択的な多層エッチングの方式で実施される１回のエッチング段階を含む。
例えば、第１パターニング工程（ステップＳ２１）は、第２領域Ｒ２上に位置する積層体ＳＴの一部を水平膜１００の垂直的なピッチＰの数倍に該当する深さにエッチングする段階を含む。
一実施形態によれば、エッチング深さは、積層体ＳＴの高さの半分又は水平膜１００の総積層高さの半分であり得る。第１パターニング工程（ステップＳ２１）は、図１７に示すように、第１領域Ｒ１を覆い、第２領域Ｒ２を露出させる第１エッチングマスク２０１を使用して実施する。
第１パターニング工程（ステップＳ２１）が選択的なエッチング方式で実施されるので、第１エッチング部分Ｅ１は第２領域Ｒ２上のみに局所的に形成される。
これによって、第１領域Ｒ１と第２領域Ｒ２との上に位置する積層体ＳＴの２つの部分は、露出される領域の高さで、水平膜１００の垂直的なピッチＰの数倍又は積層体ＳＴの高さの半分に該当する差を有するようになる。
図３、図１６、及び図１８を参照すると、積層体ＳＴに対する第２パターニング工程（ステップＳ２２）を実施する。
この実施形態によれば、第２パターニング工程（ステップＳ２２）は複数回のエッチング段階を含み、エッチング段階の各々は図１３を参照して先に説明した共通的な単層エッチング方式で実施する。
これによって、積層体ＳＴ及び第１エッチング部分Ｅ１は、第１及び第２領域Ｒ１、Ｒ２上で階段形態の構造を有するように形成される。
しかし、積層体ＳＴの第１領域Ｒ１は、第２パターニング工程（ステップＳ２２）にしたがう第２エッチング部分Ｅ２によって定義される階段構造を有し、積層体ＳＴの第２領域Ｒ２は、第１及び第２パターニング工程（ステップＳ２１、ステップＳ２２）にしたがう第１及び第２エッチング部分Ｅ１、Ｅ２によって定義される他の階段構造を有する。
その結果、水平膜１００の中で上方の半分は第１領域Ｒ１上で連結部ＣＰを有し、第２領域Ｒ２上で整列部ＡＰを有し、水平膜１００の中で下方の半分は第２領域Ｒ２上に連結部ＣＰを有し、第１領域Ｒ１上で整列部ＡＰを有する。
以後、配線構造体３００が図１８を参照して説明した構造上に形成でき、その結果物は図１５に示した構造的特徴を有することができる。
図１９は、本発明の他の例示的な実施形態による半導体装置の製造方法を示すテーブルである。
本発明の他の実施形態によれば、連結構造を形成する段階（ステップＳ２）は第１、第２及び第３パターニング工程を含むことができる。第１〜第３パターニング工程の中のいずれか１つは共通的な単層エッチング方式で実施される１回のエッチング段階（以下、共通的な単層エッチング段階）を含み、第１〜第３パターニング工程の中のその他の１つは選択的な多層エッチング方式で実施される１回のエッチング段階（以下、選択的な多層エッチング段階）を含み、残る１つは共通的な多層エッチング方式で実施される少なくとも１回のエッチング段階（以下、共通的な多層エッチング段階）を含む。
共通的な単層エッチング段階、選択的な多層エッチング段階、及び共通的な多層エッチング段階は、多様に組み合わされて、連結構造を形成するために使用される。例えば、図１９に示すように、このような組み合わせの最も単純な形態は、第５〜第１０例に開示する方式で具現される。
説明の重複及び複雑を避けるために、以下では図２０〜図２９を参照して図１９の第５例を例示的に説明する。
図２０は、本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図２１〜図２４は本発明の他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するための断面図である。
図２０及び図２１を参照すると、基板１０上に水平膜１００及び層間絶縁膜２００を交互に積層して積層体ＳＴを形成した後（ステップＳ１）、積層体ＳＴに対する共通的な単層エッチング段階（第１パターニング工程）（ステップＳ２１）を実施する。
共通的な単層エッチング段階（ステップＳ２１）は互いに離隔された第１エッチング部分Ｅ１を形成するように実施する。共通的な単層エッチング段階（ステップＳ２１）は第１及び第２領域Ｒ１、Ｒ２の全てを露出させる第１マスク２１１を使用して実施する。これによって、第１エッチング部分Ｅ１は、第１及び第２領域Ｒ１、Ｒ２上に共通的に形成でき、そのエッチング深さは水平膜１００の垂直的なピッチであり得る。
図２０及び図２２を参照すると、第１エッチング部分Ｅ１が形成された積層体ＳＴに対する選択的な多層エッチング段階（第２パターニング工程）（ステップＳ２２）を実施する。
選択的な多層エッチング段階（ステップＳ２２）は、第１領域Ｒ１の一部分を露出させ、第２領域Ｒ２及びアレイ領域ＲＡを覆う第２マスク２１２をエッチングマスクとして使用して実施する。
例えば、選択的な多層エッチング段階（ステップＳ２２）は、第１領域Ｒ１で水平膜１００をエッチングする段階を含む。
これによって、第１領域Ｒ１上に位置する積層体ＳＴに第２エッチング部分Ｅ２が局所的に形成される。
第２エッチング部分Ｅ２は、水平膜１００の垂直的なピッチの２倍に相当するエッチング深さを有するように形成される。選択的な多層エッチング段階（ステップＳ２２）によって、第１及び第２領域Ｒ１、Ｒ２は、互いに異なる構造を有するようになる。例えば、第１領域Ｒ１と第２領域Ｒ２との上に位置する積層体ＳＴの２つの部分はそれ以上ミラー対称性を有しないようになる。
図２０、図２３、及び図２４を参照すると、第２エッチング部分Ｅ２が形成された積層体ＳＴに対する共通的な多層エッチング段階（第３パターニング工程）（ステップＳ２３）を実施する。
共通的な多層エッチング段階は、第３マスク２１３及び第４マスク２１４を各々エッチングマスクとして使用して実施する第１及び第２共通的な多層エッチング段階を含む。
第３及び第４マスク２１３、２１４は、第１及び第２領域Ｒ１、Ｒ２の一部分を露出させ、アレイ領域ＲＡを覆うように形成される。この実施形態によれば、第４マスク２１４は第３マスク２１３より広い幅を有するように形成し、第３マスク２１３によって隠れる領域を包含することができる。
第１及び第２共通的な多層エッチング段階によって、第１及び第２領域Ｒ１、Ｒ２の各々には第３及び第４エッチング部分Ｅ３、Ｅ４が形成される。第３及び第４エッチング部分Ｅ３、Ｅ４の各々は水平膜１００の垂直的なピッチの４倍に該当する深さを有するように形成される。
整理すれば、第１領域Ｒ１には第１〜第４エッチング部分（Ｅ１、Ｅ２、Ｅ３、Ｅ４）が形成され、第２領域Ｒ２には第１、第３、及び第４エッチング部分（Ｅ１、Ｅ３、Ｅ４）が形成される。
ここで、第１、第３、及び第４エッチング部分（Ｅ１、Ｅ３、Ｅ４）は、それらの各々が形成される水平的位置において互いに段差を有する。
このような水平的位置での段差によって、積層体ＳＴは、各階段の高さが水平膜１００の垂直的なピッチの複数倍である階段構造を有するように形成される。第２エッチング部分Ｅ２が無い場合、積層体ＳＴは第１及び第２領域Ｒ１、Ｒ２でミラー対称的構造を有することができる。
しかし、第１領域Ｒ１に形成された第２エッチング部分Ｅ２によって、積層体ＳＴはそれ以上ミラー対称性を有しない。例えば、積層体ＳＴを構成する水平膜１００の各々が露出される位置は第１及び第２領域Ｒ１、Ｒ２で互いに異なる。
図２５及び図２６は、本発明の他の例示的な実施形態の変形の中の１つによる半導体装置の製造方法を説明するための断面図である。
図２５及び図２６に示すように、共通的な多層エッチング段階は、第３マスク２２３及び第４マスク２２４を各々エッチングマスクとして使用して実施される第１及び第２共通的な多層エッチング段階を含む。
この実施形態によれば、第３マスク２２３は、第４マスク２２４より広い幅を有するように形成し、第４マスク２２４によって隠れる領域を包含することができる。
例えば、第４マスク２２４は、第３マスク２２３に対する上述したマスク縮小段階の結果物であり得る。
この場合、第４エッチング部分Ｅ４は、第３エッチング部分Ｅ３と積層体ＳＴの側面との間に位置するエッチング部分を包含することができる。
言い換えれば、共通的な多層エッチング段階が共通的なエッチング方式で実施される複数回のエッチング段階を含む場合、エッチング段階の中で時間的に連続する少なくとも２つの段階は１つのエッチングマスクを共通に使用して実施することができる。
例えば、時間的に後行するエッチング段階は時間的に先行するエッチング段階で使用された第３エッチングマスク２２３の水平的大きさを縮小させる段階を含む。
縮小された第３マスク２２３は、時間的に後行するエッチング段階で第４マスク２２４として再使用される。
このようなエッチングマスクの再使用は、誤整列によって起こる技術的難しさ、そして高費用のフォトリソグラフィー工程の回数を減らすことができる。
図２７は、本発明の他の例示的な実施形態による半導体装置の一部分を示す斜視図である。
本発明の他の例示的な実施形態及びその変形例によれば、図２７に示すように、電極ＥＬの中で（４ｎ＋１）番目及び（４ｎ＋２）番目の電極の各々は第１及び第２領域Ｒ１、Ｒ２上に各々整列部ＡＰ及び連結部ＣＰを有するように形成され、電極ＥＬの中で（４ｎ＋３）番目及び（４ｎ＋４）番目の電極の各々は第１及び第２領域Ｒ２、Ｒ１上に各々連結部ＣＰ及び整列部ＡＰを有するように形成される。
ここで、“ｎ”は（４ｎ＋４）が水平膜の総積層数より小さい条件を満足させる“０”又は自然数であり得る。
図２８及び図２９、は本発明の他の例示的な実施形態及びその変形例による半導体装置の製造方法を説明するための概略的な断面図である。
図２８及び図２９を参照すると、連結構造を形成する段階は、共通的な単層エッチング段階（ステップＳ２１）を１回実施して第１エッチング部分Ｅ１を形成し、選択的な多層エッチング段階（ステップＳ２２）を１回実施して第２エッチング部分Ｅ２を形成した後、共通的な多層エッチング段階（ステップＳ２３）を７回実施して第３〜第９エッチング部分（Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７、Ｅ８、Ｅ９）を形成する段階を含む。
共通的な多層エッチング段階（ステップＳ２３）は互に異なるエッチングマスクを使用して実施する。
例えば、共通的な多層エッチング段階（ステップＳ２３）の各々はそれより先に実施された段階のものより、より増加した幅を有するエッチングマスクを使用して実施する。
この場合、図２８に示すように、第３〜第９エッチング部分（Ｅ３〜Ｅ９）は、順に、それに先に形成されたエッチング部分の下でありながら、積層体ＳＴの中心から遠くなる位置に形成される。
変形された実施形態によれば、共通的な多層エッチング段階（ステップＳ２３）の中の少なくとも１つはそれより先に実施された段階でのものより、より減少した幅を有するエッチングマスクを使用して実施する。
この場合、図２９に示すように、第３〜第９エッチング部分（Ｅ３〜Ｅ９）の中の一部（例えば、Ｅ４、Ｅ６、Ｅ８）はそれより先に形成されたエッチング部分（例えば、Ｅ３、Ｅ５、Ｅ７）より積層体ＳＴの中心に近く形成される。
図３０は、本発明の他の例示的な実施形態の中の他の１つによる半導体装置の製造方法を例示的に説明するための概略的な断面図である。
例えば、図３０は、図１９に例示的に分類した第１０例に該当する製造方法を示すものである。
図１９に開示された第１０例の場合、連結構造を形成する段階は、共通的な多層エッチング段階（ステップＳ２３）を７回実施して第１〜第７エッチング部分（Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７）を形成し、選択的な多層エッチング段階（ステップＳ２２）を１回実施して第８エッチング部分Ｅ８を形成し、共通的な単層エッチング段階（ステップＳ２１）を１回実施して第９エッチング部分Ｅ９を形成する段階を含む。即ち、共通的な多層エッチング段階（ステップＳ２３）を、共通的な単層エッチング段階（ステップＳ２１）及び選択的な多層エッチング段階（ステップＳ２２）より先に実施することができる。
図２８〜図３０を比較すれば、エッチング段階の順序での相違があるが、積層体ＳＴは実質的に同一の模様の階段構造を有する。
言い換えれば、エッチング段階の順序は、製品の開発者の必要によって、多様に変更することができることを意味する。
このような点で、本発明の技術的な思想は、上記例示した又は以下で説明する実施形態に限定されることではなく、上述した実施形態に基づいて多様に変形することができることを意味する。
図３１は、本発明のその他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャートであり、図３２は本発明のその他の例示的な実施形態の中の１つによる半導体装置の製造方法を説明するためのフローチャート概略的な断面図である。
図３１及び図３２を参照すると、この実施形態による階段模様の連結構造を形成する工程は、水平膜１００を積層して積層体ＳＴを形成し（ステップＳ１）、積層体ＳＴに対する第１共通的な単層エッチング段階（ステップＳ２１）、第２共通的な単層エッチング段階（ステップＳ２２）、選択的な多層エッチング段階（ステップＳ２３）、及び共通的な多層エッチング段階（ステップＳ２４）を順次に実施した後、その結果物上に配線構造体３００を形成する段階（ステップＳ３）を含む。
第１共通的な単層エッチング段階（ステップＳ２１）は、互いに離隔された第１エッチング部分Ｅ１を形成するように実施する。
第１エッチング部分Ｅ１は、第１及び第２領域Ｒ１、Ｒ２上に共通的に形成され、図３２に示すように、第１及び第２領域Ｒ１、Ｒ２の各々で交互に形成される。
例えば、第１エッチング部分Ｅ１は、３Ｗのピッチを有するように形成し、その各々の幅は２Ｗである。エッチング深さにおいて、第１エッチング部分Ｅ１は水平膜１００の垂直的ピッチである。
第２共通的な単層エッチング段階（ステップＳ２２）は、互いに離隔された第２エッチング部分Ｅ２を形成するように実施する。
第２エッチング部分Ｅ２は、第１及び第２領域Ｒ１、Ｒ２上に共通して形成し、第１エッチング部分Ｅ１と同様に、第１及び第２領域Ｒ１、Ｒ２の各々で交互に形成される。
第２エッチング部分Ｅ２は、３Ｗのピッチを有するように形成し、その各々の幅は１Ｗである。エッチング深さにおいて、第２エッチング部分Ｅ２は水平膜１００の垂直的なピッチである。
選択的な多層エッチング段階（ステップＳ２３）は、第２領域Ｒ２に局所的に第３エッチング部分Ｒ３を形成するように実施する。
図２２を参照して説明した実施形態のそれと類似して、第２エッチング部分Ｅ２は、水平膜１００の垂直的なピッチの２倍に該当するエッチング深さを有するように形成される。選択的な多層エッチング段階（ステップＳ２３）によって、第１及び第２領域Ｒ１、Ｒ２は互に異なる構造を有するようになる。例えば、第１領域Ｒ１と第２領域Ｒ２上に位置する積層体ＳＴの２つの部分はそれ以上ミラー対称性を有しないようになる。
共通的な多層エッチング段階（ステップＳ２４）は、第１及び第２領域Ｒ１、Ｒ２の両方が積層体ＳＴをパターニングするように実施する。
一実施形態によれば、図３２に示すように、連結構造の形成工程の間に、共通的な多層エッチング段階（ステップＳ２４）は数回実施し、その段階の各々は互に異なる幅を有するエッチングマスクを使用して実施する。これによって、共通的な多層エッチング段階（ステップＳ２４）によって形成されるエッチング部分（Ｅ４、Ｅ５、Ｅ６）は互いに異なる高さで積層体ＳＴの階段模様の構造を定義することができる。
配線構造体３００を形成する段階（ステップＳ３）は、図８を参照して説明した実施形態のそれと実質的に同一の方式で実施する。
積層体ＳＴは、第１及び第２領域Ｒ１、Ｒ２の各々に形成されて配線構造体３００への電気的な接続として使用される複数の階段形態の領域を包含する。
図３１及び図３２を参照して説明した上記の実施形態によれば、階段形態の領域の各々は連続的に積層された４層の水平膜１００によって構成される。
先の実施形態の場合、階段形態の領域の各々は連続的に積層された１層又は２層の水平膜１００によって構成される。即ち、階段形態の領域の各々の垂直的厚さ（即ち、これを構成する水平膜の個数）は特定の数値に限定されることではなく、図３１及び図３２によって例示的に示したように、製品の開発者の必要によって、多様に変化され得る。
例えば、階段形態の領域の各々を構成する水平膜１００の積層数は、２〜１６の中の少なくとも１つであり得る。
図３３〜図３７は、本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
例えば、図３３〜図３７は、図３１及び図３２を参照して説明した実施形態の可能である変形の中の一部を例示的に示す。
たとえ重複を避けるために別の説明が提供しなくとも、ここで説明する方法的及び構造的な特徴は、上述した又は後述する本発明の他の実施形態でも同一又は類似の方式が適用又は具現される。また、説明を簡単にするために、先に説明したものと同一の構成要素又は技術的な特徴に対する重複される説明は省略する。
一実施形態によれば、図３２を参照して説明した実施形態は、選択的な多層エッチング段階を共通的な多層エッチング段階の間に実施するように変形される。
例えば、選択的な多層エッチング段階は、第１及び第２共通的な単層エッチング段階及び共通的な多層エッチング段階の以後に実施し、図３３に示すように、水平膜１００の垂直的なピッチの２倍に相当するエッチング深さを有する第４エッチング部分Ｅ４を形成する。
以後、積層体ＳＴは、共通的な多層エッチング方式で追加的にパターニングされ得る。
この実施形態による第１及び第２共通的な単層エッチング段階、選択的な多層エッチング段階、共通的な多層エッチング段階は、図３２を参照して説明した実施形態のそれらと同一の方式で実施することができる。
積層体ＳＴの最終構造は、図３２及び図３３を参照して説明した実施形態の間で差がない。これは工程順序での変化又は選択的な多層エッチング段階の実施順序での変化にもかかわらず、同一の模様の階段構造を具現することができることを意味する。
一実施形態によれば、図３２を参照して説明した実施形態は、選択的な多層エッチング段階を第１及び第２共通的な単層エッチング段階の以前に実施するように変形される。
例えば、選択的な多層エッチング段階によって形成される第４エッチング部分Ｅ４は、図３４に示すように、水平膜１００の垂直的なピッチの２倍に相当するエッチング深さを有しながら、積層体ＳＴの最上部領域に形成される。
以後、積層体ＳＴに対する共通的な多層エッチング段階を数回実施する。
この実施形態による第１及び第２共通的な単層エッチング段階、選択的な多層エッチング段階、共通的な多層エッチング段階は、図３２を参照して説明した実施形態のそれらと同一の方式で実施することができる。
積層体ＳＴの最終構造は、図３２及び図３４を参照して説明した実施形態の間で差がない。図３３の実施形態と同様に、これは工程順序での変化又は選択的な多層エッチング段階の実施順序での変化にもかかわらず、同一の模様の階段構造を具現することができることを意味する。
一実施形態によれば、図３２を参照して説明した実施形態は、共通的な多層エッチング段階の中の１つを第１及び第２共通的な単層エッチング段階の以前に実施するように変形される。
例えば、共通的な多層エッチング段階によって形成される第１エッチング部分Ｅ１は、図３５に示すように、水平膜１００の垂直的なピッチの６倍に該当するエッチング深さを有しながら、積層体ＳＴの最上部領域に形成される。
以後、第１及び第２共通的な単層エッチング段階、選択的な多層エッチング段階、共通的な多層エッチング段階が順次に積層体ＳＴに対して実施され、これらの各々は図３２を参照して説明した実施形態のそれらと同一の方式で実施することができる。
積層体ＳＴの最終構造は、図３２及び図３５を参照して説明した実施形態の間で差がない。図３３及び図３４の実施形態と同様に、これは工程順序での変化又は選択的な多層エッチング段階の実施順序での変化にもかかわらず、同一の模様の階段構造を具現することができることを意味する。
一実施形態によれば、図３５を参照して説明した実施形態と比較する時、共通的な多層エッチング段階の中の少なくとも１つはエッチング領域で変化するように変形される。
例えば、図３６の実施形態によれば、図３５の第１及び第６エッチング部分Ｅ１、Ｅ６を形成するために使用されるエッチングマスクは互いに変更することができる。この場合にも、図３６に示すように、積層体ＳＴは、図３２〜図３５を参照して説明した実施形態と同一である最終構造を有することができる。これは、共通的な多層エッチング段階の実施順序が変わる場合にも、同一の模様の階段構造を具現することができることを意味する。
図３２を参照して説明した実施形態は、上述した他の実施形態の中のいずれか１つ（例えば、図１７を参照して説明した実施形態）と組み合わされて、階段構造の連結領域を形成する。
例えば、図３７に例示的に示すように、選択的なエッチング段階、第１共通的な単層エッチング段階、第２共通的な単層エッチング段階、及び複数回の共通的な多層エッチング段階を順次に実施することによって、積層体ＳＴは階段構造を有するように形成される。
共通的な多層エッチング段階は、水平膜１００の垂直的なピッチの３倍に該当するエッチング深さを有するエッチング部分（Ｅ４、Ｅ５、Ｅ６）を各々形成するように実施する。第１及び第２共通的な単層エッチング段階は、図３２を参照して説明した実施形態のそれらと同一の方式で実施することができる。
実施形態のこのような組み合わせは、図３７に例示的に示した方法に限定されることではなく、上述した又は後述する本発明の他の実施形態でも同一又は類似な方式で適用又は具現され得る。
図３８は、本発明のその他の実施形態による半導体装置の製造方法を説明するためのフローチャートである。
図３９〜図４３は、本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。
説明を簡単にするために、先に説明したことと同一の構成要素又は技術的な特徴に対する重複する説明は省略する。また、ここで説明する方法及び構造的な特徴は、上述した又は後述する本発明の他の実施形態でも同一又は類似な方式で適用又は具現され得る。
図３８及び図３９を参照すると、この実施形態によれば、基板１０は互いに離隔された第１、第２及び第３領域（Ｄ１、Ｄ２、Ｄ３）を含む。
基板１０上に水平膜１００及び層間絶縁膜２００を交互に積層して積層体ＳＴを形成した後（ステップＳ１）、積層体ＳＴに対する第１多層エッチング段階（ステップＳ２１）を実施する。
一実施形態によれば、第１多層エッチング段階（ステップＳ２１）は、第２及び第３領域Ｄ２、Ｄ３を露出させる第１エッチングマスク２４１を使用して積層体ＳＴを異方的にエッチングする段階を含む。これによって、第２及び第３領域Ｄ２、Ｄ３を含む領域に、第１エッチング部分Ｅ１が形成される。
図３８及び図４０を参照すると、積層体ＳＴに対する第２多層エッチング段階（ステップＳ２２）を実施する。
第２多層エッチング段階（ステップＳ２２）は、第３領域Ｄ３を局所的に露出させる第２エッチングマスク２４２を使用して積層体ＳＴを異方的にエッチングする段階を含む。
これによって、第３領域Ｄ３を含む領域に、第２エッチング部分Ｅ２が形成される。第１及び第２エッチング部分Ｅ１、Ｅ２の深さは実質的に同一であるが、これに限定されることではない。
図３８及び図４１を参照すると、第２多層エッチング段階（ステップＳ２２）が実施された結果物上に、第３エッチングマスク２４３を形成する。
第３エッチングマスク２４３は第１〜第３領域（Ｄ１、Ｄ２、Ｄ３）の各々を部分的に露出させる開口部ＯＰを有するように形成される。
図３８及び図４２を参照すると、積層体ＳＴに対する共通的な単層エッチング段階（ステップＳ２１）を複数回実施する。
共通的な単層エッチング段階（ステップＳ２１）は、第３エッチングマスク２４３を共通に使用して実施する。
共通的な単層エッチング段階（ステップＳ２１）を実施する間に、上述したマスク縮小段階が第３エッチングマスク２４３に対して実施する。これによって、共通的な単層エッチング段階（ステップＳ２１）が進行するほど、積層体ＳＴのエッチングされる部分の幅は増加する。その結果、第１〜第３領域（Ｄ１、Ｄ２、Ｄ３）には下方にテーパーされた断面を有する第３エッチング部分Ｅ３が形成される。
図３８及び図４３を参照すると、第１〜第３エッチング部分（Ｅ１〜Ｅ３）を満たす第１層間絶縁膜２５１を形成する。
第１層間絶縁膜２５１は、平坦化エッチング工程（例えば、化学的機械的研磨工程）を通じて平坦な上部面を有するように形成される。
以後、第２層間絶縁膜２５２を形成し、第２層間絶縁膜２５２及び第１層間絶縁膜２５１を貫通するプラグ３０１を形成する。一実施形態によれば、上述したように、プラグ３０１を形成する前に、水平膜１００を金属を含む物質で代替する工程をさらに実施することができる。
上述した実施形態によれば、第１〜第３領域（Ｄ１、Ｄ２、Ｄ３）の間には、第１及び第２ダミー領域ＤＲ１、ＤＲ２が介在し、第１及び第２ダミー領域ＤＲ１、ＤＲ２の上にはダミーパターンＤＰが形成される。
ダミーパターンＤＰの各々は、図４４に示すように、共通的な単層エッチング段階（ステップＳ２３）によって形成される第１側面ＳＳ１と第１又は第２多層エッチング段階（ステップＳ２１、ステップＳ２２）によって形成される第２側面ＳＳ２を有する。
第１側面及び階段形態の連結構造は、第３エッチング部分Ｅ３の互いに対向する側面であり得る。これによって、第１側面ＳＳ１は、第１〜第３領域（Ｄ１、Ｄ２、Ｄ３）に形成される階段形態の連結構造に対してミラー対称的な断面形状を有するように形成される。
これとは異なり、第２側面ＳＳ２は、第１又は第２多層エッチング段階（ステップＳ２１、ステップＳ２２）によって形成され、第１側面ＳＳ１と異なる断面形状を有することができる。
例えば、第１側面ＳＳ１はＡ１の傾斜角を有するように形成され、第２側面ＳＳ２はＡ１とは異なるＡ２の傾斜角を有するように形成され得る。
一実施形態で、第２側面ＳＳ２の傾斜角Ａ２は、０°〜４５°であり得る。
一実施形態で、第１及び第２多層エッチング段階（ステップＳ２１、ステップＳ２２）の中のいずれか１つはマスク縮小方式で実施される複数の多層エッチング段階を含む。
この場合、図４４に示すように、第２側面ＳＳ２は、階段形態の断面形状を有し得、その傾斜角Ａ２は、０°より大きくなり得る。
ダミーパターンＤＰの第２側面ＳＳ２がこのように傾いた側面を有する場合、第２又は第３エッチングマスク２４２、２４３の薄膜化及びこれに伴う工程不良を防止できる。
ダミーパターンＤＰの存在によって、積層体ＳＴの高さはその縁部で急激に変わらない。これは第１又は第２層間絶縁膜２５１、２５２の蒸着プロフィールを改善することをできる。
これに加えて、ダミーパターンＤＰの存在によって、第１層間絶縁膜２５１に対する平坦化エッチング工程で積層体ＳＴの縁部が損傷される技術的難しさを防止できる。
図４５及び図４６は、図３９〜図４３を参照して先に説明した実施形態の変形を説明するための概略的な断面図である。
図３９〜図４３を参照して説明した実施形態によれば、階段模様の連結構造がアレイ領域ＲＡの一側に形成される。しかし、図３９〜図４３を参照して説明した実施形態は、階段模様の連結構造をアレイ領域ＲＡの両側に形成するように変形され得る。
例えば、プラグ３０１と連結される積層体ＳＴの階段形領域を、基板１０の上部面との離隔距離にしたがって、第１〜第４連結領域（Ｄ１、Ｄ２、Ｄ３、Ｄ４）であるとすれば、第１〜第４連結領域（Ｄ１、Ｄ２、Ｄ３、Ｄ４）の一部は、アレイ領域ＲＡの一側（例えば、第１領域Ｒ１）に形成され、残りはアレイ領域ＲＡの他側（例えば、第２領域Ｒ２）に形成される。
図４５に示す実施形態によれば、第２及び第４連結領域Ｄ２、Ｄ４が第１領域Ｒ１に形成され、第１及び第３連結領域Ｄ１、Ｄ３が第２領域Ｄ２に形成される。
一実施形態で、第２及び第４連結領域Ｄ２、Ｄ４の間、又は第１及び第３連結領域Ｄ１、Ｄ３の間隔「Ｈ」は。これらの間に位置する連結領域の厚さと実質的に同一であり得る。
図４６に示す実施形態によれば、第１及び第２連結領域Ｄ１、Ｄ２が第１領域Ｒ１に形成され、第３及び第４連結領域Ｄ３、Ｄ４が第２領域Ｄ２に形成される。
図４７及び図４８は、本発明のその他の例示的な実施形態による半導体装置を説明するための概略的な断面図である。
説明を簡単にするために、先に説明したことと同一の構成要素又は技術的な特徴に対する重複する説明は省略する。また、ここで説明する方法及び構造的な特徴は、上述した又は後述する本発明の他の実施形態でも同一又は類似な方式で適用又は具現され得る。
上述した又は後述する本発明の他の実施形態は、図４４を参照して説明した技術的な特徴の一部を含むように具現される。
例えば、図１７を参照して説明した段階で、第１エッチング部分Ｅ１の側壁は、図４４の第２側面ＳＳ２が有する技術的な特徴を含むように形成される。言い換えれば、図４７に示すように、第１エッチング部分Ｅ１の側壁は、基板１０の上部面の法線に対して傾いた断面形状を有するように形成される。また、第１エッチング部分Ｅ１の側壁は、マスク縮小方式で実施される複数の多層エッチング段階を通じて形成でき、この場合、図４７に示すように、第１エッチング部分Ｅ１の側壁は、階段形態の断面形状を有する。
他の例として、図３７の実施形態で、第１エッチング部分Ｅ１の側壁は、基板１０の上部面の法線に対して傾いた断面形状を有するように形成される。
また、第１エッチング部分Ｅ１の側壁は、マスク縮小方式で実施される複数の多層エッチング段階を通じて形成でき、この場合、図４８に示すように、第１エッチング部分Ｅ１の側壁は、階段形態の断面形状を有することができる。
図４９〜図５１は、本発明のその他の例示的な実施形態による半導体装置の製造方法を説明するための断面図であり、図５２は本発明のその他の例示的な実施形態による半導体装置の一部分を示す斜視図である。
説明を簡単にするために、先に説明したことと同一の構成要素又は技術的な特徴に対する重複する説明は省略する。また、ここで説明する方法及び構造的な特徴は、上述した又は後述する本発明の他の実施形態でも同一又は類似な方式で適用又は具現され得る。
図４９を参照すると、共通的な単層エッチング段階（Ｓ２１）によって形成される第１エッチング部分Ｅ１は、これらの間に残存する積層体ＳＴの部分ＳＴＲより狭い幅を有するように形成される。例えば、図４９に示すように、第１エッチング部分Ｅ１の各々の幅は「ｂ」であり、積層体ＳＴの部分ＳＴＲの各々の幅は、「ｂ」より大きい、「ａ」であり得る。
図５０及び図５１を参照すると、共通的な多層エッチング段階（ステップＳ２３）は積層体ＳＴの中心部分から水平に離隔された残存部ＲＰを形成するように実施する。
例えば、共通的な多層エッチング段階（ステップＳ２３）によって形成される第２〜第４エッチング部分（Ｅ２〜Ｅ４）によって、残存部ＲＰは積層体ＳＴの本体から水平に分離され得る。この場合、図５２に示すように、プラグ３０１の周囲には残存部ＲＰが存在する。
誤整列が無い場合、残存部ＲＰの幅は、積層体ＳＴの部分ＳＴＲの幅と第１エッチング部分Ｅ１の幅との差（即ち、ａ−ｂ）であり得る。一実施形態によれば、図５２の残存部ＲＰは、同一の高さに形成される電極ＥＬと同一である物質で形成でき、他の導電性要素（例えば、電極ＥＬ又はプラグ３０１から離隔されて電気的にフローティング状態にあり得る）。
図５３は、図４９〜図５１を参照して説明した実施形態との比較のために提供する断面図である。
図２３を参照して説明した共通的な多層エッチング段階（ステップＳ２３）で誤整列Ｍが発生する場合、図５３に示すように、連結部ＣＰが第３エッチング部分Ｅ３によって積層体ＳＴの中心部分から分離される。連結部ＣＰのこのような分離は半導体装置での電気的な断線不良を生じさせる。反面、図４９〜図５１を参照して説明したように、積層体ＳＴの部分ＳＴＲが第１エッチング部分Ｅ１より広い幅を有するように形成される場合、誤整列Ｍに対する工程マージンを確保することができ、その結果、誤整列Ｍと関連した技術的な問題（例えば、電気的な断線不良）は減少される。
図５４及び図５５は、各々、本発明の一実施形態と比較例による半導体装置の階段式構造間の比較を説明するための概略的な断面図である。
比較例による半導体装置は、選択的なエッチング方式及び／又は多層エッチング方式が適用されないパターニング工程を通じて形成される。即ち、比較例による半導体装置は単なる共通的な単層エッチング方式で進行される複数のエッチング段階を通じて形成される。この場合、本発明の一実施形態による半導体装置は図５４に示す第１階段式構造ＳＴ１を有するように形成され、比較例による半導体装置は図５５に示す第２階段式構造ＳＴ２を有するように形成される。
図５４及び図５５を参照すると、本発明の実施形態の場合、上述した多層エッチング方式のパターニング工程が使用された結果として、第１階段式構造ＳＴ１の階段高さは水平膜１００の垂直的なピッチＰの２倍又はその以上であり得る。
これとは異なり、比較例の場合、単層エッチング方式のパターニング工程が使用されるので、第２階段式構造ＳＴ２の階段高さは、全部水平膜１００の垂直的なピッチＰであり得る。
即ち、第１階段式構造ＳＴ１は、第２階段式構造ＳＴ２に比べて増加した階段高さを有する。このような階段高さの増加は、階段領域の幅の減少をもたらすことができる。
例えば、第１階段式構造ＳＴ１の階段領域が、図５４に例示的に示すように３Ｗの幅を有すれば、第２階段式構造ＳＴ２の階段領域は、図５５に例示的に示すように７Ｗの幅を有する。即ち、階段式構造の占有面積を半分又はその以上に減らし得る。
これに加えて、上述した製造方法によれば、図５４に示す第１階段式構造ＳＴ１は、多層エッチング方式で実施される３回のエッチング段階（ＥＳ１、ＥＳ２、ＥＳ３）及び単層エッチング方式で実施される１回のエッチング段階ＥＳ４を通じて形成される。
これとは異なり、上述した比較例の方法によれば、すべての水平膜１００が単層エッチングの方式にパターニングされるので、第２階段式構造ＳＴ２は、７回のエッチング段階（ＣＥＳ１〜ＣＥＳ７）を通じて形成される。
即ち、本発明の実施形態による半導体装置は上述した比較例による半導体装置に比べて減少した工程段階を通じて製造される。このような工程単純化は、製造費用及び工程不良を減らすことができる。
図５６及び図５７は、各々、本発明の一実施形態と比較例による半導体装置間の技術的相違点を説明するための図である。
図５６及び図５７を参照すると、半導体装置は、３次元的に配列されたメモリセルが提供される第１及び第２ブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２）及びこれらの周囲に配置される複数のＸ−デコーダーを含むことができる。
本発明の実施形態によれば、図５６に示すように、第１及び第２ブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２）の各々は、アレイ領域ＲＡ及びその両側に配置される第１領域Ｒ１及び第２領域Ｒ２を含み、Ｘ−デコーダーは第１ブロックＢＬＯＣＫ１の第１及び第２領域Ｒ１、Ｒ２の各々に隣接する第１及び第２Ｘ−デコーダー（ＸＤＣＲ１、ＸＤＣＲ２）を含むことができ、第２ブロックＢＬＯＣＫ２の第１及び第２領域Ｒ１、Ｒ２の各々に隣接する第３及び第４Ｘ−デコーダー（ＸＤＣＲ３、ＸＤＣＲ４）を含むことができる。
比較例によれば、図５７に示すように、第１及び第２ブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２）の各々はアレイ領域ＲＡ及びその両側に配置される連結領域ＣＲ及び無駄になる領域ＷＲを含み、Ｘ−デコーダーは、第１及び第２ブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２）の連結領域ＣＲに各々隣接する第１及び第２Ｘ−デコーダー（ＸＤＣＲ１、ＸＤＣＲ２）を含むことができる。
比較例の場合、Ｘ−デコーダーは、連結領域ＣＲを通じてアレイ領域ＲＡに配置されたメモリセルへ接続することができる。反面、無駄になる領域ＷＲは上述した比較例による半導体装置が共通的なエッチング方式のエッチング段階を通じて形成されるので、作られた結果物であるが、第１及び第２Ｘ−デコーダー（ＸＤＣＲ１、ＸＤＣＲ２）と水平膜１００又は電極ＥＬとの間の電気的な接続のために使用されない。
これとは異なり、本発明の実施形態によれば、第１及び第２ブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２）の第１及び第２領域Ｒ１、Ｒ２は全て第１〜第４Ｘ−デコーダー（ＸＤＣＲ１〜ＸＤＣＲ４）と水平膜１００又は電極ＥＬとの間の電気的な接続のために使用される。
図５４及び図５５を参照して説明した階段式構造の占有面積での減少によって、本発明の実施形態による第１及び第２領域Ｒ１、Ｒ２の各々の幅は、比較例の連結領域ＣＲ及び無駄になる領域ＷＲの幅より小さいことがあり得る。
例えば、図５６及び図５７に示すように、第１及び第２領域Ｒ１、Ｒ２の各々は３Ｗの幅を有し、連結領域ＣＲ及び無駄になる領域ＷＲは７Ｗの幅を有する。
即ち、比較例の場合、無駄になる領域ＷＲは電気的な接続のために使用されないだけでなく、第１及び第２領域Ｒ１、Ｒ２に比べて大きい占有面積を有する。
無駄になる領域ＷＲの存在及びその大きい占有面積を考慮する時、本発明の実施形態による半導体装置は、比較例による半導体装置に比べて増加した集積度又は増加したメモリ容量を有することができる。
図５８及び図５９は、本発明の他の実施形態による半導体装置の構造的な特徴を説明するための図である。
第１及び第２領域Ｒ１、Ｒ２がアレイ領域ＲＡの対向する２つの側面に形成されなければならないことはなく、これらが配置される位置は多様に変形され得る。
例えば、図５８に示すように、連結領域を構成する第１及び第２領域Ｒ１、Ｒ２は全てアレイ領域ＲＡ又はその中心ＣＲＡとＸ−デコーダーＸＤＣＲとの間に形成され得る。
これに加えて、図３９〜図４３を参照して説明した実施形態の場合、図５９に示すように、第１〜第３領域（Ｒ１、Ｒ２、Ｒ３）がアレイ領域ＲＡ又はその中心ＣＲＡとＸ−デコーダーＸＤＣＲとの間に配置され得る。
図６０及び図６１は、本発明の実施形態による半導体装置の製造方法を利用して形成された３次元半導体メモリ装置を例示的に示す斜視図である。
先に説明したことと同一の構成要素に対する重複する説明は省略する。
図６０及び図６１を参照すると、電極ＥＬが図１又は図２７を参照して説明した構造的特徴を有するように形成される。
垂直パターンＶＰが、電極ＥＬを又は電極ＥＬの間を垂直に貫通するように配置される。
一実施形態によれば、垂直パターンＶＰは、トランジスタのチャンネル領域として使用され得る。例えば、垂直パターンＶＰは、以下で図６２を参照して例示的に説明する垂直３次元ＮＡＮＤフラッシュメモリでセルストリングＣＳＴＲの活性パターンとして使用され得る。
他の実施形態によれば、垂直パターンＶＰは、２端子メモリ要素への電気的な接続のための電極として使用され得る。例えば、垂直パターンＶＰは、以下で図６３を参照して例示的に説明する３次元可変抵抗性メモリ装置での垂直電極ＶＥとして使用され得る。
垂直パターンＶＰと電極ＥＬとの間には情報格納膜ＭＬ又はメモリ要素が介在する。情報格納膜ＭＬは、電荷格納が可能である物質又は膜構造、あるいは可変抵抗特性を示す物質又は膜構造を含む。
図６２及び図６３は、本発明の一実施形態による３次元メモリ半導体装置の例示的な回路図である。
図６２を参照すれば、３次元半導体メモリ装置は、共通ソースラインＣＳＬ、複数個のビットライン（ＢＬ０、ＢＬ１、ＢＬ２）、及び共通ソースラインＣＳＬとビットライン（ＢＬ０〜ＢＬ２）との間に配置される複数個のセルストリングＣＳＴＲを含む。
共通ソースラインＣＳＬは、基板１０上に配置される導電性薄膜又は基板１０内に形成される不純物領域であり得る。
ビットライン（ＢＬ０〜ＢＬ２）は、基板１０から離隔されてその上部に配置される導電性パターン（例えば、金属ライン）であり得る。
ビットライン（ＢＬ０〜ＢＬ２は２次元的に配列され、その各々には複数個のセルストリングＣＳＴＲが並列に連結される。これによって、セルストリングＣＳＴＲは共通ソースラインＣＳＬ又は基板１０上に２次元的に配列される。
セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬに接続する接地選択トランジスタＧＳＴ、ビットライン（ＢＬ０〜ＢＬ２）に接続するストリング選択トランジスタＳＳＴ、及び接地及びストリング選択トランジスタＧＳＴ、ＳＳＴの間に配置される複数個のメモリセルトランジスタＭＣＴで構成される。
接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴ、及びメモリセルトランジスタＭＣＴは直列に連結される。
これに加えて、共通ソースラインＣＳＬとビットライン（ＢＬ０〜ＢＬ２）との間に配置される接地選択ラインＧＳＬ、複数個のワードライン（ＷＬ０〜ＷＬ３）、及び複数個のストリング選択ライン（ＳＳＬ０〜ＳＳＬ２）が接地選択トランジスタＧＳＴ、メモリセルトランジスタＭＣＴ、及びストリング選択トランジスタＳＳＴのゲート電極として各々使用され得る。
接地選択トランジスタＧＳＴの全ては、基板１０から実質的に同一の距離に配置され、これらのゲート電極は接地選択ラインＧＳＬに共通に接続されて等電位状態にある。
同様に、共通ソースラインＣＳＬから実質的に同一の距離に配置される複数のメモリセルトランジスタＭＣＴのゲート電極もやはりワードライン（ＷＬ０〜ＷＬ３）の中の１つに共通に接続されて等電位状態にある。
１つのセルストリングＣＳＴＲは、共通ソースラインＣＳＬからの距離が互に異なる複数個のメモリセルトランジスタＭＣＴで構成されるので、共通ソースラインＣＳＬとビットライン（ＢＬ０〜ＢＬ２）との間には多層のワードライン（ＷＬ０〜ＷＬ３）が配置される。
多層のワードライン（ＷＬ０〜ＷＬ３）は、本発明の実施形態による半導体装置の上述した技術的な特徴を有するように構成される。
セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬから垂直に延長されてビットライン（ＢＬ０〜ＢＬ３）に接続する活性パターン（例えば、図６０及び図６１の垂直パターンＶＰ）を含む。
ワードライン（ＷＬ０〜ＷＬ３）と活性パターンとの間には情報格納膜（例えば、図６０及び図６１のＭＬ）が配置される。一実施形態によれば、情報格納膜は電荷を格納することができるような物質又は膜構造を含むことができる。例えば、情報格納膜はシリコン窒化膜のようなトラップサイトが豊富な絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜の中の１つであり得る。
図６３を参照すると、複数の選択トランジスタＳＳＴが複数のビットラインプラグＢＬＰを通じてビットラインＢＬに並列に接続される。
ビットラインプラグＢＬＰの各々は、それに隣接する一対の選択トランジスタＳＳＴに共通に接続される。
複数のワードラインＷＬ及び複数の垂直電極ＶＥがビットラインＢＬと選択トランジスタＳＳＴとの間に配置される。
ワードラインＷＬは、本発明の実施形態による上述した技術的な特徴を有するように構成される。垂直電極ＶＥは、ビットラインプラグＢＬＰの間に配置される。
例えば、垂直電極ＶＥ及びビットラインプラグＢＬＰは、ビットラインＢＬと平行な方向に沿って交互に配列される。これに加えて、垂直電極ＶＥの各々は、それに隣接する一対の選択トランジスタＳＳＴに共通に接続される。
複数のメモリ要素ＭＥが垂直電極ＶＥの各々に並列に接続される。
メモリ要素ＭＥの各々は、ワードラインＷＬの対応する１つに接続される。即ち、ワードラインＷＬの各々は、メモリ要素ＭＥの対応する１つを通じて、垂直電極ＶＥの対応する１つに接続される。
選択トランジスタＳＳＴの各々は、それのゲート電極として機能する選択ラインＳＬを具備することができる。一実施形態で、選択ラインＳＬは、ワードラインＷＬと平行になり得る。
本発明の実施形態による３次元半導体メモリ装置を図６２及び図６３を参照して例示的に説明した。しかし、図６２及び図６３は、本発明の技術的な思想の可能である応用に対するより分かりやすい理解のために提供することのみであり、本発明の技術的な思想がこれらに限定されることではない。
図６４及び図６５は、本発明の実施形態による半導体装置を含む電子装置の概略的なブロック図である。
図６４を参照すると、本発明の実施形態による半導体装置を含む電子装置１３００は、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、有線無線電子機器、又はこれらの中の少なくとも２つを含む複合電子装置の中の１つであり得る。
電子装置１３００は、バス１３５０を通じて互いに接続した制御器１３１０、キーパッド、キーボード、表示装置（ｄｉｓｐｌａｙ）のような入出力装置１３２０、メモリ１３３０、無線インターフェイス１３４０を含むことができる。
制御器１３１０は、例えば１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又はこれらと類似するものを含むことができる。
メモリ１３３０は、例えば制御器１３１０によって実行される命令語を格納するのに使用される。メモリ１３３０は使用者データを格納するのに使用でき、上述した本発明の実施形態による半導体装置を含むことができる。
電子装置１３００は、ＲＦ信号に通信する無線通信ネットワークにデータを伝送するか、或いはネットワークでデータを受信するために無線インターフェイス１３４０を使用することができる。
例えば無線インターフェイス１３４０はアンテナ、無線トランシーバー等を含むことができる。
電子装置１３００は、ＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ（登録商標）、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等のような通信システムの通信インターフェイスプロトコルを具現するのに利用され得る。
図６５を参照すると、本発明の実施形態による半導体装置は、メモリシステム（ｍｅｍｏｒｙ ｓｙｓｔｅｍ）を具現するために使用され得る。
メモリシステム１４００は、大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を含むことができる。
メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０から格納されたデータを読出し又は書き込むようにメモリ素子１４１０を制御する。
メモリコントローラ１４２０は、ホスト１４３０、例えばモバイル機器又はコンピューターシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスでマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）を構成することができる。
メモリ素子１４１０は、上述した本発明の実施形態による半導体装置を含むことができる。
上述した実施形態で開示した半導体装置は、多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に具現され得る。
例えば、本発明の実施形態による半導体装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされ得る。
本発明の実施形態による半導体装置が実装されたパッケージは、半導体装置を制御するコントローラ及び／又は論理素子等をさらに含むこともあり得る。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０ 基板
９９ エッチング停止膜
１００ 水平膜
２００ 層間絶縁膜
３００ 配線構造体
３０１ プラグ
３０２ パッド
３０３ ビア
３０４ 金属ライン
ＡＰ 整列部
ＣＰ 連結部
Ｅ１〜Ｅ９ （第１〜第９）エッチング部分
ＥＬ 電極
ＲＡ アレイ領域
Ｒ１ 第１領域
Ｒ２ 第２領域
ＳＴ 積層体

Claims (14)

  1. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、
    前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、
    前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置され、
    前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の偶数番目の電極からなり、前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の奇数番目の電極からなることを特徴とする３次元半導体装置。
  2. 前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々を構成する前記電極の積層数は、２〜１６の範囲にあることを特徴とする請求項１に記載の３次元半導体装置。
  3. 前記少なくとも１つの第２グループは前記少なくとも１つの第１グループの上部又は下部に配置されることを特徴とする請求項１に記載の３次元半導体装置。
  4. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記電極構造体は、少なくとも１つの第１グループ及び少なくとも１つの第２グループを含み、前記少なくとも１つの第１グループ及び少なくとも１つの第２グループの各々は、前記基板の上部面と垂直になる方向に沿って連続して積層された前記複数の電極の中の複数の電極を含み、
    前記少なくとも１つの第１グループを構成する前記電極の前記連結部は、前記電極構造体の一側に配置され、前記少なくとも１つの第１グループの前記整列部は前記電極構造体の反対側の他側に配置され、
    前記少なくとも１つの第２グループを構成する前記電極の前記連結部は、前記電極構造体の前記他側に配置され、前記少なくとも１つの第２グループの前記整列部は前記電極構造体の前記一側に配置され、
    前記少なくとも１つの第１グループは前記基板上に積層された複数の電極の内の（４ｎ＋１）番目及び（４ｎ＋２）番目の電極からなり、
    前記少なくとも１つの第２グループは前記基板上に積層された複数の電極の内の（４ｎ＋３）番目及び（４ｎ＋４）番目の電極からなり、
    ここで、前記ｎは、（４ｎ＋４）が前記電極の総積層数より小さい条件を満足させる０又は自然数の中の少なくとも１つであることを特徴とする３次元半導体装置。
  5. 前記複数の電極の各々の前記連結部及び前記整列部は、当該電極の互いに対向する両端部に配置されることを特徴とする請求項１に記載の３次元半導体装置。
  6. 前記電極構造体は、第１領域、第２領域、及びこれらの間に介在するアレイ領域を含み、
    前記連結部及び前記整列部の各々は、前記第１及び第２領域の内のいずれか１つの上に配置されることを特徴とする請求項１に記載の３次元半導体装置。
  7. 前記電極構造体の前記アレイ領域を垂直に貫通する垂直パターンと、
    前記垂直パターンと前記複数の電極との間に介在するメモリ要素とをさらに具備することを特徴とする請求項６に記載の３次元半導体装置。
  8. 前記メモリ要素は、電荷格納が可能である物質又は膜構造、あるいは可変抵抗特性を示す物質又は膜構造を含むことを特徴とする請求項７に記載の３次元半導体装置。
  9. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記複数の電極の内の偶数番目の電極の連結部は、前記電極構造体の一側に配置され、前記複数の電極の内の偶数番目の電極の整列部は前記電極構造体の反対側の他側に配置され、
    前記複数の電極の内の奇数番目の電極の連結部は、前記電極構造体の前記他側に配置され、前記複数の電極の内の奇数番目の電極の前記整列部は、前記電極構造体の前記一側に配置されることを特徴とする３次元半導体装置。
  10. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部と、
    前記複数の電極の中のいずれか１つから水平に離隔されて配置され、前記電極と同一の物質で形成される少なくとも１つのダミーパターンとを具備し、
    前記ダミー部分は、前記複数の電極の側面部と対向する第１ダミー側面部を含み、
    前記前記複数の電極の側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記前記複数の電極の側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有し、
    前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、
    前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことを特徴とする３次元半導体装置。
  11. 前記少なくとも１つのダミーパターンは、電気的にフローティング状態にあることを特徴とする請求項１０に記載の３次元半導体装置。
  12. 基板上に順次に積層された複数の電極を含む電極構造体を具備し、
    前記電極の各々は、その上部に位置し、前記電極の中のいずれか１つの側壁に対して水平に、そして外方に突出された連結部と、
    前記電極の内の一つの上部又はその他の電極の下部に位置し、これら電極の中のいずれか１つの側壁と共面をなす側壁を有する整列部とを含み、
    前記電極の中で垂直に互いに隣接する少なくとも２つの前記整列部は、共面をなす側壁を有し、
    前記電極構造体上に配置されるプラグをさらに具備し、
    前記電極構造体は、前記複数の電極の中の前記プラグに電気的に接続されたことで構成される本体部分と、
    前記電極の中の前記プラグから電気的に離隔されて構成されるダミー部分とを含み、
    前記ダミー部分は、前記本体部分から水平に離隔されて配置され、
    前記本体部分は、少なくとも１つの本体側面部を含み、
    前記ダミー部分は、前記本体側面部と対向する第１ダミー側面部を含み、
    前記本体側面部及び前記第１ダミー側面部は、互いにミラー対称に配置され、前記本体側面部及び前記第１ダミー側面部の各々は階段形態の断面形状を有し、
    前記ダミー部分は、前記第１ダミー側面部と対向する第２ダミー側面部をさらに含み、
    前記基板の上部面の法線に対する前記第２ダミー側面部の角度は、前記法線に対する前記第１ダミー側面部の角度より小さいことを特徴とする３次元半導体装置。
  13. 前記第２ダミー側面部は、階段形態の断面形状を有することを特徴とする請求項１２に記載の３次元半導体装置。
  14. 前記ダミー部分は、前記基板上に連続して積層された前記複数の電極の中の複数の電極で構成されることを特徴とする請求項１２に記載の３次元半導体装置。
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