DE102013109011B4 - Stapel von Elektroden und damit hergestellte dreidimensionale Halbleitervorrichtungen - Google Patents

Stapel von Elektroden und damit hergestellte dreidimensionale Halbleitervorrichtungen Download PDF

Info

Publication number
DE102013109011B4
DE102013109011B4 DE102013109011.7A DE102013109011A DE102013109011B4 DE 102013109011 B4 DE102013109011 B4 DE 102013109011B4 DE 102013109011 A DE102013109011 A DE 102013109011A DE 102013109011 B4 DE102013109011 B4 DE 102013109011B4
Authority
DE
Germany
Prior art keywords
electrodes
layer
electrode structure
portions
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013109011.7A
Other languages
English (en)
Other versions
DE102013109011A1 (de
Inventor
Dongseog EUN
Young-Ho Lee
Joonhee Lee
Seok-Won Lee
Yoocheol Shin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102013109011A1 publication Critical patent/DE102013109011A1/de
Application granted granted Critical
Publication of DE102013109011B4 publication Critical patent/DE102013109011B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Dreidimensionale Halbleitervorrichtung, welche eine Elektrodenstruktur aufweist, welche Elektroden (EL) aufweist, welche sequentiell auf einem Substrat (10) gestapelt sind, wobei jede der Elektroden (EL) Folgendes aufweist:einen Verbindungsabschnitt (CP), welcher horizontal nach außen relativ zu einer Ebene hervorsteht, an welcher eine Seitenwand einer der Elektroden (EL), welche darauf platziert ist, angeordnet ist; undeinen ausgerichteten Abschnitt (AP), welcher eine Seitenwand hat, welche koplanar mit einer Seitenwand der einen der Elektroden (EL) ist, welche darauf platziert ist, oder einer anderen der Elektroden (EL), welche darunter platziert ist,wobei ausgerichtete Abschnitte (AP) von vertikal benachbarten wenigstens zweien der Elektroden (EL) Seitenwände haben, welche koplanar sind, wobei Verbindungsabschnitte (CP) von geradzahlig nummerierten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der geradzahlig nummerierten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind,wobei Verbindungsabschnitte (CP) von ungeradzahlig nummerierten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der ungeradzahlig nummerierten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, undwobei die ungeradzahlig nummerierten einen der Elektroden und die geradzahlig nummerierten einen der Elektroden sequentiell angeordnet sind.

Description

  • HINTERGRUND
  • Beispielhafte Ausführungsformen beziehen sich auf eine Halbleitervorrichtung und insbesondere auf Verfahren zum Bilden eines Stapels von Elektroden und dreidimensionalen Halbleitervorrichtungen, welche damit hergestellt werden.
  • Eine höhere Integration von Halbleitervorrichtungen wird benötigt, um Verbraucheranforderungen für eine überragende Leistungsfähigkeit und niedrigere Preise zu erfüllen. In dem Fall von Halbleiterspeichervorrichtungen ist eine Integration ein wichtiger Faktor beim Bestimmen von Produktpreisen und demnach ist eine erhöhte Integration wichtig. In dem Fall von typischen zweidimensionalen oder planaren Halbleiterspeichervorrichtungen ist deren Integration hauptsächlich durch das Gebiet, welches durch eine Einheitsspeicherzelle besetzt wird, bestimmt, und demnach ist die Integration in großem Maße durch das Niveau einer Feinstrukturbildungstechnologie beeinflusst. Die extrem teure Vorgangs-Ausstattung jedoch, welche benötigt wird, um eine Strukturfeinheit zu erhöhen, setzt eine praktische Begrenzung des Erhöhens der Integration für zweidimensionale oder planare Halbleitervorrichtungen.
  • Um solch eine Begrenzung zu beseitigen, wurden dreidimensionale Halbleiterspeichervorrichtungen, welche dreidimensional angeordnete Speicherzellen haben, vorgeschlagen. Die dreidimensionale Halbleitervorrichtung kann auch dreidimensional angeordnete leitfähige Leitungen (beispielsweise Wortleitungen) aufweisen, welche als elektrische Wege zum Zugriff auf die Speicherzellen dienen.
  • US 2012 / 0 068 259 A1 offenbart: Eine dreidimensionale Halbleitervorrichtung enthält eine gestapelte Struktur, die eine Vielzahl von leitenden Schichten enthält, die auf einem Substrat gestapelt sind, wobei ein Abstand entlang einer ersten Richtung zwischen Seitenwänden einer oberen leitenden Schicht und einer unteren leitenden Schicht kleiner ist als ein Abstand entlang einer zweiten Richtung zwischen Seitenwänden der oberen leitenden Schicht und der unteren leitenden Schicht, wobei die erste und die zweite Richtung einander kreuzen und eine Ebene parallel zu einer Oberfläche definieren, die das Substrat trägt, und vertikale Kanalstrukturen die gestapelte Struktur durchdringen.
  • US 2010 / 0 117 143 A1 offenbart: Halbleitervorrichtung vom vertikalen Typ mit einer ersten vertikalen Halbleitervorrichtung auf einem Halbleitersubstrat, einer zweiten vertikalen Halbleitervorrichtung auf der ersten vertikalen Halbleitervorrichtung und einer Verbindung zwischen der ersten und der zweiten vertikalen Halbleitervorrichtung.
  • US 2010 / 0 207 186 A1 offenbart: Ein erster Bereich umfasst: eine Halbleiterschicht mit einem säulenförmigen Teil, eine Ladungsspeicherschicht und eine Vielzahl von ersten leitfähigen Schichten. Der zweite Bereich umfasst: eine Vielzahl von zweiten leitenden Schichten, die in der gleichen Schicht wie die Vielzahl der ersten leitenden Schichten ausgebildet sind. Die mehreren ersten leitenden Schichten bilden einen gestuften Abschnitt in der Nähe des Endes des ersten Bereichs. Der gestufte Abschnitt ist in einer gestuften Form ausgebildet, so dass sich die Positionen der Enden der Mehrzahl der ersten leitfähigen Schichten voneinander unterscheiden. Die Mehrzahl der zweiten leitenden Schichten ist so ausgebildet, dass die Positionen ihrer Enden in einer Endumgebung des zweiten Bereichs, der den ersten Bereich umgibt, im Wesentlichen senkrecht zum Substrat ausgerichtet sind.
  • KURZFASSUNG
  • Beispiele zum besseren Verständnis der Erfindung sehen ein Verfahren vor, welches es ermöglicht, ein Besetzungsgebiet einer abgestuften Verbindungsstruktur von Elektroden, welche in einer Halbleitervorrichtung vorgesehen sind, zu verringern.
  • Andere Beispiele zum besseren Verständnis der Erfindung sehen ein vereinfachtes Verfahren zum Bilden von Elektroden mit einer abgestuften Verbindungsstruktur vor.
  • Noch andere Beispiele zum besseren Verständnis der Erfindung sehen eine Halbleitervorrichtung vor, in welcher Elektroden mit einer abgestuften Verbindungsstruktur vorgesehen sind.
  • Noch andere Beispiele zum besseren Verständnis der Erfindung sehen eine Halbleitervorrichtung vor, in welcher ein Gebiet, welches benötigt wird, um eine elektrische Verbindungsstruktur zu realisieren, verringert sein kann.
  • Eine Ausführungsform der Erfindung weist eine dreidimensionale Halbleitervorrichtung auf, welche eine Elektrodenstruktur aufweist, welche Elektroden aufweist, welche sequentiell auf einem Substrat gestapelt sind, wobei jede der Elektroden Folgendes aufweist: einen Verbindungsabschnitt, welcher horizontal nach außen relativ zu einer Ebene hervorsteht, an welcher eine Seitenwand einer der Elektroden, welche darauf platziert sind, angeordnet ist; und einen ausgerichteten bzw. ausgefluchteten Abschnitt, welcher eine Seitenwand hat, welche koplanar mit einer Seitenwand der einen der Elektroden ist, welche darauf platziert ist, oder einer anderen der Elektroden, welche darunter platziert ist, wobei ausgerichtete Abschnitte von vertikal benachbarten wenigstens zwei der Elektroden Seitenwände haben, welche koplanar sind.
  • Die Elektrodenstruktur kann wenigstens eine erste Gruppe und wenigstens eine zweite Gruppe aufweisen und jede der wenigstens einen ersten und der wenigstens einen zweiten Gruppe weist mehrere eine der Elektroden auf, welche konsekutiv bzw. aufeinanderfolgend auf dem Substrat entlang einer Richtung rechtwinklig zu einer oberen Oberfläche des Substrats gestapelt sind, wobei die Verbindungsabschnitte der Elektroden der wenigstens einen ersten Gruppe an einer linken Seite der Elektrodenstruktur positioniert sind und die ausgerichteten Abschnitte der wenigstens einen ersten Gruppe an einer rechten Seite der Elektrodenstruktur positioniert sind, und die Verbindungsabschnitte der Elektroden der wenigstens einen zweiten Gruppe an einer rechten Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte der wenigstens einen zweiten Gruppe an einer linken Seite der Elektrodenstruktur positioniert sind.
  • Eine Anzahl der Elektroden jeder der wenigstens einen ersten und der wenigstens einen zweiten Gruppe kann sich von 2 bis 16 erstrecken.
  • Erfindungsgemäß sind die Verbindungsabschnitte von geradzahlig nummerierten einen der Elektroden sind an einer linken Seite der Elektrodenstruktur positioniert und die ausgerichteten Abschnitte der geradzahlig nummerierten einen der Elektroden sind an einer rechten Seite der Elektrodenstruktur positioniert, und Verbindungsabschnitte von ungeradzahlig nummerierten einen der Elektroden sind an einer rechten Seite der Elektrodenstruktur positioniert, und die ausgerichteten Abschnitte der ungeradzahlig nummerierten der Elektroden sind an einer linken Seite der Elektrodenstruktur positioniert, wobei die ungeradzahlig nummerierten einen der Elektroden und die geradzahlig nummerierten einen der Elektroden sequentiell angeordnet sind.
  • Im Gegensatz zu den Ausführungen der beanspruchten Erfindung kann die Elektrodenstruktur eine erste Gruppe und eine zweite Gruppe aufweisen, von welchen jede eine aufeinanderfolgend gestapelte Mehrzahl von einen der Elektroden aufweist, und die zweite Gruppe ist auf oder unter der ersten Gruppe angeordnet, Verbindungsabschnitte der Elektroden der ersten Gruppe sind an einer linken Seite der Elektrodenstruktur angeordnet und die ausgerichteten Abschnitte der ersten Gruppe sind an einer rechten Seite der Elektrodenstruktur positioniert, wobei die Verbindungsabschnitte der Elektroden der zweiten Gruppe an einer rechten Seite der Elektrodenstruktur positioniert sind und die ausgerichteten Abschnitte der zweiten Gruppe an einer linken Seite der Elektrodenstruktur positioniert sind.
  • Eine weitere Ausführungsform der Erfindung weist eine dreidimensionale Halbleitervorrichtung auf, welche eine Elektrodenstruktur aufweist, welche Elektroden aufweist, welche sequentiell auf einem Substrat gestapelt sind, wobei jede der Elektroden Folgendes aufweist: einen Verbindungsabschnitt, welcher horizontal nach außen relativ zu einer Ebene hervorsteht, an welcher eine Seitenwand einer der Elektroden, welche darauf platziert sind, angeordnet ist; und einen ausgerichteten bzw. ausgefluchteten Abschnitt, welcher eine Seitenwand hat, welche koplanar mit einer Seitenwand der einen der Elektroden ist, welche darauf platziert ist, oder einer anderen der Elektroden, welche darunter platziert ist, wobei ausgerichtete Abschnitte von vertikal benachbarten wenigstens zwei der Elektroden Seitenwände haben, welche koplanar sind. Die Verbindungsabschnitte von (4n+1)-ten und (4n+2)-ten einen der Elektroden sind an einer linken Seite der Elektrodenstruktur positioniert und die ausgerichteten Abschnitte der (4n+1)-ten und der (4n+2)-ten einen der Elektroden sind an einer rechten Seite der Elektrodenstruktur positioniert, und die Verbindungsabschnitte von (4n+3)-ten und (4n+4)-ten einen der Elektroden sind an einer rechten Seite der Elektrodenstruktur positioniert und die ausgerichteten Abschnitte der (4n+3)-ten und der (4n+4)-ten einen der Elektroden sind an einer linken Seite der Elektrodenstruktur positioniert, wobei n wenigstens eines ist ausgewählt von 0 oder natürlichen Zahlen in einer solchen Art und Weise, dass (4n+4) kleiner ist als eine gesamte Stapelanzahl der Elektroden.
  • Die Verbindungs- und die ausgerichteten Abschnitte jeder der Elektroden sind an beiden entgegengesetzten Endabschnitten einer entsprechenden Elektrode positioniert.
  • Die Elektrodenstruktur weist einen ersten Bereich, einen zweiten Bereich und einen Array-Bereich auf, welcher dazwischenliegend angeordnet ist, und jeder der Verbindungsabschnitte und der ausgerichteten Abschnitte ist an einem der ersten und zweiten Bereiche positioniert.
  • Die Vorrichtung kann weiterhin vertikale Strukturen bzw. Muster aufweisen, welche vertikal den Array-Bereich der Elektrodenstruktur durchdringen; und Speicherelemente, welche zwischen den vertikalen Strukturen und den Elektroden zwischenliegend angeordnet sind.
  • Die Speicherelemente weisen ein Material oder eine Schichtstruktur auf, welche konfiguriert ist, so dass sie in der Lage ist, Ladungen zu speichern oder eine Eigenschaft eines variablen Widerstands zu zeigen.
  • Die Vorrichtung kann weiterhin wenigstens ein Dummy-Muster bzw. eine Dummy-Struktur aufweisen, welche horizontal beabstandet von und aus demselben Material gebildet ist wie eine der Elektroden.
  • Die wenigstens eine Dummy-Struktur ist in einem elektrischen Floating-Zustand.
  • Die Vorrichtung kann ferner Stecker aufweisen, welche auf der Elektrodenstruktur angeordnet sind, wobei die Elektrodenstruktur Folgendes aufweist: einen Körperabschnitt, welcher eine der Elektroden aufweist, welche elektrisch mit den Steckern verbunden sind; und einen Dummy-Abschnitt, welcher eine der Elektroden aufweist, welche elektrisch von den Steckern getrennt sind, wobei der Dummy-Abschnitt von dem Körperbereich horizontal beabstandet ist.
  • Der Körperabschnitt weist wenigstens einen Körper-Seitenwandabschnitt auf und der Dummy-Abschnitt weist einen ersten Dummy-Seitenwandabschnitt auf, welcher dem Körper-Seitenwandabschnitt zugewandt ist, wobei der Körper-Seitenwandabschnitt und der erste Dummy-Seitenwandabschnitt angeordnet sind, so dass sie Spiegelsymmetrie zueinander haben, und jeder des Körper-Seitenwandabschnitts und des ersten Dummy-Seitenwandabschnitts eine abgestufte Sektion hat.
  • Der Dummy-Abschnitt weist weiterhin einen zweiten Dummy-Seitenwandabschnitt auf, welcher dem ersten Dummy-Seitenwandabschnitt zugewandt ist, und der zweite Dummy-Seitenwandabschnitt ist kleiner als der erste Dummy-Seitenwandabschnitt hinsichtlich eines Winkels hinsichtlich einer Linie normal zu einer oberen Oberfläche des Substrats.
  • Der zweite Dummy-Seitenwandabschnitt hat eine abgestufte Sektion.
  • Der Dummy-Abschnitt weist mehrere eine der Elektroden auf, welche aufeinanderfolgend auf dem Substrat gestapelt sind.
  • Ein Beispiel zum besseren Verständnis der Erfindung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtung vor, wobei das Verfahren Folgendes aufweist: ein alternierendes Stapeln einer Mehrzahl von Elektrodenschichten und isolierenden Schichten, um einen Stapel zu bilden, wobei der Stapel einen ersten Bereich und einen zweiten Bereich hat, und der Stapel einen vertikalen Abstand einer Distanz zwischen einer oberen Oberfläche einer Elektrodenschicht und einer oberen Oberfläche einer anderen Elektrodenschicht benachbart zu der einen Elektrodenschicht hat; ein erstes Strukturieren des Stapels, wobei das erste Strukturieren ein Multi-Schicht-Ätzen wenigstens eines unter dem ersten und dem zweiten Bereich zu einer ersten Tiefe aufweist, welche wenigstens zweimal dem vertikalen Abstand ist; und ein zweites Strukturieren des Stapels, wobei das zweite Strukturieren ein Einzel-Schicht-Ätzen wenigstens eines anderen unter dem ersten und dem zweiten Bereich zu einer zweiten Tiefe aufweist, welche ungefähr gleich zu dem vertikalen Abstand ist, wobei eine Form eines ersten Profils des ersten Bereichs von einer Form eines zweiten Profils des zweiten Bereichs verschoben ist, wobei die Verschiebung ein Betrag gleich zu wenigstens dem vertikalen Abstand ist.
  • Die Form des ersten Profils und die Form des zweiten Profils können dieselbe sein.
  • Weiterhin kann bei dem ersten Strukturieren das Multi-Schicht-Ätzen einmal durchgeführt werden oder wiederholt auf mehreren Gebieten der ersten und zweiten Bereiche mit einer Maske oder Masken von unterschiedlichen Formen durchgeführt werden, so dass die erste und die zweite Profilform gestufte Formen haben.
  • Weiterhin kann das zweite Strukturieren ein Einzel-Schicht-Ätzen des zweiten Bereichs aufweisen.
  • In der einen Elektrodenschicht der Mehrzahl von Elektrodenschichten kann ein Verbindungsabschnitt und ein ausgerichteter Abschnitt enthalten sein, wobei der Verbindungsabschnitt an dem ersten Bereich angeordnet ist und mit einem leitfähigen Stecker verbunden ist, und der ausgerichtete Abschnitt an dem zweiten Bereich angeordnet ist und mit einem Verbindungsabschnitt einer anderen Elektrodenschicht, welche auf der einen Elektrodenschicht angeordnet ist, ausgerichtet ist.
  • Der Verbindungsabschnitt der anderen Elektrodenschicht kann über den ausgerichteten Abschnitt der einen Elektrodenschicht angeordnet sein, und der ausgerichtete Abschnitt der anderen Elektrodenschicht ist nicht über den Verbindungsabschnitt der einen Elektrodenschicht ausgerichtet.
  • Das erste Strukturieren kann vor dem zweiten Strukturieren durchgeführt werden.
  • Das zweite Strukturieren kann vor dem ersten Strukturieren durchgeführt werden.
  • Das Multi-Schicht-Ätzen der ersten und zweiten Bereiche kann ein erstes Multi-Schicht-Ätzen basierend auf einer ersten Maske sein, und das erste Strukturieren kann weiterhin ein zweites Multi-Schicht-Ätzen des ersten und zweiten Bereichs basierend auf einer zweiten Maske aufweisen, wobei die zweite Maske kleiner sein kann als die erste Maske.
  • Der erste Bereich und der zweite Bereich können an entgegengesetzten Enden des Stapels sein.
  • Der Stapel kann ein Ende und ein anderes Ende aufweisen, welche an entgegengesetzten Seiten des Stapels angeordnet sind, wobei der erste und der zweite Bereich an dem einen Ende des Stapels angeordnet sein können.
  • In einem Beispiel wird bei dem ersten Strukturieren das Multi-Schicht-Ätzen einmal auf dem zweiten Bereich in einer Maske durchgeführt.
  • Bei dem zweiten Strukturieren kann das Einzel-Schicht-Ätzen einmal durchgeführt werden oder wiederholt auf mehreren Gebieten des ersten und des zweiten Bereichs mit einer Maske oder mit Masken von unterschiedlichen Formen durchgeführt werden, so dass die erste und die zweite Profilform gestufte Formen haben.
  • Die eine Elektrodenschicht der Mehrzahl von Elektrodenschichten kann einen Verbindungsabschnitt und einen ausgerichteten Abschnitt aufweisen, wobei der Verbindungsabschnitt an dem ersten Bereich, welcher mit einem leitfähigen Stecker verbunden ist, angeordnet ist, und der ausgerichtete Abschnitt an dem zweiten Bereich angeordnet ist, welcher mit einem Verbindungsabschnitt einer anderen Elektrodenschicht, welche auf der einen Elektrodenschicht angeordnet ist, ausgerichtet ist.
  • Der Verbindungsabschnitt der anderen Elektrodenschicht kann über dem ausgerichteten Abschnitt der einen Elektrodenschicht angeordnet sein, und der ausgerichtete Abschnitt der anderen Elektrodenschicht mag nicht über dem Verbindungsabschnitt der einen Elektrodenschicht ausgerichtet sein.
  • Das erste Strukturieren kann vor dem zweiten Strukturieren durchgeführt werden.
  • Das zweite Strukturieren kann vor dem ersten Strukturieren durchgeführt werden.
  • Das Einzel-Schicht-Ätzen des ersten und des zweiten Bereichs kann ein erstes Einzel-Schicht-Ätzen basierend auf einer ersten Maske sein, und das zweite Strukturieren kann weiterhin ein zweites Einzel-Schicht-Ätzen des ersten und des zweiten Bereichs basierend auf einer zweiten Maske aufweisen, wobei die zweite Maske kleiner sein kann als die erste Maske.
  • Der erste und der zweite Bereich können an entgegengesetzten Enden des Stapels sein.
  • Das Multi-Schicht-Ätzen kann ein erstes Multi-Schicht-Ätzen sein, und das Verfahren kann weiterhin ein drittes Strukturieren aufweisen, wobei das dritte Strukturieren ein zweites Multi-Schicht-Ätzen des ersten und des zweiten Bereichs aufweist, wobei das zweite Multi-Schicht-Ätzen zu einer zweiten Tiefe ätzt, welche größer ist als die erste Distanz.
  • Das erste, das zweite und das dritte Strukturieren können in der vertikalen Richtung überlappen.
  • Ein anderes Beispiel zum besseren Verständnis der Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung auf, wobei das Verfahren Folgendes aufweist: ein alternierendes Stapeln einer Mehrzahl von Elektrodenschichten und isolierenden Schichten, um einen Stapel zu bilden, wobei der Stapel einen ersten Bereich an einer Seite des Stapels und einen zweiten Bereich an einer anderen Seite des Stapels hat; ein erstes Strukturieren der Mehrzahl von Elektroden- und isolierenden Schichten, wobei das erste Strukturieren ein wiederholtes Ätzen des ersten Bereichs aufweist, um ein erstes gestuftes Profil an dem ersten Bereich zu bilden; und ein zweites Strukturieren der Mehrzahl von Elektroden- und isolierenden Schichten, wobei das zweite Strukturieren ein wiederholtes Ätzen des zweiten Bereichs aufweist, um ein zweites gestuftes Profil zu bilden, welches niedriger ist als das erste gestufte Profil des ersten Bereichs; wobei das erste und das zweite Strukturieren ein Dummy-Muster zwischen dem ersten Bereich und dem zweiten Bereich bilden.
  • Eine Oberseite des Dummy-Musters bzw. der Dummy-Struktur und eine Oberseite des ersten gestuften Profilbereichs können auf einem selben Niveau sein.
  • Ein Beispiel zum besseren Verständnis der Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung auf, wobei das Verfahren Folgendes aufweist: ein alternierendes Stapeln einer Mehrzahl von Elektrodenschichten und isolierenden Schichten, um einen Stapel zu bilden, wobei der Stapel einen ersten Bereich und einen zweiten Bereich, welche an einem Ende des Stapels angeordnet sind, und einen vertikalen Abstand hat, wobei der vertikale Abstand eine Distanz zwischen oberen Oberflächen der einen Elektrodenschicht und einer benachbarten Elektrodenschicht ist; ein erstes Strukturieren der Mehrzahl von Elektroden- und isolierenden Schichten, wobei das erste Strukturieren ein Multi-Schicht-Ätzen an wenigstens einem aus dem ersten und dem zweiten Bereich zu einer ersten Tiefe aufweist, welche wenigstens zweimal dem vertikalen Abstand ist; und ein zweites Strukturieren der Mehrzahl von Elektroden- und isolierenden Schichten, wobei das zweite Strukturieren ein Einzel-Schicht-Ätzen wenigstens eines unter dem ersten und dem zweiten Bereich zu einer zweiten Tiefe aufweist, welche ungefähr gleich zu dem vertikalen Abstand ist, wobei ein erstes Profil eines geätzten Abschnitts des ersten Bereichs der Mehrzahl von Elektroden- und isolierenden Schichten von einem zweiten Profil eines geätzten Abschnitts des zweiten Bereichs der Mehrzahl von Elektroden- und isolierenden Schichten verschoben ist, wobei die Verschiebung ein Betrag gleich zu dem vertikalen Abstand ist, und wobei das erste Profil das zweite Profil in einer horizontalen Richtung überlappt.
  • Der Stapel kann das eine Ende und ein anderes Ende aufweisen, welche an entgegengesetzten Seiten des Stapels angeordnet sind, und wobei der erste und der zweite Bereich an dem einen Ende des Stapels und nicht an dem anderen Ende angeordnet sind.
  • Ein Verbindungsabschnitt einer Elektrodenschicht des ersten Profils kann zwischen zwei Verbindungsabschnitten von zwei Elektrodenschichten des zweiten Profils angeordnet sein.
  • Figurenliste
  • Beispielhafte Ausführungsformen werden deutlicher aus der folgenden kurzen Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden. Die beigefügten Zeichnungen repräsentieren nichtbeschränkende, beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
    • 1 ist eine perspektivische Ansicht, welche beispielhaft eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 2 ist ein schematisches Flussdiagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 3 ist eine Tabelle, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 4 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht.
    • 5 bis 8 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Beispiel, welches beispielhaft in 3 dargestellt ist, veranschaulichen.
    • 9 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht.
    • 10 und 11 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Beispiel, welches beispielhaft in 3 dargestellt ist, veranschaulichen.
    • 12 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht.
    • 13 bis 15 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Beispiel, welches beispielhaft in 3 dargestellt ist, veranschaulichen.
    • 16 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht.
    • 17 und 18 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Beispiel, welches beispielhaft in 3 dargestellt ist, veranschaulichen.
    • 19 ist eine Tabelle, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen veranschaulicht.
    • 20 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem fünften Beispiel, welches in 19 beispielhaft dargestellt ist, veranschaulicht.
    • 21 bis 24 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem fünften Beispiel, welches beispielhaft in 19 dargestellt ist, veranschaulichen.
    • 25 und 26 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer von Abwandlungen des fünften Beispiels, welches beispielhaft in 19 dargestellt ist, veranschaulichen.
    • 27 ist eine perspektivische Ansicht, welche beispielhaft einen Abschnitt einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen veranschaulicht.
    • 28 und 29 sind schematische Diagramme, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen veranschaulichen.
    • 30 ist ein schematisches Diagramm, welches beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zehnten Beispiel, welches in 19 beispielhaft dargestellt ist, veranschaulicht.
    • 31 ist ein Flussdiagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht.
    • 32 ist ein schematisches Diagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht.
    • 33 bis 37 sind schematische Diagramme, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Modifikationen bzw. Abwandlungen von noch anderen beispielhaften Ausführungsformen veranschaulicht.
    • 38 ist ein Flussdiagramm, welches beispielhaft Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht.
    • 39 bis 43 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulichen.
    • 44 ist eine vergrößerte Schnittansicht, welche einen Abschnitt der Halbleitervorrichtung der 43 veranschaulicht.
    • 45 und 46 sind schematische Schnittansichten, welche Abwandlungen der beispielhaften Ausführungsformen veranschaulichen, welche unter Bezugnahme auf die 39 bis 43 beschrieben sind.
    • 47 und 48 sind schematische Schnittansichten, welche beispielhaft Halbleitervorrichtungen gemäß anderen Abwandlungen von noch anderen beispielhaften Ausführungsformen veranschaulichen.
    • 49 bis 51 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß weiteren beispielhaften Ausführungsformen veranschaulichen.
    • 52 ist eine perspektivische Ansicht, welche einen Abschnitt einer Halbleitervorrichtung gemäß weiteren beispielhaften Ausführungsformen veranschaulicht.
    • 53 ist eine Schnittansicht, welche für einen Vergleich mit den beispielhaften Ausführungsformen vorgesehen ist, welche unter Bezugnahme auf die 49 bis 51 beschrieben sind.
    • 54 und 55 sind schematische Schnittansichten, welche abgestufte Strukturen jeweils gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts und einer Vergleichs-Ausführungsform veranschaulichen.
    • 56 und 57 sind Diagramme, welche vorgesehen sind, um jeweils technische Unterschiede zwischen Halbleitervorrichtungen gemäß der beispielhaften Ausführungsform des erfinderischen Konzepts und der Vergleichs-Ausführungsform zu erklären.
    • 58 und 59 sind Diagramme, welche vorgesehen sind, um strukturelle Merkmale einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen zu erklären.
    • 60 und 61 sind perspektivische Ansichten, welche beispielhaft dreidimensionale Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen.
    • 62 und 63 sind Schaltbilder, welche beispielhaft dreidimensionale Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen.
    • 64 und 65 sind schematische Blockschaltbilder, welche beispielhaft elektronische Vorrichtungen veranschaulichen, in welchen eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen vorgesehen ist.
  • Die 12 bis 18 und 37 bis 46 stellen, im Gegensatz zu Ausführungen der beanspruchten Erfindung, Beispiele dar, die zum besseren Verständnis der Erfindung dienen. Es sollte festgehalten werden, dass diese Figuren vorgesehen sind, um die allgemeinen Charakteristiken von Verfahren, eine Struktur und/oder Materialien, welche in bestimmten beispielhaften Ausführungsformen verwendet werden, zu veranschaulichen, und um die Beschreibung, welche untenstehend vorgesehen ist, zu ergänzen. Diese Zeichnungen sind jedoch nicht maßstabsgetreu und können nicht präzise die präzisen strukturellen oder Leistungsfähigkeits-Charakteristiken jeder gegebenen Ausführungsform reflektieren, und sie sollten nicht als den Bereich von Werten oder Eigenschaften definierend oder beschränkend interpretiert werden, welche durch beispielhafte Ausführungsformen erreicht werden. Beispielsweise können die relativen Dicken und Positionen von Molekülen, Schichten, Bereichen und/oder strukturellen Elementen verringert bzw. reduziert oder für die Klarheit übertrieben bzw. überhöht sein. Die Verwendung von ähnlichen oder identischen Bezugszeichen in den verschiedenen Zeichnungen ist vorgesehen, um die Anwesenheit eines ähnlichen oder identischen Elements oder Merkmals anzuzeigen.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Beispielhafte Ausführungsformen werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen beispielhafte Ausführungsformen gezeigt sind. In den Zeichnungen sind die Dicken von Schichten und Bereichen zur Klarheit überhöht. Gleiche Bezugszeichen in den Zeichnungen bezeichnen gleiche Elemente, und demnach wird deren Beschreibung ausgelassen werden.
  • Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „verbunden“ oder „gekoppelt“ mit einem anderen Element, es mit dem anderen Element direkt verbunden oder gekoppelt sein kann, oder dass dazwischenliegende Elemente gegenwärtig sein können. Im Gegensatz dazu sind, wenn auf ein Element Bezug genommen wird als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element, keine dazwischenliegenden Elemente vorhanden. Gleiche Zahlen zeigen durchgehend gleiche Elemente an. Wenn hierin verwendet schließt der Begriff „und/oder“ irgendeine und alle Kombinationen eines oder mehrerer der zugeordneten aufgelisteten Gegenstände ein. Andere Worte, die verwendet werden, um die Beziehung zwischen Elementen oder Schichten zu beschreiben, sollten in einer ähnlichen Art interpretiert werden (beispielsweise „zwischen“ gegenüber „direkt zwischen“, „auf“ gegenüber „direkt auf“, etc.).
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“, „dritter/dritte/drittes“ etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen durch diese Begriffe nicht beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente bzw. einen Bestandteil, einen Bereich, eine Schicht oder Sektion von einem anderen Element, einer anderen Komponente bzw. einem anderen Bestandteil, einem anderen Bereich, einer anderen Schicht oder Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente bzw. ein erster Bestandteil, ein erster Bereich, eine erste Schicht oder Sektion welche untenstehend diskutiert ist, als ein zweites Element, eine zweite Komponente bzw. ein zweiter Bestandteil, ein zweiter Bereich, eine zweite Schicht und/oder Sektion benannt werden, ohne von den Lehren von beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Begriffe wie beispielsweise „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) wie in den Figuren veranschaulicht zu beschreiben. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder im Betrieb zusätzlich zu den Orientierungen, welche in den Figuren abgebildet sind, zu enthalten. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen orientiert sein. Demnach kann der beispielhafte Begriff „unter“ sowohl eine Orientierung über als auch unter enthalten. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreibungen, welche hierin verwendet werden, werden demgemäß interpretiert.
  • Die Terminologie, welche hierin verwendet ist, ist nur zum Zweck des Beschreibens bestimmter Ausführungsformen und sie ist nicht vorgesehen, um für beispielhafte Ausführungsformen beschränkend zu sein. Wenn hierin verwendet sind die Singularformen „einer/eine/eines“ und „der/die/das“ vorgesehen, um ebenso die Pluralformen mit einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe „weist auf‟, „aufweisend“, „enthält“ und/oder enthaltend, wenn sie hierin verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.
  • Beispielhafte Ausführungsformen sind hierin unter Bezugnahme auf Querschnitts-Veranschaulichungen beschrieben, welche schematische Veranschaulichen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Als solches sind Variationen von den Formen der Veranschaulichung als ein Ergebnis beispielsweise von Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten beispielhafte Ausführungsformen nicht als auf die bestimmten Formen von Bereichen, welche hierin veranschaulicht sind, beschränkt betrachtet werden, sondern sie müssen Abweichungen in Formen einschließen, welche beispielsweise aus der Herstellung resultieren. Beispielsweise kann ein implantierter Bereich, welcher als ein Rechteck dargestellt ist, gerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentrationen an seinen Rändern eher als einen binären Wechsel von einem implantierten zu einem nichtimplantierten Bereich haben. Ähnlich kann ein vergrabener Bereich, welcher durch eine Implantation gebildet ist, zu einigen Implantationen in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche, durch welche die Implantation stattfindet, führen.
  • Solange nicht anderweitig definiert, haben alle Wortlaute bzw. Begriffe (einschließlich technischer und wissenschaftlicher Betreffe), welche hierin verwendet werden, dieselbe Bedeutung wie allgemein durch einen Fachmann auf dem Gebiet, zu dem diese beispielhaften Ausführungsformen gehören, verstanden wird. Es wird weiterhin verstanden werden, dass Wortlaute, wie diese, welche in gemeinhin verwendeten Wörterbüchern definiert sind, interpretiert werden sollten als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebietes ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, solange nicht ausdrücklich hierin so definiert.
  • 1 ist eine perspektivische Ansicht, welche beispielhaft eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • Bezug nehmend auf 1 kann eine Elektrodenstruktur auf einem Substrat 10 mit einem Verbindungsbereich und einem Array-Bereich RA vorgesehen sein. Beispielsweise kann der Verbindungsbereich einen ersten Bereich R1 und einen zweiten Bereich R2 aufweisen, welche an beiden Seiten des Array-Bereichs RA positioniert sind, beispielhafte Ausführungsformen können jedoch nicht hierauf beschränkt sein. Die Elektrodenstruktur kann eine Mehrzahl von Elektroden EL aufweisen, welche in einer sequentiellen Art und Weise gestapelt sind. Die Elektroden EL können aus einem leitfähigen Material (beispielsweise einer dotierten Halbleiterschicht oder einer metallischen Schicht) gebildet sein. In bestimmten beispielhaften Ausführungsformen können die Elektroden EL aus demselben Material gebildet sein.
  • Die Längen der Elektroden EL kann mit zunehmender Distanz von dem Substrat 10 abnehmen, d.h. kürzer werden. Weiterhin kann in einer Draufsicht eine der Elektroden EL innerhalb eines Bereiches angeordnet sein, welcher durch anderen Elektroden, welche darunter angeordnet sind, besetzt ist. Beispielsweise können die Elektroden angeordnet sein, so dass sie eine mehrschichtige Struktur bilden, welche einen abgestuften Abschnitt (abgestufte Abschnitte) hat, und eine der Elektroden EL kann wenigstens einen Endabschnitt aufweisen (hierin nachstehend wird hierauf Bezug genommen als ein „Verbindungsabschnitt CP“, d.h. Verbindungsabschnitt), welcher nicht durch eine andere Elektrode, welche darauf angeordnet ist, bedeckt ist. Wenn der Verbindungsabschnitt CP ein ausreichend großes Gebiet hat, kann der Verbindungsabschnitt CP als ein elektrischer Weg (hierin nachstehend wird hierauf Bezug genommen als „Kontaktbereich“) dienen, welcher es der entsprechenden Elektrode ermöglicht, elektrisch mit anderen Drähten verbunden zu werden.
  • Gemäß einigen Aspekten des erfinderischen Konzepts kann wenigstens eine der Elektroden EL einen Endabschnitt aufweisen (hierin nachstehend wird hierauf Bezug genommen als „ausgerichteter bzw. ausgefluchteter Abschnitt AP“), welcher eine Seitenoberfläche hat, welche zu derjenigen einer anderen Elektrode, welche darauf angeordnet ist, ausgerichtet ist. Beispielsweise kann ein Paar der Elektroden EL, die zueinander in einer vertikalen Richtung benachbart sind, Seitenwände haben, welche zu einer bestimmten vertikalen Ebene VS ausgerichtet sind, deren Normal-Richtung im Wesentlichen rechtwinklig zu einer oberen Oberfläche des Substrats 10 ist, oder koplanar miteinander.
  • In beispielhaften Ausführungsformen können beide Endabschnitte jeder der Elektroden EL konfiguriert sein, so dass sie die technischen Merkmale des Verbindungsabschnitts CP und des ausgerichteten Abschnitts AP, welche obenstehend beschrieben sind, haben. Beispielsweise kann ein Endabschnitt jeder Elektrode EL (beispielsweise der Verbindungsabschnitt CP) horizontal von einer anderen Elektrode, welche darauf angeordnet ist, hervorstehen, während ein entgegengesetzter Endabschnitt davon (beispielsweise der ausgerichtete Abschnitt AP) eine Seitenwand haben kann, welche koplanar mit oder ausgerichtet mit derjenigen der anderen Elektrode, welche darauf angeordnet ist, ist.
  • In einigen beispielhaften Ausführungsformen können, wie in 1 gezeigt ist, der Verbindungsabschnitt CP und der ausgerichtete Abschnitt AP auf dem ersten und dem zweiten Bereich R1 und R2 jeweils für geradzahlig nummerierte eine der Elektroden EL gebildet sein und auf dem zweiten und ersten Bereich R2 und R1 jeweils für ungeradzahlig nummerierte eine der Elektroden EL.
  • 2 ist ein schematisches Flussdiagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • Gemäß beispielhaften Ausführungsformen kann eine Bildung einer Halbleitervorrichtung einen Vorgang des Bildens eines Stapels von Elektroden aufweisen, und die Bildung des Elektrodenstapels kann einen Vorgang des Bildens einer abgestuften Verbindungsstruktur (beispielsweise in 1 gezeigt) aufweisen. Hierin nachstehend wird ein Vorgang des Bildens der abgestuften Verbindungsstruktur gemäß beispielhaften Ausführungsformen unter Bezugnahme auf 2 beschrieben werden.
  • Bezug nehmend auf 2 können horizontale Schichten sequentiell auf einem Substrat gestapelt werden, um einen Stapel (in S1) zu bilden. Eine Mehrzahl von Elektrodenschichten und isolierenden Schichten kann alternierend gestapelt werden, um einen Stapel zu bilden, wobei der Stapel einen ersten Bereich und einen zweiten Bereich hat, und wobei der Stapel einen vertikalen Abstand einer Distanz zwischen einer oberen Oberfläche einer Elektrodenschicht und einer oberen Oberfläche einer anderen Elektrodenschicht benachbart zu der einen Elektrodenschicht hat. In bestimmten Ausführungsformen können die Elektroden EL der 1 eine resultierende Struktur sein, welche durch ein Ätzen der horizontalen Schichten unter Verwendung eines Strukturierverfahrens, welches untenstehend beschrieben ist, erhalten werden. Beispielsweise können die horizontalen Schichten als die Elektroden EL verwendet werden. In anderen beispielhaften Ausführungsformen können die Elektroden EL der 1 durch ein Ätzen der horizontalen Schichten unter Verwendung eines Strukturierverfahrens, welches untenstehend beschrieben ist, ein selektives Entfernen der horizontalen Schichten, um leere Räume zu bilden, und dann ein Füllen der leeren Räume mit einer leitfähigen Schicht gebildet werden. Beispielsweise können die horizontalen Schichten als Opferschichten zum Bilden der leeren Räume dienen, in welchen die Elektroden EL vorgesehen werden werden.
  • Der Stapel kann strukturiert werden, so dass er eine abgestufte Verbindungsstruktur auf dem Verbindungsbereich des Substrats bildet (in S2). Während des Strukturierens des Stapels können ein selektiver Ätz-Schritt SE und ein gemeinsamer Ätz-Schritt CE wenigstens einmal durchgeführt werden. Hier kann der selektive Ätz-schritt SE durchgeführt werden, um lokal einen bestimmten Abschnitt des Verbindungsbereichs zu ätzen. Im Gegensatz dazu kann der gemeinsame Ätz-Schritt CE durchgeführt werden, um simultan einige Abschnitte des Verbindungsbereichs zu ätzen. In bestimmten Ausführungsformen kann der bestimmte Abschnitt, welcher dem selektiven Ätz-Schritt SE zugeordnet ist, in den verschiedenen Abschnitten enthalten sein, welche während des gemeinsamen Ätzschritts CE geätzt werden werden.
  • Während der Bildung der abgestuften Verbindungsstruktur können der selektive Ätz-Schritt SE und der gemeinsame Ätz-Schritt CE wenigstens einmal durchgeführt werden, und jeder von diesen kann in einer Einzel- oder Multi-Schicht-Ätz-Manier durchgeführt werden. In dem Fall der Einzel-Schicht-Ätz-Manier können der selektive oder gemeinsame Ätz-Schritt SE oder CE auf einem solchen Weg durchgeführt werden, dass ein geätzter Abschnitt dadurch eine zweite Tiefe hat, welche äquivalent zu einem vertikalen Abstand von jeder horizontalen Schicht ist, und in dem Fall der Multi-Schicht-Ätz-Manier können der selektive oder gemeinsame Ätz-Schritt SE oder CE zu einer ersten Tiefe auf einem solchen Weg durchgeführt werden, dass wenigstens zwei Schichten der horizontalen Schichten kontinuierlich geätzt werden können. Die abgestufte Verbindungsstruktur, beispielsweise die gestufte Profilform kann durch verschiedene Kombinationen der selektiven und gemeinsamen Ätz-Schritte SE und CE realisiert werden, und einige Beispiele von solchen Kombinationen werden detailliert unter Bezugnahme auf die 3 bis 52 beschrieben werden. Demnach ist eine Form eines ersten Profils des ersten Bereichs von einer Form eines zweiten Profils des zweiten Bereichs verschoben, wobei die Verschiebung ein Betrag gleich zu wenigstens dem vertikalen Abstand ist.
  • 3 ist eine Tabelle, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht.
  • Gemäß beispielhaften Ausführungsformen kann die Bildung der Verbindungsstruktur (in S2) einen ersten und einen zweiten Strukturierungsvorgang S21 und S22 aufweisen, welche voneinander hinsichtlich sowohl einer Ätz-Tiefe als auch eines Ätz-Bereiches differieren. Beispielsweise kann einer des ersten und des zweiten Strukturierungsvorganges S21 und S22 auf einem solchen Weg durchgeführt werden, dass eine Ätz-Tiefe davon wenigstens zweimal ein vertikaler Abstand der horizontalen Schicht ist, und der andere kann auf einem solchen Weg durchgeführt werden, dass eine Ätz-Tiefe davon ungefähr der vertikale Abstand der horizontalen Schicht ist. Hier kann sich der vertikale Abstand der horizontalen Schicht auf eine Differenz in der Höhe zwischen oberen Oberflächen von einer der horizontalen Schichten und anderen darauf platzierten oder darunter platzierten beziehen. In anderen Worten gesagt kann einer des ersten und des zweiten Strukturierungsvorgangs S21 und S22 in einer Multi-Schicht-Ätz-Manier durchgeführt werden, während der andere in in einer Einzel-Schicht-Ätz-Manier durchgeführt werden kann. Beispielsweise können der ersten und der zweite Strukturierungsvorgang S21 und S22 in der Multi- und Einzel-Schicht-Ätz-Manier jeweils für erste und vierte Beispiele durchgeführt werden, welche in 3 aufgezählt sind, und sie können in Einzel- und Multi-Schicht-Ätz-Manier jeweils für zweite und dritte Beispiele durchgeführt werden.
  • Hinsichtlich des Ätz-Bereichs kann einer des ersten und des zweiten Strukturierungsvorgangs S21 und S22 auf jedem Abschnitt des Verbindungsbereichs durchgeführt werden, und der andere kann auf einem bestimmten Abschnitt des Verbindungsbereichs durchgeführt werden. Beispielsweise kann einer des ersten und des zweiten Strukturierungsvorgangs S21 und S22 durchgeführt werden, um einige Abschnitte der horizontalen Schichten, welche auf allen der ersten und zweiten Bereiche R1 und R2 gebildet sind, zu ätzen oder in einer gemeinsamen Ätz-Manier, und der andere kann durchgeführt werden, um einen bestimmten Abschnitt der horizontalen Schichten, welche auf dem zweiten Bereich R2 positioniert sind, zu ätzen oder in einer selektiven Ätz-Manier. Zurückverweisend auf 3, kann in dem ersten und dem dritten Beispiel der erste Strukturierungsvorgang in der gemeinsamen Ätz-Manier durchgeführt werden, und der zweite Strukturierungsvorgang in der selektiven Ätz-Manier durchgeführt werden. Weiterhin kann in dem zweiten und dem vierten Beispiel der erste Strukturierungsvorgang in der selektiven Ätz-Manier durchgeführt werden, und der zweite Strukturierungsvorgang in der gemeinsamen Ätz-Manier durchgeführt werden.
  • In bestimmten Ausführungsformen kann der Strukturierungsvorgang, der auf der gemeinsamen Ätz-Manier basiert ist, zwei oder mehr Schritte des Ätzens der horizontalen Schichten auf sowohl dem ersten als auch dem zweiten Bereich R1 und R2 aufweisen, und der Strukturierungsvorgang, der auf der selektiven Ätz-Manier basiert ist, kann einen einzelnen Schritt des Ätzens der horizontalen Schichten auf dem zweiten Bereich aufweisen. Beispielsweise kann in dem ersten und dritten Beispiel in 3 der erste Strukturierungsvorgang S21 verschiedene Schritte des Ätzens der horizontalen Schichten in der gemeinsamen Ätz-Manier aufweisen, und der zweite Strukturierungsvorgang S22 kann einen einzelnen Schritt des Ätzens der horizontalen Schichten in der selektiven Ätz-Manier aufweisen.
  • Hierin nachstehend werden Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten bis vierten Beispiel der 3 beispielhaft unter Bezugnahme auf die 4 bis 18 beschrieben werden.
  • 4 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht, und die 5 bis 8 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Beispiel veranschaulichen, welches beispielhaft in 3 dargestellt ist.
  • Bezug nehmend auf die 3 bis 5 können horizontale Schichten 100 und zwischenliegende Isolierschichten 200 alternierend auf einem Substrat 10 gestapelt sein, um einen Stapel ST zu bilden (in S1). Das Substrat kann einen ersten Bereich R1 und einen zweiten Bereich R2 und einen Array-Bereich RA dazwischen aufweisen. Die horizontalen Schichten 100 können aus einem Material gebildet sein, welches eine Ätz-Selektivität hinsichtlich der zwischenliegenden Isolierschichten 200 hat. Beispielsweise können die zwischenliegenden Isolierschichten 200 aus einer Siliziumoxidschicht gebildet sein, während die horizontalen Schichten 100 wenigstens eines einer Siliziumnitridschicht, einer Siliziumoxynitridschicht, einer Polysiliziumschicht oder einer metallischen Schicht aufweisen können. In beispielhaften Ausführungsformen können die horizontalen Schichten 100 aus demselben Material gebildet sein.
  • Bezug nehmend auf die 3, 4 und 6 kann der erste Strukturierungsvorgang S21 auf dem Stapel ST durchgeführt werden. In dem vorliegenden Beispiel kann der erste Strukturierungsvorgang S21 eine Mehrzahl von Ätz-Schritten aufweisen, welche in der gemeinsamen Multi-Schicht-Ätz-Manier durchgeführt werden.
  • Beispielsweise kann der erste Strukturierungsvorgang S21 wenigstens zwei Ätz-Schritte aufweisen, von welchen jeder durchgeführt wird, um Abschnitte des Stapels ST, welcher auf dem ersten und dem zweiten Bereich R1 und R2 positioniert ist, zu derselben Ätz-Tiefe zu ätzen. Um die Ätz-Schritte in der gemeinsamen Ätz-Manier zu realisieren, können die Ätz-Schritte unter Verwendung der jeweiligen Ätz-Masken durchgeführt werden, welche sowohl den ersten als auch den zweiten Bereich R1 und R2 freilegen. Wie in 6 gezeigt ist, kann in bestimmten Ausführungsformen eine Ätz-Tiefe in jedem Ätz-Schritt ungefähr zweimal dem vertikalen Abstand der horizontalen Schichten 100 sein.
  • Indes kann in dem Fall, in dem der ersten Strukturierungsvorgang S21 eine Mehrzahl von Ätzschritten aufweist, welche in der gemeinsamen Ätz-Manier durchgeführt werden, eine einzelne Ätz-Maske gemeinsam für wenigstens aufeinanderfolgende zwei der Ätz-Schritte verwendet werden. Beispielsweise kann ein folgender einer des Ätz-Schrittes einen Schritt des Reduzierens oder Schrumpfens einer horizontalen Größe oder Breite einer ersten Ätz-Maske 201 aufweisen, welche in einem vorangehenden einen der Ätz-Schritte verwendet worden ist. Die verringerte bzw. reduzierte erste Ätz-Maske 201 kann als eine Ätz-Maske in dem folgenden Ätz-Schritt wiederverwendet werden. Die Wiederverwendung der Ätz-Maske kann technische Schwierigkeiten erleichtern, welche durch eine Fehlanordnung in einem nachfolgenden Vorgang verursacht werden, und sie kann die Anzahl eines teuren Photolithographie-Vorgangs verringern.
  • In dem Fall, in dem, wie in der vorliegenden Ausführungsform, der erste Strukturierungsvorgang S21 den Schritt des Schrumpfens einer Ätz-Maske aufweist, kann die Anzahl von Ätz-Schritten, welche anzuwenden sind, größer an äußeren Abschnitten des Stapels ST sein als an inneren Abschnitten davon. Demzufolge kann ein Abschnitt (können Abschnitte) des Stapels ST, welche(r) während des ersten Strukturierungsvorgangs S21 zu ätzen ist (sind) (hierin nachstehend wird hierauf Bezug genommen als erster geätzter Abschnitt E1) eine Ätz-Tiefe haben, welche mit einer zunehmenden Distanz von dem Array-Bereich RA zunimmt. Als ein Ergebnis können, wie in 6 gezeigt ist, der Stapel ST und der erste geätzte Abschnitte E1 gebildet werden, so dass sie abgestufte Strukturen, beispielsweise gestufte Profile, auf dem ersten und zweiten Bereich R1 und R2 haben.
  • Wie obenstehend beschrieben ist, können, da der erste Strukturierungsvorgang S21 in der gemeinsamen Ätz-Manier durchgeführt wird, zwei Abschnitte der ersten geätzten Abschnitte E1 des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, gebildet werden, so dass sie eine Spiegelsymmetrie hinsichtlich einander haben.
  • Bezug nehmend auf die 3, 4 und 7 kann der zweite Strukturierungsvorgang S22 auf dem Stapel ST durchgeführt werden. Gemäß dem vorliegenden Beispiel kann der zweite Strukturierungsvorgang S22 einen Ätz-Schritt aufweisen, welcher in der selektiven Einzel-Schicht-Ätz-Manier durchgeführt wird.
  • Beispielsweise kann der zweite Strukturierungsvorgang S22 einen Schritt des Ätzens eines Abschnitts des Stapels ST aufweisen, welcher auf dem zweiten Bereich R2 positioniert ist und zwar zu dem vertikalen Abstand P der horizontalen Schicht 100. Der zweite Strukturierungsvorgang S22 kann unter Verwendung einer zweiten Ätz-Maske 202 durchgeführt werden, welche gebildet werden kann, um den ersten Bereich R1 zu bedecken und um den zweiten Bereich R2 freizulegen. Die zweite Ätz-Maske 202 kann gebildet sein, so dass sie den ersten geätzten Abschnitt E1 auf den zweiten Bereich R2 und einen benachbarten Bereich davon freilegt, wie in 7 gezeigt ist.
  • Hierin nachstehend wird zum Zweck der Kürze auf den Abschnitt des Stapels ST, welcher durch den zweiten Strukturierungsvorgang S22 neu geätzt ist, Bezug genommen werden als ein „zweiter geätzter Abschnitt E2“. Gemäß der vorliegenden Ausführungsform kann, da der zweite Strukturierungsvorgang S22 in der selektiven Ätz-Manier durchgeführt wird, der zweite geätzte Abschnitt E2 lokal auf beispielsweise nur dem zweiten Bereich R2 gebildet werden. Demzufolge können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, die Spiegelsymmetrie hinsichtlich einander nicht länger haben.
  • Weiterhin können, da der zweite Strukturierungsvorgang S22 in der Einzel-Schicht-Ätz-Manier durchgeführt wird, zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, gebildet werden, so dass sie eine Höhendifferenz entsprechend dem vertikalen Abstand P der horizontalen Schicht 100 haben. Demzufolge können die horizontalen Schichten 100, welche den Stapel ST konstituieren, gebildet werden, so dass sie die stufenweise Verbindungsstruktur haben, welche unter Bezugnahme auf 1 beschrieben ist. Zusätzlich kann gemäß den oben beschriebenen Ausführungsformen jede der horizontalen Schichten 100 gebildet sein, so dass sie den Verbindungsabschnitt CP und den ausgerichteten Abschnitt AP hat.
  • Bezug nehmend auf die 3, 4 und 8 kann eine Verbindungsstruktur bzw. Zwischenverbindungsstruktur 300 auf der Struktur gebildet sein, auf welcher der zweite Strukturierungsvorgang S22 durchgeführt wurde (in S3). In einigen Ausführungsformen kann, wie in 8 gezeigt ist, die Zwischenverbindungsstruktur 300 Stecker 301, welche mit den Verbindungsabschnitten CP der horizontalen Schicht 100 jeweils verbunden sind, und Pads 302, Via- bzw. Durchkontaktierungs-Stecker 303 und eine metallische Leitung 304 aufweisen, welche elektrisch jeweils mit den Steckern 301 verbunden sein können, beispielhafte Ausführungsformen können jedoch nicht darauf beschränkt sein. Weiterhin kann vor der Bildung der Zwischenverbindungsstruktur 300 weiterhin eine Ätz-Stopp-Schicht 99 gebildet werden, so dass sie die resultierende Struktur bedeckt, auf welche der zweite Strukturierungsvorgang S22 angewandt bzw. durchgeführt wurde. In anderen Ausführungsformen kann ein isolierender Abstandshalter (nicht gezeigt) weiterhin an freiliegenden Seitenwänden der horizontalen Schichten 100 gebildet werden. Aufgrund der Anwesenheit des isolierenden Abstandshalters und/oder Ätz-Stopp-Schicht 99 ist es möglich, zu verhindern, dass ein unerwünschter elektrischer Weg zwischen der horizontalen Schicht 100 und dem Stecker 301 gebildet wird.
  • Gemäß den oben beschriebenen Beispielen kann eine Ätz-Tiefe in jedem Ätz-Schritt des ersten Strukturierungsvorgangs S21 zweimal der vertikale Abstand der horizontalen Schicht 100 (d.h. 2P) sein, während eine Ätz-Tiefe in dem zweiten Strukturierungsvorgang S22 der vertikale Abstand der horizontalen Schicht 100 (d.h. P) sein kann. In diesem Fall können, wie in 8 gezeigt ist, geradzahlig nummerierte eine der horizontalen Schichten 100 mit einem Abschnitt der Zwischenverbindungsstruktur 300 auf dem ersten Bereich verbunden sein, während ungeradzahlig nummerierte eine der horizontalen Schichten 100 mit einem anderen Abschnitt der Zwischenverbindungsstruktur 300 auf den zweiten Bereich R2 verbunden sein können.
  • 9 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht, und 10 und 11 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulichen.
  • Bezug nehmend auf die 3, 9 und 10 kann ein erster Strukturierungsvorgang S21 auf dem Stapel ST, welcher unter Bezugnahme auf 6 beschrieben ist, durchgeführt werden. In dem vorliegenden Beispiel kann der erste Strukturierungsvorgang S21 einen Ätz-Schritt aufweisen, welcher in der selektiven Einzel-Schicht-Ätz-Manier durchgeführt wird.
  • Beispielsweise kann der erste Strukturierungsvorgang S21 ein Ätzen eines Abschnitts des Stapels ST aufweisen, welcher auf dem zweiten Bereich R2 positioniert ist, und zwar zu dem vertikalen Abstand P der horizontalen Schicht 100. Der erste Strukturierungsvorgang S21 kann unter Verwendung der ersten Ätz-Maske 201 durchgeführt werden, welche gebildet sein kann, so dass sie den ersten Bereich R1 bedeckt und den zweiten Bereich R2 freilegt.
  • Da der erste Strukturierungsvorgang S21 in der selektiven Ätz-Manier durchgeführt wird, kann der erste geätzte Abschnitt E1 lokal auf dem zweiten Bereich R2 gebildet werden. Demzufolge können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, gebildet werden, so dass sie eine Höhendifferenz haben, welche dem vertikalen Abstand P der horizontalen Schicht 100 entspricht.
  • Bezug nehmend auf die 3, 9 und 11 kann ein zweiter Strukturierungsvorgang S22 auf dem Stapel ST durchgeführt werden. Gemäß dem vorliegenden Beispiel kann der zweite Strukturierungsvorgang S22 eine Mehrzahl von Ätz-Schritten aufweisen, von welchen jeder in der gemeinsamen Multi-Schicht-Ätz-Manier, welche voranstehend mit Bezugnahme auf 6 beschrieben ist, durchgeführt werden kann.
  • Als ein Ergebnis können der Stapel ST und der erste geätzte Abschnitt E1 gebildet werden, so dass sie abgestufte Strukturen auf dem ersten und dem zweiten Bereich R1 und R2 haben. Der erste Bereich R1 jedoch des Stapels ST kann eine abgestufte Struktur haben, welche durch den ersten Strukturierungsvorgang S21 gebildet wird und durch den ersten geätzten Abschnitt E1 abgegrenzt ist, während der zweite Bereich R2 des Stapels ST eine andere abgestufte Struktur haben kann, welche durch den ersten und den zweiten Strukturierungsvorgang S21 und S22 gebildet wird und welche durch den ersten und den zweiten geätzten Abschnitt E1 und E2 abgegrenzt ist. Demzufolge können geradzahlig nummerierte horizontale Schichten 100 gebildet werden, so dass die Verbindungsabschnitte CP auf dem ersten Bereich R1 und die ausgerichteten Abschnitte AP auf dem zweiten Bereich R2 haben, während nichtgeradzahlig nummerierte horizontale Schichten 100 gebildet werden können, so dass sie die Verbindungsabschnitte CP auf dem zweiten Bereich R2 und die ausgerichteten Abschnitte AP auf den ersten Bereich R1 haben.
  • Danach kann die Zwischenverbindungsstruktur 300 auf der Struktur, welche unter Bezugnahme auf 11 beschrieben ist, gebildet werden, und die resultierende Struktur kann dieselben strukturellen Merkmale wie diejenigen der 8 haben.
  • 12 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulicht, und die 13 bis 15 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Beispiel, welches in 3 beispielhaft dargestellt ist, veranschaulichen.
  • Bezug nehmend auf die 3, 12 und 13 kann ein erster Strukturierungsvorgang S21 auf dem Stapel ST durchgeführt werden. Gemäß dem vorliegenden Beispiel kann der erste Strukturierungsvorgang S21 eine Mehrzahl von Ätz-Schritten aufweisen, von welchen jeder in der gemeinsamen Einzel-Schicht-Ätz-Manier durchgeführt werden kann.
  • Beispielsweise kann der erste Strukturierungsvorgang S21 wenigstens zwei Ätz-Schritte aufweisen, von welchen jeder durchgeführt wird, so dass er Abschnitte des Stapels ST, welcher auf dem ersten und dem zweiten Bereich R1 und R2 positioniert ist, auf den vertikalen Abstand P der horizontalen Schichten 100 ätzt. Um die Ätz-Schritte in der gemeinsamen Ätz-Manier zu realisieren, können die Ätz-Schritte unter Verwendung ihrer jeweiligen Ätz-Maske, welche sowohl den ersten als auch den zweiten Bereich R1 und R2 freilegt, durchgeführt werden.
  • Indes kann in dem Fall, in dem der erste Strukturierungsvorgang S21 eine Mehrzahl von Ätz-Schritten aufweist, welche in der gemeinsamen Ätz-Manier durchgeführt werden, eine einzelne Ätz-Maske gemeinsam für wenigstens aufeinanderfolgende zwei der Ätz-Schritte verwendet werden. Beispielsweise kann ein folgender einer des Ätz-Schrittes einen Schritt des Reduzierens bzw. Verringerns oder Schrumpfens einer horizontalen Größe oder Breite einer ersten Ätz-Maske 201 aufweisen, welche in einem vorangehenden einen der Ätz-Schritte verwendet worden ist. Die reduzierte erste Ätz-Maske 201 kann als eine Ätz-Maske in dem folgenden Ätz-Schritt wiederverwendet werden. Die Wiederverwendung der Ätz-Maske kann technische Schwierigkeiten, welche durch eine Fehlanordnung in einem nachfolgenden Prozess verursacht werden, lindern und die Anzahl von teuren Photolithographie-Vorgängen verringern.
  • In dem Fall, in dem wie in der vorliegenden Ausführungsform der erste Strukturierungsvorgang S21 den Schritt des Schrumpfens einer Ätz-Maske aufweist, kann die Anzahl von Ätz-Schritten, welche anzuwenden sind, an äußeren Abschnitten des Stapels ST größer sein als an inneren Abschnitten davon. Demzufolge kann (können) Abschnitt(e) des Stapels ST, welche während des ersten Strukturierungsvorgangs S21 zu ätzen sind (hierin nachstehend wird hierauf Bezug genommen als erster geätzter Abschnitt E1) eine Ätz-Tiefe haben, welche mit einer zunehmenden Distanz von dem Array-Bereich RA zunimmt. Als ein Ergebnis, können, wie in 13 gezeigt ist, der Stapel ST und der erste geätzte Abschnitt E1 gebildet werden, so dass sie abgestufte Strukturen auf dem ersten und dem zweiten Bereich R1 und R2 haben.
  • Wie obenstehend beschrieben ist, können, da der erste Strukturierungsvorgang S21 in der gemeinsamen Ätz-Manier durchgeführt wird, zwei Abschnitte oder die ersten geätzten Abschnitte E1 des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, gebildet werden, so dass sie eine Spiegelsymmetrie hinsichtlich einander haben.
  • Bezug nehmend auf die 3, 12 und 14 kann ein zweiter Strukturierungsvorgang S22 auf dem Stapel ST durchgeführt werden. Gemäß dem vorliegenden Beispiel kann der zweite Strukturierungsvorgang S22 eine Ätz-Schritt aufweisen, welcher in der selektiven Multi-Schicht-Ätz-Manier durchgeführt wird.
  • Beispielsweise kann der zweite Strukturierungsvorgang S22 einen Schritt des Ätzens eines Abschnitts des Stapels ST aufweisen, welcher auf dem zweiten Bereich R2 positioniert ist, und zwar zu einer Ätz-Tiefe, welche einem Mehrfachen des vertikalen Abstands P der horizontalen Schicht 100 entspricht. In bestimmten Ausführungsformen kann die Ätz-Tiefe eine Hälfte einer Höhe des Stapels ST oder eine Hälfte der Gesamtstapelhöhe der horizontalen Schichten 100 sein. Der zweite Strukturierungsvorgang S22 kann durchgeführt werden unter Verwendung einer zweiten Ätz-Maske 202, welche gebildet sein kann, so dass sie den ersten Bereich R1 bedeckt und den zweiten Bereich R2 freilegt. Die zweite Ätz-Maske 202 kann gebildet sein, so dass sie den ersten geätzten Abschnitt E1 auf dem zweiten Bereich R2 und einen benachbarten Bereich davon freilegt, wie in 14 gezeigt ist.
  • Da der zweite Strukturierungsvorgang S22 in der selektiven Ätz-Manier durchgeführt wird, kann der zweite geätzte Abschnitt E2 lokal auf beispielsweise nur dem zweiten Bereich R2 gebildet werden. Demzufolge mögen bzw. können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, nicht länger die Spiegelsymmetrie hinsichtlich zueinander haben.
  • Bezug nehmend auf die 3, 12 und 15 kann eine Zwischenverbindungsstruktur 300 auf der Struktur gebildet werden, an welcher der zweite Strukturierungsvorgang S22 durchgeführt worden ist (in S3). Mit Ausnahme einer Differenz, welche auf die Länge der Stecker 301 bezogen ist, kann die Zwischenverbindungsstruktur 300 gebildet werden, so dass sie dieselben technischen Merkmale hat wie diejenigen Beispiele, welche unter Bezugnahme auf 8 beschrieben sind.
  • 16 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Beispiel, welches in 3 beispielhaft beschrieben ist, veranschaulicht, und die 17 und 18 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Beispiel, welches beispielhaft in 3 dargestellt ist, veranschaulichen.
  • Bezug nehmend auf die 3, 16 und 17 kann ein erster Strukturierungsvorgang S21 auf dem Stapel ST, welcher unter Bezugnahme auf 6 beschrieben ist, durchgeführt werden. In dem vorliegenden Beispiel kann der erste Strukturierungsvorgang S21 einen Ätz-Schritt aufweisen, welcher in der selektiven Multi-Schicht-Ätz-Manier durchgeführt wird.
  • Beispielsweise kann der erste Strukturierungsvorgang S21 einen Schritt des Ätzens eines Abschnitts des Stapels ST aufweisen, welcher auf dem zweiten Bereich R2 positioniert ist, und zwar zu einer Ätz-Tiefe, welche einem Mehrfachen des vertikalen Abstands P der horizontalen Schicht 100 entspricht. In bestimmten Ausführungsformen kann die Ätz-Tiefe eine Hälfte einer Höhe des Stapels ST oder eine Hälfte der Gesamt-Stapelhöhe der horizontalen Schichten 100 sein. Der erste Strukturierungsvorgang S21 kann unter Verwendung der ersten Ätz-Maske 201 durchgeführt werden, welche gebildet sein kann, so dass sie den ersten Bereich R1 bedeckt und den zweiten Bereich R2 freilegt, wie in 17 gezeigt ist.
  • Da der erste Strukturierungsvorgang S21 in der selektiven Ätz-Manier durchgeführt wird, kann der erste geätzte Abschnitt lokal auf dem zweiten Bereich R2 gebildet werden. Demzufolge können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, gebildet werden, so dass sie eine Höhendifferenz haben, welche einem Mehrfachen des vertikalen Abstands P der horizontalen Schicht 100 oder einer Hälfte der Höhe des Stapels ST entspricht.
  • Bezug nehmend auf die 3, 16 und 18 kann ein zweiter Strukturierungsvorgang S22 auf dem Stapel ST durchgeführt werden. Gemäß dem vorliegenden Beispiel kann der zweite Strukturierungsvorgang S22 eine Mehrzahl von Ätz-Schritten aufweisen, von welchen jeder in der gemeinsamen Einzel-Schicht-Ätz-Manier, welche voranstehend mit Bezugnahme auf 13 beschrieben wurde, durchgeführt werden kann.
  • Als ein Ergebnis können der Stapel ST und der erste geätzte Abschnitt E1 gebildet werden, so dass sie abgestufte Strukturen auf dem ersten und dem zweiten Bereich R1 und R2 haben. Der erste Bereich R1 des Stapels ST kann jedoch eine abgestufte Struktur haben, welche durch den zweiten Strukturierungsvorgang S22 gebildet wird und durch den zweiten geätzten Abschnitt E2 abgegrenzt ist, während der zweite Bereich R2 des Stapels ST eine andere abgestufte Struktur haben kann, welche durch den ersten und den zweiten Strukturierungsvorgang S21 und S22 gebildet wird und durch den ersten und den zweiten geätzten Abschnitt E1 und E2 abgegrenzt ist. Demzufolge kann eine obere Hälfte der horizontalen Schicht 100 gebildet sein, so dass sie die Verbindungsabschnitte CP auf dem ersten Bereich R1 und die ausgerichteten Abschnitten AP auf dem zweiten Bereich R2 haben, während eine untere Hälfte der horizontalen Schichten 100 gebildet sein kann, so dass sie die Verbindungsabschnitte CP auf dem zweiten Bereich R2 und die ausgerichteten Abschnitte AP auf dem ersten Bereich R1 hat.
  • Danach kann die Zwischenverbindungsstruktur 300 auf der Struktur, welche unter Bezugnahme auf 18 beschrieben ist, gebildet werden, und die resultierende Struktur kann dieselben strukturellen Merkmale wie diejenigen der 15 haben.
  • 19 ist eine Tabelle, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen veranschaulicht.
  • Gemäß anderen beispielhaften Ausführungsformen kann die Bildung der Verbindungsstruktur (in S2) einen ersten, einen zweiten und einen dritten Strukturierungsvorgang S21, S22 und S23 aufweisen. Einer des ersten bis dritten Strukturierungsvorgangs S21, S22 und S23 kann wenigstens einen Ätz-Schritt aufweisen, welcher in der gemeinsamen Einzel-Schicht-Ätz-Manier (hierin nachstehend wird hierauf Bezug genommen als „gemeinsamer Einzel-Schicht-Ätz-Schritt“ oder ein „gemeinsames Einzel-Schicht-Ätzen“) durchgeführt wird, ein anderer kann wenigstens einen Ätz-Schritt aufweisen, welcher in der selektiven Multi-Schicht-Ätz-Manier (hierin nachstehend wird hierauf Bezug genommen als ein „selektiver Multi-Schicht-Ätz-Schritt“ oder ein „selektives Multi-Schicht-Ätzen“) durchgeführt wird, und der andere kann wenigstens einen Ätz-Schritt aufweisen, welcher in der gemeinsamen Multi-Schicht-Ätz-Manier (hierin nachstehend wird hierauf Bezug genommen als „gemeinsamer Multi-Schicht-Ätz-Schritt“ oder ein „gemeinsames Multi-Schicht-Ätzen“) durchgeführt wird. Der gemeinsame Einzel-Schicht-Ätz-Schritt, der selektive Multi-Schicht-Ätz-Schicht und der gemeinsame Multi-Schicht-Ätz-Schritt können veränderlich kombiniert werden, um die stufenweisen Verbindungsstrukturen zu bilden. Beispielsweise kann das einfachste Beispiel solcher Kombinationen durch eines von einem fünften bis einem zehnten Beispiel, welche in 19 aufgezählt sind, realisiert werden.
  • Um ein Überlappen und eine Komplexität in der Beschreibung zu verringern, wird das fünfte Beispiel der 19 beispielhaft unter Bezugnahme auf die 20 bis 29 beschrieben werden. 20 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem fünften Beispiel, welches in den 19 und 21 bis 24 beispielhaft dargestellt ist, veranschaulicht, und die 21 bis 24 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem fünften Beispiel, welches in 19 beispielhaft dargestellt ist, veranschaulichen.
  • Bezug nehmend auf die 20 und 21 können die horizontalen Schichten 100 und die zwischenliegenden isolierenden Schichten 200 alternierend auf dem Substrat 10 gestapelt sein, um einen Stapel ST (in S1) zu bilden, und ein gemeinsames Einzel-Schicht-Ätzen S21 kann für den Stapel ST durchgeführt werden. Das gemeinsame Einzel-Schicht-Ätzen S21 kann durchgeführt werden, um erste geätzte Abschnitte E1, welche voneinander beabstandet sind, zu bilden. Das gemeinsame Einzel-Schicht-Ätzen S21 kann durchgeführt werden unter Verwendung einer Maske 211, welche gebildet sein kann, so dass sie sowohl den ersten als auch den zweiten Bereich R1 und R2 freilegt. Demzufolge können die ersten geätzten Abschnitte E1 gemeinsam auf dem ersten und dem zweiten Bereich R1 und R2 gebildet werden, und Ätz-Tiefen davon können äquivalent zu dem vertikalen Abstand der horizontalen Schicht 100 sein.
  • Bezug nehmend auf die 20 und 22 kann ein selektives Multi-Schicht-Ätzen S22 auf dem Stapel ST, welcher mit den ersten geätzten Abschnitten E1 vorgesehen ist, durchgeführt werden. Das selektive Multi-Schicht-Ätzen S22 kann unter Verwendung einer zweiten Maske 212, welche einen Abschnitt des ersten Bereichs R1 freilegt und den zweiten Bereich R2 und den Array-Bereich R1 als einer Ätz-Maske durchgeführt werden. Beispielsweise kann das selektive Multi-Schicht-Ätzen S22 ein Ätzen einiger der horizontalen Schichten 100 auf dem ersten Bereich R1 aufweisen. Demzufolge kann ein zweiter geätzter Abschnitt E2 lokal in dem Stapel ST auf dem ersten Bereich R1 positioniert gebildet werden. Der zweite geätzte Abschnitt E2 kann gebildet werden, so dass er eine Ätz-Tiefe hat, welche zweimal dem vertikalen Abstand der horizontalen Schicht 100 entspricht. Als das Ergebnis des selektiven Multi-Schicht-Ätzens S22 können der erste und der zweite Bereich R1 und R2 voneinander unterschiedliche Strukturen haben. Beispielsweise können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, nicht länger die Spiegelsymmetrie hinsichtlich zueinander haben.
  • Bezug nehmend auf die 20, 23 und 24 kann ein gemeinsames Multi-Schicht-Ätzen S23 auf dem Stapel ST durchgeführt werden, welcher mit dem zweiten geätzten Abschnitt E2 vorgesehen ist. Die gemeinsamen Multi-Schicht-Ätz-Schritte können jeweils erste und zweite gemeinsame Multi-Schicht-Ätz-Schritte aufweisen. Die ersten und zweiten gemeinsamen Multi-Schicht-Ätz-Schritte können jeweils unter Verwendung einer dritten Maske 213 und einer vierten Maske 214 als einer Ätz-Maske durchgeführt werden. Die dritte und vierte Maske 213 und 214 können gebildet sein, so dass sie Abschnitte des ersten und zweiten Bereichs R1 und R2 freilegen, und den Array-Bereich RA bedecken. Gemäß dem vorliegenden Beispiel kann die vierte Maske 214 gebildet sein, so dass sie eine Breite größer hat als diejenige der dritten Maske 213 oder einen Bereich, welcher mit der dritten Maske 213 bedeckt ist, vollständig bedeckt.
  • Als das Ergebnis des ersten und zweiten gemeinsamen Multi-Schicht-Ätz-Schrittes können ein dritter und ein vierter geätzter Abschnitt E3 und E4 auf jedem des ersten und zweiten Bereichs R1 und R2 gebildet werden. Jeder des dritten und vierten geätzten Abschnitts E3 und E4 kann gebildet werden, so dass er eine Ätz-Tiefe hat, welche viermal dem vertikalen Abstand P der horizontalen Schicht 100 entspricht.
  • Zusammenfassend können der erste bis vierte geätzte Abschnitt E1, E2, E3 und E4 auf dem ersten Bereich R1 gebildet werden, während der erste, dritte und vierte geätzte Abschnitt E1, E3 und E4 auf dem zweiten Bereich R2 gebildet werden können. Hier können der erste, dritte und vierte geätzte Abschnitt E1, E3 und E4 voneinander hinsichtlich der horizontalen Position oder eines Bereichs davon differieren. Aufgrund der Differenz zwischen den horizontalen Positionen des ersten, dritten und vierten geätzten Abschnitts E1, E3 und E4 kann der Stapel ST gebildet sein, so dass er abgestufte Strukturen hat, in welchen jede Schritthöhe bzw. Stufenhöhe ein Mehrfaches des vertikalen Abstands P der horizontalen Schicht 100 ist. Im Falle der Abwesenheit des zweiten geätzten Abschnitts E2 können zwei Abschnitte des Stapels ST des ersten und zweiten Bereichs R1 und R2 eine Spiegelsymmetrie hinsichtlich einander haben. Das spiegelsymmetrische Profil des Stapels ST jedoch kann durch die Anwesenheit des zweiten geätzten Abschnitts E2 gebrochen werden, welcher auf dem ersten Bereich R1 gebildet ist. Beispielsweise können einige der horizontalen Schichten 100 auf dem ersten Bereich R1 freiliegend sein, und die anderen können auf dem zweiten Bereich R2 freiliegend sein.
  • Die 25 und 26 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer von Abwandlungen des fünften Beispiels, welches in 19 beispielhaft veranschaulicht ist, veranschaulichen.
  • Wie in den 25 und 26 gezeigt ist, können die gemeinsamen Multi-Schicht-Ätz-Schritte einen ersten und einen zweiten gemeinsamen Multi-Schicht-Ätz-Schritt aufweisen, welcher jeweils unter Verwendung einer dritten Maske 223 und einer vierten Maske 224 als einer Ätz-Maske durchgeführt wird. Gemäß dem vorliegenden Beispiel kann die dritte Maske 223 gebildet sein, so dass sie eine Breite größer als diejenige der vierten Maske 224 hat oder einem Bereich, welcher mit der vierten Maske 224 bedeckt ist, vollständig bedeckt. Beispielsweise kann die vierte Maske 224 eine resultierende Struktur sein, welche aus dem oben beschriebenen Masken-Schrumpf-Schritt an der dritten Maske 223 erhalten wird. In diesem Fall kann der vierte geätzte Abschnitt E4 einen geätzten Abschnitt aufweisen, welcher zwischen dem dritten geätzten Abschnitt E3 und Seitenwänden des Stapels ST zwischenliegend angeordnet ist.
  • In anderen Worten gesagt kann, in dem Fall, in dem der gemeinsame Multi-Schicht-Ätz-Schritt eine Mehrzahl von Ätz-Schritten, welche in der gemeinsamen Ätz-Manier durchzuführen sind, aufweist, eine einzelne Ätz-Maske gemeinsam für wenigstens aufeinanderfolgende zwei der Ätz-Schritte verwendet werden. Beispielsweise kann ein folgender einer der Ätz-Schritte einen Schritt des Reduzierens oder Schrumpfens einer horizontalen Größe oder Breite der dritten Maske 223, welche in einem vorangehenden einen der Ätz-Schritte verwendet wurde, aufweisen. Die reduzierte dritte Maske 223 kann als die vierte Maske 224 in dem folgenden Ätz-Schritt wiederverwendet werden. Die Wiederverwendung der Ätz-Maske kann technische Schwierigkeiten, welche durch eine Fehlanordnung verursacht werden, bei einem nachfolgenden Vorgang erleichtern und die Anzahl von teuren Photolithographie-Vorgängen verringern.
  • 27 ist eine perspektivische Ansicht, welche erfindungsgemäß einen Abschnitt einer Halbleitervorrichtung veranschaulicht.
  • Erfindungsgemäß, wie in 27 gezeigt ist, ist jede von (4n+1)-ten und (4n+2)-ten einen der Elektroden EL gebildet, so dass sie den ausgerichteten Abschnitt und jeweils Verbindungsabschnitte AP und CP auf dem ersten und dem zweiten Bereich R1 und R2 hat, und jede von (4n+3)-ten und (4n+4)-ten einen der Elektroden EL können gebildet sein, so dass sie den Verbindungsabschnitt und die ausgerichteten Abschnitte CP und AP jeweils auf dem ersten und dem zweiten Bereich R1 und R2 haben, wobei n Null oder eine natürliche Zahl ist, welche in der Lage ist, eine Bedingung zu erfüllen, dass (4n+4) weniger sein sollte als die gesamte Schichtanzahl bzw. Stapelanzahl der horizontalen Schichten.
  • Die 28 und 29 sind schematische Diagramme, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen veranschaulichen.
  • Bezug nehmend auf die 28 und 29 kann die Bildung der Verbindungsstruktur ein Durchführen des gemeinsamen Einzel-Schicht-Ätzens S21 einmal zum Bilden des ersten geätzten Abschnitts E1, ein Durchführen des selektiven Multi-Schicht-Ätzens S22 einmal um den zweiten geätzten Abschnitt E2 zu bilden, und dann ein Durchführen des gemeinsamen Multi-Schicht-Ätzens S23 siebenmal, um einen dritten bis neunten geätzten Abschnitt E3, E4, E5, E6, E7, E8 und E9 zu bilden, aufweisen.
  • Das gemeinsame Multi-Schicht-Ätzen S23 kann unter Verwendung von zueinander unterschiedlichen Ätz-Masken durchgeführt werden. Beispielsweise kann jedes des gemeinsamen Multi-Schicht-Ätzens S23 unter Verwendung einer Ätz-Maske durchgeführt werden, deren Breite größer ist als diejenige, welche im vorangehenden Schritt benutzt wurde. In diesem Fall kann, wie in 28 gezeigt ist, jeder des dritten bis neunten geätzten Abschnitts E3 bis E9 unter einem vorangehend geätzten Abschnitt gebildet werden, und eine horizontale Position davon kann weiter und weiter weg von einer Mitte des Stapels ST sein, wenn das gemeinsame Multi-Schicht-Ätzen S23 voranschreitet. In abgewandelten Ausführungsformen kann wenigstens eines des gemeinsamen Multi-Schicht-Ätzens S23 unter Verwendung einer Ätz-Maske durchgeführt werden, deren Breite kleiner ist als derjenigen in dem vorangehenden Schritt. In diesem Fall können, wie in 29 gezeigt ist, einige (beispielsweise E4, E6 und E8) des dritten bis neunten geätzten Abschnitts E3 bis E9 benachbart zu der Mitte des Stapels ST gebildet werden, verglichen mit den vorangehend geätzten Abschnitten (beispielsweise E3, E5 und E7).
  • 30 ist ein schematisches Diagramm, welches beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem zehnten Beispiel, welches in 19 beispielhaft dargestellt ist, veranschaulicht. In dem zehnten Beispiel der 19 kann die Bildung der Verbindungsstruktur ein Durchführen des gemeinsamen Multi-Schicht-Ätzens S23 siebenmal, um den ersten bis siebten geätzten Abschnitt E1, E2, E3, E4, E5, E6 und E7 zu bilden, ein Durchführen des gemeinsamen Einzel-Schicht-Ätzens S21 einmal, um den achten geätzten Abschnitt E8 zu bilden, und dann ein Durchführen des selektiven Multi-Schicht-Ätzens S22 einmal, um den neunten geätzten Abschnitt E9 zu bilden, aufweisen. In anderen Worten gesagt kann das gemeinsame Multi-Schicht-Ätzen S23 vor dem gemeinsamen Einzel-Schicht-Ätz-Schritt S21 und dem selektiven Multi-Schicht-Ätzen S22 durchgeführt werden.
  • Gemäß den beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 28 bis 30 beschrieben sind, kann der Stapel ST gebildet werden, so dass er dieselbe abgestufte Struktur hat mit Ausnahme des Unterschieds in der Reihenfolge des Durchführens der Ätz-Schritte. Dies bedeutet, dass die Reihenfolge des Durchführens der Ätz-Schritte verschiedentlich angepasst werden kann, abhängig von Bedürfnissen des Entwicklers. In diesem Sinne können beispielhafte Ausführungsformen nicht auf die Beispiele, welche bereits beschrieben sind oder untenstehend zu beschreiben sind beschränkt werden, und sie können verschiedentlich basierend auf den oben beschriebenen Ausführungsformen abgewandelt werden.
  • 31 ist ein Flussdiagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht, und 32 ist ein schematisches Diagramm, welches Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht.
  • Bezug nehmend auf die 31 und 32 kann die Bildung der stufenweisen Verbindungsstruktur in der vorliegenden Ausführungsform ein Stapeln der horizontalen Schichten 100 aufweisen, um den Stapel ST zu bilden (in S1), ein sequentielles Durchführen eines ersten gemeinsamen Einzel-Schicht-Ätzens (in S21), eines zweiten gemeinsamen Einzel-Schicht-Ätz-Schritts (in S22), eines selektiven Multi-Schicht-Ätzens (in S23), und eines gemeinsames Multi-Schicht-Ätzens (in S24) für den Stapel ST und dann ein Bilden der Verbindungsstruktur bzw. ZwischenVerbindungsstruktur 300 auf der resultierenden Struktur (in S3).
  • Das erste gemeinsame Einzel-Schicht-Ätzen S21 kann durchgeführt werden, um erste geätzte Abschnitte E1, welche voneinander beabstandet sind, zu bilden. Die erste geätzten Abschnitte E1 können sowohl auf dem ersten als auch dem zweiten Bereich R1 und R2 gebildet werden, und weiterhin können sie gebildet werden, so dass sie eine alternierende Anordnung auf jedem des ersten und des zweiten Bereichs R1 und R2 haben. Beispielsweise können die ersten geätzten Abschnitte E1 gebildet werden, so dass sie einen Abstand von 3W und eine Breite von 2W haben. Die ersten geätzten Abschnitte E1 können eine Ätz-Tiefe haben, welche dem vertikalen Abstand der horizontalen Schicht 100 entspricht.
  • Das zweite gemeinsame Einzel-Schicht-Ätzen S22 kann durchgeführt werden, um zweite geätzte Abschnitte E2, welche voneinander beabstandet sind, zu bilden. Die zweiten geätzten Abschnitte E2 können auf sowohl dem ersten als auch dem zweiten Bereich R1 und R2 gebildet sein und weiterhin können sie gebildet sein, so dass sie eine alternierende Anordnung auf jedem des ersten und des zweiten Bereichs R1 und R2 ähnlich zu den ersten geätzten Abschnitten E1 haben. Die zweiten geätzten Abschnitte E2 können gebildet sein, so dass sie einen Abstand von 3W und eine Breite von 1 W haben. Die zweiten geätzten Abschnitte E2 können eine Ätz-Tiefe haben, welche dem vertikalen Abstand der horizontalen Schicht 100 entspricht.
  • Das selektive Multi-Schicht-Ätzen S23 kann durchgeführt werden, um dritte geätzte Abschnitte R3 lokal auf dem zweiten Bereich R2 zu bilden. Ähnlich zu der Ausführungsform, welche unter Bezugnahme auf 22 beschrieben ist, können die dritten geätzten Abschnitte R3 gebildet werden, so dass sie eine Ätz-Tiefe haben, welche zweimal dem vertikalen Abstand der horizontalen Schicht 100 entspricht. Als das Ergebnis des selektiven Multi-Schicht-Ätzens S23 können der erste und der zweite Bereich R1 und R2 voneinander unterschiedliche Strukturen haben. Beispielsweise können zwei Abschnitte des Stapels ST, welche auf dem ersten Bereich R1 und dem zweiten Bereich R2 positioniert sind, nicht länger die Spiegelsymmetrie hinsichtlich zueinander haben.
  • Das gemeinsame Multi-Schicht-Ätzen S24 kann an bzw. auf Strukturierungsabschnitte des Stapels ST, welche auf dem ersten und dem zweiten Beriech R1 und R2 platziert sind, durchgeführt werden. In beispielhaften Ausführungsformen kann, wie in 32 gezeigt ist, das gemeinsame Multi-Schicht-Ätzen S24 mehrmals während der Bildung der Verbindungsstruktur durchgeführt werden, und jedes gemeinsame Multi-Schicht-Ätzen S24 kann unter Verwendung von Ätzmasken mit voneinander unterschiedlichen Breiten durchgeführt werden. Demzufolge können die geätzten Abschnitte E4, E5 und E6 durch das gemeinsame Multi-Schicht-Ätzen S24 auf verschiedenen Niveaus voneinander gebildet werden, um die stufenweise Struktur des Stapels ST zu definieren.
  • Die Bildung der Verbindungsstruktur 300 (in S3) kann im Wesentlichen auf dieselbe Art und Weise durchgeführt werden wie diejenige der Ausführungsform, welche unter Bezugnahme auf 8 beschrieben ist.
  • Der Stapel ST kann eine Mehrzahl von stufenähnlichen Bereichen, beispielsweise gestuften Bereichen, aufweisen, welche auf dem ersten und dem zweiten Bereich R1 und R2 gebildet sein können, um eine elektrische Verbindung zwischen dem Stapel ST und der Verbindungsstruktur 300 zu ermöglichen. Gemäß den obigen Ausführungsformen, welche unter Bezugnahme auf die 31 und 32 beschrieben sind, kann jeder der stufenähnlichen Bereiche durch drei horizontale Schichten 100, welche in einer nacheinander folgenden Art und Weise gestapelt sind, konstituiert sein. In den vorangehenden Beispielen kann jeder der stufenähnlichen Bereiche durch eine oder zwei horizontale Schichten 100, welche in der nacheinander folgenden Art und Weise gestapelt sind, konstituiert sein. Dies bedeutet, dass es keinen Grund dafür gibt, dass jeder der stufenähnlichen Bereiche eine bestimmte vertikale Dicke haben sollte oder auf die Anzahl der horizontalen Schichten beschränkt sein sollte. Beispielsweise kann, wie beispielhaft unter Bezugnahme auf die 31 und 32 beschrieben ist, eine bestimmte Dicke jedes stufenähnlichen Bereiches verschiedentlich abhängig von einem Bedürfnis eines Entwicklers angepasst werden. Beispielsweise kann die Anzahl von Schichten, welche jeden stufenähnlichen Bereich konstituieren, wenigstens eine von 2 bis 16 sein.
  • Die 33 bis 37 sind schematische Diagramme, welche Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Abwandlungen von noch anderen beispielhaften Ausführungsformen veranschaulichen. Beispielsweise zeigen die 33 bis 37 Beispiele, welche von der Ausführungsform, welche vorangehend unter Bezugnahme auf die 31 bis 32 beschrieben ist, abgewandelt werden können. Obwohl zum Zweck der Kürze eine wiederholte Beschreibung ausgelassen werden wird, können methodische und strukturelle Merkmale, welche hier zu beschreiben sind, auf andere Ausführungsformen des erfinderischen Konzepts angewandt werden, welche bereits beschrieben sind oder untenstehend in derselben oder einer ähnlichen Art und Weise zu beschreiben sind. Zusätzlich werden zum Zweck der Kürze die Elemente und Merkmale dieses Beispiels, welche ähnlich zu denjenigen sind, welche vorangehend gezeigt und beschrieben wurden, nicht in viel weiteren Details beschrieben werden.
  • Die Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, kann abgewandelt werden, um den selektiven Multi-Schicht-Ätz-Schritt zwischen den gemeinsamen Multi-Schicht-Ätz-Schritten durchzuführen. Beispielsweise kann, wie in 33 gezeigt ist, der selektive Multi-Schicht-Ätz-Schritt nach dem ersten und zweiten gemeinsamen Ätz-Schritt und dem gemeinsamen Multi-Ätz-Schritt durchgeführt werden, um einen vierten geätzten Abschnitt E4 zu bilden, welcher eine Ätz-Tiefe hat, welche zweimal dem vertikalen Abstand der horizontalen Schicht 100 entspricht. Danach kann der Stapel ST weiter in der gemeinsamen Multi-Schicht-Ätz-Manier strukturiert werden. In der vorliegenden Ausführungsform können der erste und der zweite gemeinsame Einzel-Schicht-Ätz-Schritt, der selektive Multi-Schicht-Ätz-Schritt und die gemeinsamen Multi-Schicht-Ätz-Schritte in der im Wesentlichen selben Art und Weise durchgeführt werden wie diejenigen der Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist. Für all dies muss die letztendliche Struktur des Stapels ST keinen Unterschied zwischen den beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 32 und 33 beschrieben sind haben. Dies bedeutet, dass es möglich ist, dieselbe abgestufte Struktur zu bilden, unabhängig von Änderungen in der Vorgangsreihenfolge oder in der Reihenfolge des Durchführens des selektiven Multi-Schicht-Ätz-Schritts.
  • Die Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, kann abgewandelt werden, um den selektiven Multi-Schicht-Ätz-Schritt vor dem ersten und dem zweiten gemeinsamen Einzel-Schritt-Ätz-Schritt durchzuführen. Beispielsweise kann als das Ergebnis des selektiven Multi-Schicht-Ätz-Schritts ein vierter geätzter Abschnitt E4 an dem obersten Bereich des Stapels ST gebildet werden, so dass er eine Ätz-Tiefe hat, welche zweimal dem vertikalen Abstand der horizontalen Schicht 100 entspricht, wie in 34 gezeigt ist. Danach kann der gemeinsame Multi-Schicht-Ätz-Schritt mehrere Male für den Stapel ST durchgeführt werden. In der vorliegenden Ausführungsform können der erste und zweite gemeinsame Einzel-Schicht-Ätz-Schritt, der selektive Multi-Schicht-Ätz-Schritt und die gemeinsamen Multi-Schicht-Ätz-Schritte in der im Wesentlichen gleichen Art und Weise wie diejenigen der Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, durchgeführt werden. Für all dies muss die finale bzw. letztendliche Struktur des Stapels ST keinen Unterschied zwischen den beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 32 und 34 beschrieben sind, haben. Dies bedeutet, dass, wie mit Bezugnahme auf 33 beschrieben ist, es möglich ist, dieselbe abgestufte Struktur zu bilden, unabhängig von Änderungen in der Vorgangsreihenfolge oder in der Reihenfolge des Durchführens des selektiven Multi-Schicht-Ätz-Schritts.
  • Die Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, kann abgewandelt werden, um einen der gemeinsamen Multi-Schicht-Ätz-Schritte vor dem ersten und dem zweiten gemeinsamen Einzel-Schicht-Ätz-Schritt durchzuführen. Beispielsweise kann als das Ergebnis des gemeinsamen Multi-Schicht-Ätz-Schrittes ein erster geätzter Abschnitt E1 an dem obersten Bereich des Stapels ST gebildet werden, so dass er eine Ätz-Tiefe hat, welche sechsmal dem vertikalen Abstand der horizontalen Schicht 100 entspricht, wie in 35 gezeigt ist. Danach können der erste und zweite gemeinsame Einzel-Schicht-Ätz-Schritt, der selektive Multi-Schicht-Ätz-Schritt und die gemeinsamen Multi-Schicht-Ätz-Schritte sequentiell an dem Stapel ST in der im Wesentlichen gleichen Art und Weise wie derjenigen der Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, durchgeführt werden. Für all dies muss die letztendliche Struktur des Stapels ST keinen Unterschied zwischen den beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 32 und 35 beschrieben sind, haben. Dies bedeutet, dass, wie unter Bezugnahme auf 33 und 34 beschrieben ist, es möglich ist, dieselbe abgestufte Struktur zu bilden, unabhängig von Änderungen in der Vorgangsreihenfolge oder in der Reihenfolge des Durchführens des selektiven Multi-Schicht-Ätz-Schrittes.
  • Verglichen mit der Ausführungsform, welche unter Bezugnahme auf 35 beschrieben ist, kann wenigstens einer der gemeinsamen Multi-Schicht-Ätz-Schritte abgewandelt werden, um eine Änderung in einem Ätz-Bereich davon zu tätigen. Beispielsweise können die Ätz-Masken, welche verwendet werden, um den ersten und sechsten geätzten Abschnitt E1 und E6 in 35 zu bilden, miteinander ausgetauscht werden, wie in 36 gezeigt ist. Auch in diesem Fall jedoch kann der Stapel ST dieselbe Struktur haben wie diejenige der beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 32 bis 35 beschrieben sind, wie in 36 gezeigt ist. Dies bedeutet, dass es möglich ist, dieselbe abgestufte Struktur zu bilden, unabhängig von Änderungen in der Reihenfolge des Durchführens des gemeinsamen Multi-Schicht-Ätz-Schrittes.
  • Die Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, kann mit einer (beispielsweise derjenigen von 17) der oben beschriebenen anderen Ausführungsformen kombiniert werden, um den abgestuften Verbindungsbereich zu bilden. Beispielsweise können, wie beispielhaft in 37 gezeigt ist, ein selektiver Multi-Schicht-Ätz-Schritt, ein erster gemeinsamer Einzel-Schicht-Ätz-Schritt, ein zweiter gemeinsamer Einzel-Schicht-Ätz-Schritt und eine Mehrzahl von gemeinsamen Multi-Schicht-Ätz-Schritten sequentiell durchgeführt werden, um die stufenweise Struktur des Stapels ST zu bilden. Die gemeinsamen Multi-Schicht-Ätz-Schritte können durchgeführt werden, um jeweils einen vierten bis sechsten geätzten Abschnitt E4, E5 und E6 zu bilden, wovon jeder eine Ätz-Tiefe hat, welche dreimal dem vertikalen Abstand der horizontalen Schicht 100 entspricht. Der erste und der zweite gemeinsame Einzel-Schicht-Ätz-Schritt können in der im Wesentlichen selben Art und Weise wie diejenigen der Ausführungsform, welche unter Bezugnahme auf 32 beschrieben ist, durchgeführt werden. Solch eine Kombination der beispielhaften Ausführungsformen muss nicht auf die in dem Verfahren, welches beispielhaft in 37 gezeigt ist, beschränkt sein, und kann in derselben oder ähnlichen Art und Weise auf andere Ausführungsformen des erfinderischen Konzepts, welche bereits beschrieben sind oder untenstehend zu beschreiben sind, angewandt werden.
  • 38 ist ein Flussdiagramm, welches beispielhaft Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulicht. Die 39 bis 43 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen beispielhaften Ausführungsformen veranschaulichen. Zum Zweck der Kürze werden die Argumente und Merkmale dieses Beispiels, welche ähnlich zu denjenigen sind, welche vorangehend gezeigt und beschrieben sind, nicht in viel weiterem Detail beschrieben werden. Weiterhin können methodische und strukuturelle Merkmale, welche hier zu beschreiben sind, auf andere Ausführungsformen des erfinderischen Konzepts, welche bereits beschrieben oder untenstehend so beschrieben sind, in derselben oder in einer ähnlichen Art und Weis angewandt werden.
  • Bezug nehmend auf die 38 und 39 kann in der vorliegenden Ausführungsform das Substrat 10 einen ersten, einen zweiten und einen dritten Bereich D1, D2 und D3, welche voneinander beabstandet sind, aufweisen. Die horizontalen Schichten 100 und die zwischenliegend angeordneten Isolierschichten 200 können alternierend auf dem Substrat 10 gestapelt sein, um einen Stapel ST zu bilden (in S1), und ein erstes Multi-Schicht-Ätzen S21 kann an dem Stapel ST durchgeführt werden. Das erste Multi-Schicht-Ätzen S21 kann ein anisotropes Ätzen des Stapels ST unter Verwendung einer ersten Ätz-Maske 241 aufweisen, welche den zweiten und den dritten Bereich D2 und D3 freilegt. Demzufolge kann ein erster geätzter Abschnitt E1 in einem Abschnitt des Stapels ST gebildet werden, welcher an einem Bereich platziert ist, welcher den zweiten und den dritten Bereich D2 und D3 einschließt.
  • Bezug nehmend auf die 38 und 40 kann ein zweites Multi-Schicht-Ätzen S22 auf dem Stapel ST durchgeführt werden. Das zweite Multi-Schicht-Ätzen S22 kann ein anisotropes Ätzen des Stapels ST unter Verwendung einer zweiten Ätz-Maske 242 aufweisen, welche den dritten Bereich D3 freilegt. Demzufolge kann ein zweiter geätzter Abschnitt E2 in einem Abschnitt des Stapels ST gebildet werden, welcher auf einem Bereich platziert ist, welcher den dritten Bereich D3 einschließt. In beispielhaften Ausführungsformen können der erste und der zweite geätzte Abschnitt E1 und E2 dieselbe Tiefe wie jeweils der andere haben, beispielhafte Ausführungsformen können jedoch nicht hierauf beschränkt sein.
  • Bezug nehmend auf die 38 und 41 kann eine dritte Ätz-Maske 243 auf dem Stapel ST gebildet werden, an welchem das zweite Multi-Schicht-Ätzen S22 durchgeführt wurde. Die dritte Ätz-Maske 243 kann gebildet sein, so dass sie Öffnungen OP hat, von welchen jede teilweise den entsprechenden einen des ersten bis dritten Bereichs D1, D2 und D3 freilegt.
  • Bezug nehmend auf die 38 und 42 kann ein gemeinsames Einzel-Schicht-Ätzen S21 mehrere Male an dem Stapel ST durchgeführt werden. In beispielhaften Ausführungsformen kann die dritte Ätz-Maske 243 gemeinsam für das gemeinsame Einzel-Schicht-Ätzen S21 verwendet werden. Während der gemeinsamen Einzel-Schicht-Ätz-Schritte S21 können die oben beschriebenen Masken-Schrumpf-Schritte an der dritten Ätz-Maske 243 durchgeführt werden. Demzufolge kann, wenn das gemeinsame Einzel-Schicht-Ätzen S21 voranschreitet, ein geätzter Abschnitt des Stapels ST breiter und breiter werden, wodurch dritte geätzte Abschnitte E3 gebildet werden, welche jeweils auf dem ersten bis dritten Bereich D1, D2 und D3 vorgesehen sind, und von welchen jeder eine nach unten gerichtet verjüngende bzw. konische vertikale Sektion hat.
  • Bezug nehmend auf die 38 und 43 kann eine erste zwischenliegende Isolier-Schicht 251 gebildet werden, um den ersten bis dritten geätzten Abschnitt E3 zu füllen. Die erste zwischenliegende Isolierschicht 251 kann eine im Wesentlichen flache obere Oberfläche haben, welche durch einen Planarisierungsvorgang (beispielsweise einen chemisch-mechanischen Poliervorgang) gebildet ist. Danach kann die zweite zwischenliegende Isolierschicht 252 gebildet werden, und die Stecker 301 können durch die zweite und die erste zwischenliegende Isolierschicht 252 und 251 hindurch gebildet werden. In beispielhaften Ausführungsformen kann, wie obenstehend beschrieben ist, vor der Bildung der Stecker 301 ein Ersetzungsvorgang durchgeführt werden, um die horizontalen Schichten 100 durch ein leitfähiges Material (beispielsweise ein ein Metall enthaltendes Material) zu ersetzen.
  • Gemäß den oben beschriebenen Ausführungsformen können ein erster und ein zweiter Dummy-Bereich DR1 und DR2 zwischen dem ersten und dem zweiten Bereich D1 und D2 und zwischen dem zweiten und dem dritten Bereich D2 und D3 platziert sein, und Dummy-Muster DP können jeweils auf dem ersten und zweiten Dummy-Bereich DR1 und DR2 gebildet sein. Wie in 44 gezeigt ist, kann jedes der Dummy-Muster DP eine erste Seitenoberfläche SS1, welche durch das gemeinsame Einzel-Schicht-Ätzen S23 definiert ist, und eine zweite Seitenoberfläche SS2, welche durch das erste oder zweite Multi-Schicht-Ätzen S21 und S22 definiert ist, aufweisen. Beispielsweise können die erste Seitenoberfläche und die abgestufte Verbindungsstruktur Seitenoberflächen jedes dritten geätzten Abschnitts E3 sein, welche einander zugewandt sind. Demzufolge kann die erste Seitenoberfläche SS1 gebildet sein, so dass sie ein Schnittprofil hat, welches spiegelsymmetrisch hinsichtlich der abgestuften Verbindungsstruktur jedes des ersten bis dritten Bereichs D1, D2 und D3 ist.
  • Im Gegensatz dazu kann, da die zweite Seitenoberfläche SS2 durch das erste oder zweite Multi-Schicht-Ätzen S21 oder S22 definiert ist, sie ein Schnittprofil unterschiedlich von demjenigen der ersten Seitenoberfläche SS1 haben. Beispielsweise kann die erste Seitenoberfläche SS1 gebildet sein, so dass sie einen ersten Winkel A1 hat, und die zweite Seitenoberfläche SS2 kann gebildet sein, so dass sie einen zweiten Winkel A2 unterschiedlich von dem ersten Winkel A1 hat. In beispielhaften Ausführungsformen kann der zweite Winkel A2 von ungefähr 0 Grad bis ungefähr 45 Grad reichen.
  • In beispielhaften Ausführungsformen kann eines des ersten und des zweiten Multi-Schicht-Ätzens S21 und S22 eine Mehrzahl von Multi-Schicht-Ätz-Schritten aufweisen, welche nacheinander unter Verwendung des Masken-Schrumpf-Schrittes durchgeführt werden. In diesem Fall kann, wie in 44 gezeigt ist, die zweite Seitenoberfläche SS2 gebildet sein, so dass sie eine abgestufte Sektion bzw. einen abgestuften Schnitt hat, und der zweite Winkel A2 kann größer als 0 Grad sein. In dem Fall, in dem die zweite Seitenoberfläche SS2 des Dummy-Musters DP die geneigte bzw. schräge Seitenoberfläche hat, ist es möglich, ein Ausdünnen der zweiten oder dritten Ätz-Maske 242 oder 243 und Vorgangsfehler, welche durch das Ausdünnen verursacht werden, zu verhindern.
  • Aufgrund der Anwesenheit der Dummy-Muster DP ist es möglich, zu verhindern, dass eine Höhe des Stapels ST sich plötzlich in der Nähe eines Randes des Stapels ST ändert. Dies verbessert ein Ablagerungsprofil der ersten oder zweiten zwischenliegenden Isolierschicht 251 oder 252. Weiterhin können die Dummy-Muster DP verhindern, dass die Randabschnitte des Stapels ST während des Planarisierungsvorgangs auf der ersten zwischenliegenden Isolierschicht 251 beschädigt werden.
  • Die 45 und 46 sind schematische Schnittansichten, welche Abwandlungen der beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 39 bis 43 beschrieben sind, veranschaulichen.
  • Gemäß den beispielhaften Ausführungsformen, welche unter Bezugnahme auf die 39 bis 43 beschrieben sind, kann die abgestufte Verbindungsstruktur an einer Seite des Array-Bereichs RA gebildet sein. Die Ausführungsform, welche mit Bezugnahme auf die 39 bis 43 beschrieben ist, kann jedoch auf einem solchen Wege abgewandelt werden, dass die abgestuften Verbindungsstrukturen an beiden Seiten des Array-Bereichs RA gebildet werden.
  • Der Stapel ST kann einen ersten bis vierten Verbindungsbereich D1, D2, D3 und D4 aufweisen, welche die abgestufte Struktur, welche mit den Steckern 301 zu verbinden ist, konstituieren. Hier können der erste bis vierte Verbindungsbereich D1, D2, D3 und D4 vertikale Positionen haben, welche in der gelisteten Reihenfolge erhöht sind. In diesem Fall können einige des ersten bis vierten Verbindungsbereichs D1, D2, D3 und D4 an einer Seite des Array-Bereichs RA (beispielsweise dem ersten Bereich R1) und die anderen an einer anderen Seite des Array-Bereichs RA (beispielsweise dem zweiten Bereich R2) gebildet sein.
  • Gemäß der Ausführungsform, welche in 45 gezeigt ist, können der zweite und der vierte Verbindungsbereich D2 und D4 auf dem ersten Bereich R1 gebildet sein, und der erste und dritte Verbindungsbereich D1 und D3 können auf dem zweiten Bereich D2 gebildet sein. In bestimmten Ausführungsformen kann ein Raum H zwischen dem zweiten und vierten Verbindungsbereich D2 und D4 oder zwischen dem ersten und dritten Verbindungsbereich D1 und D3 im Wesentlichen äquivalent zu einer Dicke eines der Verbindungsbereiche, welche dazwischen positioniert sind, sein.
  • Gemäß der Ausführungsform, welche in 46 gezeigt ist, können der erste und der zweite Verbindungsbereich D1 und D2 auf dem ersten Bereich R1 gebildet sein, und der dritte und vierte Verbindungsbereich D3 und D4 können auf dem zweiten Bereich D2 gebildet sein.
  • Die 47 und 48 sind schematische Schnittansichten, welche beispielhaft Halbleitervorrichtungen gemäß anderen Abwandlungen von noch anderen beispielhaften Ausführungsformen veranschaulichen. Zum Zweck der Kürze werden die Elemente und Merkmale dieses Beispiels, welche ähnlich zu denjenigen sind, welche vorangehend gezeigt und beschrieben sind, nicht viel weiter im Detail beschrieben werden. Weiterhin können methodische und strukturelle Merkmale, welche hier zu beschreiben sind, auf andere Ausführungsformen des erfinderischen Konzepts, welche bereits beschrieben oder untenstehend zu beschreiben sind, in derselben Art oder einer ähnlichen Art und Weise angewandt werden.
  • Jede Ausführungsform des erfinderischen Konzepts, welche bereits beschrieben ist oder untenstehend zu beschreiben ist, kann konfiguriert sein, so dass sie einen Teil von technischen Merkmalen aufweist, welche unter Bezugnahme auf 44 beschrieben sind. Beispielsweise kann in dem Schritt, welcher unter Bezugnahme auf 17 beschrieben ist, eine Seitenwand des ersten geätzten Abschnitts E1 gebildet werden, so dass sie technischer Merkmale der zweiten Seitenoberfläche SS2 der 44 hat. In anderen Worten gesagt kann, wie in 47 gezeigt ist, die Seitenwand des ersten geätzten Abschnitts E1 gebildet sein, so dass sie ein Schnittprofil unter einem Winkel zu der Normallinie hinsichtlich der oberen Oberfläche des Substrats 10 hat. Weiterhin kann die Seitenwand des ersten geätzten Abschnittes E1 durch eine Mehrzahl von Multi-Schicht-Ätz-Schritten gebildet werden, welche in einer Masken-Schrumpf-Manier durchgeführt werden, und in diesem Fall kann die Seitenwand des ersten geätzten Abschnitts E1 ein abgestuftes Schnittprofil haben, wie in 47 gezeigt ist.
  • In anderen beispielhaften Ausführungsformen kann, in den beispielhaftebn Ausführungsformen, welche unter Bezugnahme auf 37 beschrieben sind, die Seitenwand des ersten geätzten Abschnitts E1 gebildet sein, so dass sie ein Schnittprofil unter einem Winkel zu der Normallinie hinsichtlich der oberen Oberfläche des Substrats 10 hat. Weiterhin kann die Seitenwand des ersten geätzten Abschnitts E1 durch eine Mehrzahl von Multi-Schicht-Ätz-Schritten, welche in einer Masken-Schrumpf-Manier durchgeführt werden, gebildet werden, und in diesem Fall kann die Seitenwand des ersten geätzten Abschnitts E1 auch ein abgestuftes Schnittprofil haben, wie in 48 gezeigt ist.
  • Die 49 bis 51 sind Schnittansichten, welche beispielhaft ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß weiteren beispielhaften Ausführungsformen veranschaulichen, und 52 ist eine perspektivische Ansicht, welche einen Abschnitt einer Halbleitervorrichtung gemäß weiteren beispielhaften Ausführungsformen veranschaulicht. Zum Zweck der Kürze werden die Elemente und Merkmale dieses Beispieles, welche ähnlich zu denen sind, welche vorangehend gezeigt und beschrieben worden sind, nicht in vielen weiteren Details beschrieben werden. Weiterhin können methodische und strukturelle Merkmale, welche hier zu beschreiben sind, auf andere Ausführungsformen des erfinderischen Konzepts, welche bereits beschrieben sind oder untenstehend beschrieben sind, in derselben oder in einer ähnlichen Art und Weise angewandt werden.
  • Bezug nehmend auf 49 kann als das Ergebnis des gemeinsamen Einzel-Schicht-Ätzens S21 jeder der ersten geätzten Abschnitte E21 gebildet werden, so dass er eine Breite hat, welche kleiner ist als diejenige von Abschnitten STR des Stapels ST, welche dazwischen platziert sind. Beispielsweise kann, wie in 49 gezeigt ist, jeder der ersten geätzten Abschnitte E1 eine erste Breite b haben, und jeder der Abschnitte STR des Stapels ST kann eine zweite Breite haben, welche größer ist als die erste Breite b.
  • Bezug nehmend auf 50 und 51 kann das gemeinsame Multi-Schicht-Ätzen S23 durchgeführt werden, um verbleibende Abschnitte RP zu bilden, welche horizontal von einem Mittelabschnitt des Stapels ST beabstandet sind. Beispielsweise können die verbleibenden Abschnitte RP horizontal von einem Hauptkörper des Stapels ST durch den zweiten bis vierten geätzten Abschnitt E2 bis E4, welche durch das gemeinsame Multi-Schicht-Ätzen S23 gebildet werden, beabstandet sein. In diesem Fall können, wie in 52 gezeigt ist, die verbleibenden Abschnitte RP jeweils um die Stecker 301 vorgesehen sein. In dem Fall der Abwesenheit einer Fehlanordnung kann jeder der verbleibenden Abschnitte RP eine Breite haben, welche durch eine Differenz in der Breite zwischen dem Abschnitt STR des Stapels ST und dem ersten geätzten Abschnitt E1 (d.h. a-b) gegeben sein kann. In beispielhaften Ausführungsformen können die verbleibenden Abschnitte RP der 52 aus demselben Material wie die Elektrode EL, welche auf demselben Niveau vorgesehen ist, und elektrisch von anderen leitfähigen Elementen getrennt ist (beispielsweise die Elektroden EL oder die Stecker 301), um elektrisch floatend zu sein, gebildet werden.
  • 53 ist eine Schnittansicht, welche zum Vergleich mit den beispielhaften Ausführungsformen vorgesehen ist, welche unter Bezugnahme auf die 49 bis 51 beschrieben sind.
  • In dem Fall, in dem es eine Fehlanordnung M in dem gemeinsamen Multi-Schicht-Ätzen S23 gibt, welches unter Bezugnahme auf 23 beschrieben ist, kann der Verbindungsabschnitt CP entfernt von einem Mittelabschnitt des Stapels ST um den dritten geätzten Abschnitt E3, wie in 53 gezeigt ist, gebildet sein. Diese Trennung des Verbindungsabschnitts CP kann zu Ausfällen von Halbleitervorrichtungen (beispielsweise elektrische Verbindungstrennung) führen. Im Gegensatz dazu ist es, wie unter Bezugnahme auf die 49-51 beschrieben ist, in dem Fall, in dem der Abschnitt STR des Stapels ST gebildet ist, so dass er eine Breite hat, welche größer ist als diejenige des ersten geätzten Abschnitts E1 möglich, eine ausreichende Ausrichtungsmarge zu erhalten, und demnach können technische Probleme, welche auf die Fehlanordnung M bezogen sind (beispielsweise dielektrische Verbindungstrennung) verringert werden.
  • 54 und 55 sind schematische Schnittdarstellungen, welche jeweils abgestufte Strukturen gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts eines Vergleichsbeispiels zeigen. Eine Halbleitervorrichtung gemäß der Vergleichs-Ausführungsform kann durch einen Strukturierungsvorgang gebildet werden, in welchem eine selektive Ätz-Manier und/oder eine Multi-Schicht-Ätz-Manier nicht angewendet werden. Beispielsweise kann in der Vergleichs-Ausführungsform die Halbleitervorrichtung durch eine Mehrzahl von Ätz-Schritten hergestellt werden, welche in einem gemeinsamen Einzel-Schicht-Ätzen durchgeführt werden. In diesem Fall kann die Halbleitervorrichtung gemäß beispielhaften Ausführungsformen gebildet werden, so dass sie eine erste abgestufte Struktur ST1 hat, welche in 54 gezeigt ist, während die Halbleitervorrichtung gemäß der Vergleichs-Ausführungsform gebildet werden kann, so dass sie eine zweite abgestufte Struktur ST2 hat, welche in 55 gezeigt ist.
  • Bezug nehmend auf die 54 und 55 kann in dem Fall von beispielhaften Ausführungsformen wenigstens eine der Stufen in der ersten abgestuften Struktur ST1 eine Dicke haben, welche äquivalent oder größer als zweimal der vertikale Abstand P der horizontalen Schicht 100 ist, als das Ergebnis der Verwendung des Strukturierungsvorgangs basierend auf der oben beschriebenen Multi-Schicht-Ätz-Manier. Im Gegensatz dazu können in dem Fall der Vergleichs-Ausführungsform, da der Strukturierungsvorgang lediglich bei der Einzel-Schicht-Ätz-Manier durchgeführt wird, alle Stufen in der zweiten abgestuften Struktur ST2 eine Dicke äquivalent zu dem vertikalen Abstand P der horizontalen Schicht 100 haben. In anderen Worten gesagt, kann, verglichen zu der zweiten abgestuften Struktur ST2 die erste abgestufte Struktur ST1 eine erhöhte Stufenhöhe haben, und dies verringert eine Gesamtbreite des abgestuften Bereichs. Beispielsweise hat, wenn der abgestufte Bereich der ersten abgestuften Struktur ST1 eine Breite von 3W hat, wie beispielhaft in 54 gezeigt ist, dann der abgestufte Bereich der zweiten abgestuften Struktur ST2 eine Breite von 7W, wie beispielhaft in 55 gezeigt ist. In anderen Worten gesagt ist es gemäß beispielhaften Ausführungsformen möglich, einen Besetzungsbereich der abgestuften Struktur um eine Hälfte oder mehr zu verringern.
  • Weiterhin kann gemäß beispielhaften Ausführungsformen die erste abgestufte Struktur ST1, welche in 54 gezeigt ist, durch ein Durchführen von dreimal einem Multi-Schicht-Ätzen ES1, ES2 und ES3 und einmal einem Einzel-Schicht-Ätzen ES4 gebildet werden. Im Gegensatz dazu kann gemäß der Vergleichs-Ausführungsform, da alle der horizontalen Schichten 100 in einer Einzel-Schicht-Ätz-Manier strukturiert werden können, die zweite stufenweise Struktur ST2 durch sieben Ätz-Schritte CES1 bis CES7 gebildet werden. In anderen Worten gesagt ist es gemäß beispielhaften Ausführungsformen möglich, die Bildung der Halbleitervorrichtung zu vereinfachen, verglichen mit derjenigen der Vergleichs-Ausführungsform. Die Vereinfachung des Herstellungsvorgangs kann Kosten und Fehlfunktionen der Halbleitervorrichtung verringern.
  • Die 56 und 57 sind Diagramme, welche vorgesehen sind, um technische Unterschiede jeweils zwischen Halbleitervorrichtungen gemäß der beispielhaften Ausführungsform des erfinderischen Konzepts und der Vergleichs-Ausführungsform zu erklären.
  • Bezug nehmend auf 56 und 57 kann eine Halbleitervorrichtung einen ersten und einen zweiten Block BLOCK1 und BLOCK2 aufweisen, von welchen jeder mit dreidimensional angeordneten Speicherzellen und einer Mehrzahl von X-Dekodern, welche um den ersten und den zweiten Block BLOCK1 und BLOCK2 herum vorgesehen sind, vorgesehen ist.
  • Gemäß beispielhaften Ausführungsformen kann, wie in 56 gezeigt ist, jeder des ersten und des zweiten Blocks BLOCK1 und BLOCK2 einen Array-Bereich RA und einen ersten und einen zweiten Bereich R1 und R2 aufweisen, welche jeweils an beiden Seiten davon angeordnet sind, und die X-Dekoder können einen ersten und einen zweiten X-Dekoder XDCR1 und XDCR2 aufweisen, welche jeweils benachbart zu dem ersten und dem zweiten Bereich R1 und R2 des ersten Blocks BLOCK 1 vorgesehen sind, und einen dritten und einen vierten X-Dekoder XDCR3 und XDCR4, welche benachbart zu dem ersten und dem zweiten Bereich R1 und R2 jeweils des zweiten Blocks BLOCK2 vorgesehen sind.
  • Gemäß der Vergleichs-Ausführungsform kann, wie in 45 gezeigt ist, sowohl der erste als auch der zweite Block BLOCK1 und BLOCK2 den Array-Bereich RA und einen Verbindungsbereich CR und einen Abnutzungsbereich (Wasting Region) WR, welcher jeweils an beiden Seiten davon angeordnet ist, aufweisen, und die X-Dekoder können einen ersten und einen zweiten X-Dekoder XDCR1 und XDCR2 aufweisen, welche jeweils benachbart zu den Verbindungsbereichen CR des ersten und des zweiten Blocks BLOCK1 und BLOCK2 vorgesehen sein können.
  • In dem Fall der Vergleichs-Ausführungsform können die X-Dekoder mit den Speicherzellen verbunden sein, welche auf dem Array-Bereich RA angeordnet sind, und zwar über die Verbindungsbereiche CR. Der Abnutzungsbereich WR ist lediglich eine nachgeordnete bzw. untergeordnete Struktur, welche unnötigerweise als das Ergebnis der Ätz-Schritte basierend auf der gemeinsamen Ätz-Manier erhalten wird, und demnach wird er nicht verwendet, um den ersten und den zweiten X-Dekoder XDCR1 und XDCR2 elektrisch mit den horizontalen Schichten 100 oder den Elektroden EL zu verbinden. Im Gegensatz dazu können gemäß den beispielhaften Ausführungsformen jeder oder alle des ersten oder zweiten Bereichs R1 und R2 verwendet werden, um den ersten bis vierten X-Dekoder XDCR1 bis XDCR4 elektrisch mit den horizontalen Schichten 100 oder den Elektroden EL zu verbinden.
  • Gemäß beispielhaften Ausführungsformen kann, wie unter Bezugnahme auf die 54 und 55 beschrieben ist, die stufenweise Struktur gebildet werden, so dass sie einen verringerten Besetzungsbereich hat, und als ein Ergebnis kann eine Breite von jedem des ersten und des zweiten Bereichs R1 und R2 kleiner sein als Breiten des Verbindungs- und Abnutzungsbereichs CR und WR in der Vergleichs-Ausführungsform. Beispielsweise kann, wie in den 56 und 57 gezeigt ist, jeder des ersten und des zweiten Bereichs R1 und R2 eine Breite von 3W haben, und jeder des Verbindungs- und Abnutzungsbereichs CR und WR kann eine Breite von 7W haben. In anderen Worten gesagt muss, in dem Fall der Vergleichs-Ausführungsform, der Abnutzungsbereich WR nicht zum Realisieren einer elektrischen Verbindung verwendet werden und muss keinen Besetzungsbereich größer als denjenigen jedes des ersten und des zweiten Bereichs R1 und R2 haben. Aufgrund der Anwesenheit des Abnutzungsbereichs WR, welcher einen großen Besetzungsbereich hat, kann die Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform eine erhöhte Integrationsdichte oder eine erhöhte Speicherkapazität haben verglichen mit derjenigen der Vergleichs-Ausführungsform.
  • Die 58 und 59 sind Diagramme, welche vorgesehen sind, um strukturelle Merkmale von Halbleitervorrichtungen gemäß einigen beispielhaften Ausführungsformen zu erklären.
  • Der erste und der zweite Bereich R1 und R2 müssen nicht an beiden entgegengesetzten Seiten des Array-Bereichs RA gebildet werden, und eine Anordnung davon kann verschiedentlich abgewandelt werden. Beispielsweise kann, wie in 58 gezeigt ist, der erste und der zweite Bereich R1 und R2, welche den Verbindungsbereich konstituieren, zwischen dem Array-Bereich RA (oder seiner Mitte CRA) und dem X-Decoder XDCR gebildet werden. Weiterhin können in dem Fall der Ausführungsform, welche unter Bezugnahme auf die 39 bis 43 beschrieben ist, der erste bis dritte Bereich R1, R2 und R3 zwischen dem Array-Bereich RA (oder seiner Mitte CRA) und dem X-Dekoder XDCR, wie in 59 gezeigt ist, gebildet werden.
  • Die 60 und 61 sind perspektivische Ansichten, welche beispielhaft dreidimensionale Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen. Beispielsweise können die Halbleiterspeichervorrichtungen, welche in den 60 und 61 gezeigt sind, durch eines der Verfahren, welche vorangehend beschrieben sind, hergestellt sein. Wie es der Fall war, werden die Elemente und Merkmale dieses Beispiels, welche ähnlich zu denjenigen sind, welche vorangehend gezeigt und beschrieben sind, zum Zweck der Kürze nicht viel weiter im Detail beschrieben werden.
  • Bezug nehmend auf die 60 und 61 können die Elektroden EL konfiguriert sein, so dass sie dieselben strukturellen Merkmale haben wie diejenigen der beispielhaften Ausführungsformen, welche vorangehend unter Bezugnahme auf die 1 oder 27 beschrieben sind. Vertikale Muster VP können vorgesehen sein, so dass sie vertikal die Elektroden EL durchdringen oder vertikal zwischen den Elektroden EL kreuzen. In beispielhaften Ausführungsformen kann das vertikale Muster VP als ein Kanalbereich wenigstens eines Transistors verwendet werden. Beispielsweise kann das vertikale Muster VP als ein aktives Muster bzw. eine aktive Struktur eines Zell-Strangs CSTR einer vertikalen NAND FLASH-Speichervorrichtung verwendet werden, welche beispielhaft unter Bezugnahme auf 62 beschrieben werden wird. In anderen Ausführungsformen kann das vertikale Muster bzw. die vertikale Struktur VP als eine Elektrode oder leitfähige Leitung verwendet werden, was die Verbindung von 2-Anschluss-Speicherelementen elektrisch miteinander erlaubt. Beispielsweise kann das vertikale Muster VP als eine vertikale Elektrode VE einer dreidimensionalen Speichervorrichtung mit variablem Widerstand verwendet werden, welche beispielhaft unter Bezugnahme auf 63 beschrieben werden wird.
  • Eine Speicherschicht ML oder Speicherelemente können zwischen der vertikalen Struktur VP und den Elektroden EL zwischenliegend angeordnet sein. In beispielhaften Ausführungsformen kann die Speicherschicht ML ein Material oder eine Schichtstruktur aufweisen, in welcher elektrische Ladungen selektiv gespeichert werden können. In anderen Ausführungsformen kann die Speicherschicht ML ein Material oder eine Schichtstruktur aufweisen, welche eine Eigenschaft eines variablen Widerstands zeigt.
  • Die 62 und 63 sind Schaltbilder, welche beispielhaft dreidimensionale Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen.
  • Bezug nehmend auf 62 kann eine dreidimensionale Halbleiterspeichervorrichtung eine gemeinsame Source-Leitung CSL, eine Mehrzahl von Bit-Leitungen BL0, BL1 und BL2 und eine Mehrzahl von Zell-Strängen CSTR, welche zwischen der gemeinsamen Source-Leitung CSL und den Bit-Leitungen BL0 bis BL2 angeordnet ist, aufweisen.
  • Die gemeinsame Source-Leitung CSL kann eine leitfähige Struktur sein, welche auf dem Substrat 10 vorgesehen ist, oder ein dotierter Bereich, welcher in dem Substrat 10 vorgesehen ist. Die Bit-Leitungen BL0 bis BL2 können leitfähige Strukturen (beispielsweise metallische Leitungen) sein, welche über das Substrat 10 vorgesehen sein. Die Bit-Leitungen BL0 bis BL2 können zweidimensional angeordnet sein und eine Mehrzahl von Zell-Strängen CSTR kann parallel mit jeder der Bit-Leitungen BL0 bis BL2 verbunden sein. Demzufolge können die Zell-Stränge CSTR auch zweidimensional auf der gemeinsamen Source-Leitung CSL oder dem Substrat 10 vorgesehen sein.
  • Jeder der Zell-Stränge CSTR kann einen Masse-Auswahltransistor GST, welcher mit der gemeinsamen Source-Leitung CSL gekoppelt ist, einen Strang-Auswahltransistor SST, welcher mit einer der Bit-Leitungen BL0 bis BL2 gekoppelt ist, und eine Mehrzahl von Speicher-Zell-Transistoren MCT, welche zwischen den Masse- und Strang-Auswahltransistoren GST und SST angeordnet sind, aufweisen. Der Masse-Auswahltransistor GST, der Strang-Auswahltransistor SST und der Speicher-Zell-Transistor MCT können in Serie miteinander verbunden sein. Weiterhin können eine Masse-Auswahlleitung CSL, eine Mehrzahl von Wort-Leitungen WL0 bis WL3 und eine Mehrzahl von Strang-Auswahlleitungen SSL0 bis SSL2 zwischen der gemeinsamen Source-Leitung CSL und den Bit-Leitungen BL0 bis BL2 vorgesehen sein, um jeweils als Gate-Elektroden des Masse-Auswahltransistors GST, des Speicher-Zell-Transistors MCT und des Strang-Auswahltransistors SST zu dienen.
  • Der Masse-Auswahltransistor GST kann auf dem im Wesentlichen gleichen Niveau (beispielsweise relativ zu dem Substrat 10) angeordnet sein, und die Gate-Elektroden davon können gemeinsam mit der Masse-Auswahlleitung GSL verbunden sein, wodurch sie in einem Äquipotential-Zustand sind. Ähnlich können die Gate-Elektroden der Speicher-Zell-Transistoren MCT, welche auf demselben Niveau platziert sind, gemeinsam mit einer der Wort-Leitungen WL0 bis WL3 verbunden sein, wodurch sie in einem Äquipotential-Zustand sind. Da jeder der Zell-Stränge CSTR eine Mehrzahl der Speicher-Zell-Transistoren MCT aufweist, welche auf unterschiedlichen Niveaus voneinander angeordnet sind, können die Wort-Leitungen WL0 bis WL3 eine mehrschichtige Struktur zwischen der gemeinsamen Source-Leitung CSL und den Bit-Leitungen BL0 bis BL2 haben. Die Wort-Leitungen WL0 bis WL3 der mehrschichtigen Struktur können konfiguriert sein, so dass sie die oben beschriebenen technischen Merkmale der Halbleiter-Vorrichtungen gemäß beispielhaften Ausführungsformen haben.
  • Jeder der Zell-Stränge CSTR kann eine aktive Struktur (beispielsweise die vertikale Struktur VP der 60 und 61) aufweisen, welche sich vertikal von der gemeinsamen Source-Leitung CSL erstreckt, so dass sie mit einer der Bit-Leitungen BL0 bis BL3 verbunden ist. Eine Speicherschicht (beispielsweise ML der 60 und 61) kann zwischen den Wort-Leitungen WL0 bis WL3 und dem aktiven Muster vorgesehen sein. In beispielhaften Ausführungsformen kann die Speicherschicht ein Material oder eine Schichtstruktur aufweisen, in welcher elektrische Ladungen selektiv gespeichert werden können. Beispielsweise kann die Speicherschicht eines einer isolierenden Schicht mit vielen Fallenplätzen (Trap Sites) (beispielsweise eine Silziumnitrid-Schicht), eine Floating Gate-Elektrode oder eine isolierende Schicht aufweisen, welche mit leitfähigen Nanodots vorgesehen ist.
  • Bezug nehmend auf 63 kann eine Mehrzahl von Auswahl-Transistoren SST parallel mit einer Bit-Leitung BL über eine Mehrzahl von Bit-Leitungssteckern BLP verbunden sein. Jeder der Bit-Leitungsstecker BLP kann gemeinsam mit einem Paar der Auswahl-Transistoren SST, welche benachbart dazu angeordnet sind, verbunden sein.
  • Eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von vertikalen Elektroden VE können zwischen der Bit-Leitung BL und den Auswahl-Transistoren SST vorgesehen sein. Die Wort-Leitungen WL können konfiguriert sein, so dass sie die oben beschriebenen technischen Merkmale gemäß beispielhaften Ausführungsformen haben. Die vertikalen Elektroden VE können zwischen den Bit-Leitungssteckern BLP vorgesehen sein. Beispielsweise können die vertikalen Elektroden VE und die Bit-Leitugnsstecker BLP alternierend entlang einer Richtung parallel zu der Bit-Leitung BL angeordnet sein. Weiterhin kann jede der vertikalen Elektroden VE gemeinsam mit einem Paar der Auswahl-Transistoren SST, welche benachbart dazu angeordnet sind, verbunden sein.
  • Eine Mehrzahl von Speicherelementen ME kann parallel mit jeder der vertikalen Elektroden VE verbunden sein. Jedes der Speicherelemente ME kann mit der entsprechenden einen der Wort-Leitungen WL verbunden sein. In anderen Worten gesagt kann jede der Wort-Leitungen WL mit der entsprechenden einen der vertikalen Elektroden VE über das entsprechende eine der Speicherelemente ME verbunden sein.
  • Jeder der Auswahl-Transistoren SST kann eine Auswahlleitung SL aufweisen, welche als eine Gate-Elektrode davon dient. In beispielhaften Ausführungsformen können die Auswahl-Leitungen SL parallel zu den Wort-Leitungen WL sein.
  • Dreidimensionale Halbleiterspeichervorrichtungen gemäß beispielhaften Ausführungsformen wurden unter Bezugnahme auf die 62 und 63 beschrieben. Diese sind lediglich als Beispiele vorgesehen, auf welche das erfinderische Konzept angewandt werden kann, aber beispielhafte Ausführungsformen können nicht darauf beschränkt werden.
  • 64 und 65 sind schematische Block-Schaltbilder, welche beispielhaft elektronische Vorrichtungen veranschaulichen, in welchen eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen vorgesehen ist.
  • Bezug nehmend auf 64 kann eine elektronische Vorrichtung 1300, welche eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweist, in einem eines persönlichen digitalen Assistenten (PDA), eines Laptop-Computer, eines mobilen Computer, eines Web-Tablet, eines drahtlosen Telefons, eines Mobil-Telefons, eines digitalen Musik-Spielers (Digital Music Player), einer verdrahteten oder drahtlosen elektronischen Vorrichtung oder einer komplexen elektronischen Vorrichtung, welche wenigstens zwei davon aufweist, verwendet werden. Die elektronische Vorrichtung 1300 kann einen Controller 1310, eine Eingabe-/Ausgabe-Vorrichtung 1320 wie beispielsweise ein Keypad, eine Tastatur, eine Anzeige, einen Speicher 1330 und eine drahtlose Schnittstelle 1340 aufweisen, welche miteinander durch einen Bus 1350 kombiniert sind. Der Controller 1310 kann beispielsweise wenigstens einen Mikroprozessor, einen digitalen Signalprozessor, einen Mikrocontroller oder dergleichen aufweisen. Der Speicher 1330 kann konfiguriert sein, um einen Befehlscode, welcher durch den Controller 1310 zu verwenden ist, oder Verwender-Daten zu speichern. Der Speicher 1330 kann eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweisen. Die elektronische Vorrichtung 1300 kann eine drahtlose Schnittstelle 1340 verwenden, welche konfiguriert ist, um Daten zu übertragen, oder um Daten von einem drahtlosen Kommunikationsnetzwerk unter Verwendung eines RF-Signals zu empfangen. Die drahtlose Schnittstelle 1340 kann beispielsweise eine Antenne, einen drahtlosen Transceiver usw. aufweisen. Das elektronische System 1300 kann in einem Kommunikations-Schnittstellenprotokoll eines Kommunikationssystems wie beispielsweise eines CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS usw. verwendet werden.
  • Bezug nehmend auf 65 wird ein Speichersystem, welches eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts aufweist, beschrieben werden. Das Speichersystem 1400 kann eine Speichervorrichtung 1410 zum Speichern großer Mengen von Daten und einen Speichercontroller 1420 aufweisen. Der Speichercontroller 1420 steuert die Speichervorrichtung 1410, so dass sie Daten, welche in der Speichervorrichtung 1410 gespeichert sind, liest, oder dass sie Daten in die Speichervorrichtung 1410 in Antwort auf eine Lese-/Schreibanfrage eines Host 1430 schreibt. Der Speichercontroller 1420 kann eine Adress-Mapping-Tabelle zum Mappen einer Adresse, welche von dem Host 1430 vorgesehen ist (beispielsweise eine Mobilvorrichtung oder ein Computersystem), in eine physikalische Adresse der Speichervorrichtung 1410 aufweisen. Die Speichervorrichtung 1410 kann eine Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts sein.
  • Die Halbleitervorrichtungen, welche obenstehend offenbart sind, können unter Verwendung verschiedener und diverser Einhausungstechniken gekapselt sein. Beispielsweise können die Halbleitervorrichtungen gemäß den vorstehend erwähnten Ausführungsformen gekapselt sein unter Verwendung irgendeiner von einer package on package (POP) -Technik, einer ball grid arrays (BGAs) -Technik, einer chip scale packages (CSPs) -Technik, einer plastic leaded chip carrier (PLCC) -Technik, einer plastic dual in-line package (PDIP) -Technik, einer die in waffle pack-Technik, einer die in wafer form-Technik, einer chip on board (COB) -Technik, einer ceramic dual in-line package (CERDIP) -Technik, einer plastic quad flat package (PQFP) -Technik, einer thin quad flat package (TQFP) -Technik, einer small outline package (SOIC) - Technik, einer shrink small outline package (SSOP) -Technik, einer thin small outline package (TSOP) -Technik, einer thin quad flat package (TQFP) -Technik, einer system in package (SIP) -Technik, einer multi-chip package (MCP) -Technik, einer wafer-level fabricated package (WFP) -Technik und einer wafer-level processed stack package (WSP) -Technik.
  • Die Einhausung, in welcher die Halbleitervorrichtung gemäß einer der obigen Ausführungsformen angebracht ist, kann weiterhin wenigstens eine Halbleitervorrichtung (beispielsweise einen Controller und/oder eine Logik-Vorrichtung) aufweisen, welche die Halbleitervorrichtung steuert.
  • Gemäß beispielhaften Ausführungsformen können Elektroden mit einer abgestuften Verbindungsstruktur durch einen ersten und einen zweiten Strukturierungsvorgang gebildet werden, welche voneinander hinsichtlich sowohl einer Ätz-Tiefe als auch eines Ätz-Bereiches unterschiedlich sind. Demzufolge kann, verglichen zu einer herkömmlichen Struktur, welche durch ein Verwenden nur eines gemeinsamen Einzel-schicht-Ätz-Verfahrens realisiert wird, die abgestufte Verbindungsstruktur gemäß beispielhaften Ausführungsformen gebildet werden, so dass sie einen verringerten Besetzungsbereich hat, und darüber hinaus kann ein Vorgang zum Herstellen derselben vereinfacht werden.

Claims (14)

  1. Dreidimensionale Halbleitervorrichtung, welche eine Elektrodenstruktur aufweist, welche Elektroden (EL) aufweist, welche sequentiell auf einem Substrat (10) gestapelt sind, wobei jede der Elektroden (EL) Folgendes aufweist: einen Verbindungsabschnitt (CP), welcher horizontal nach außen relativ zu einer Ebene hervorsteht, an welcher eine Seitenwand einer der Elektroden (EL), welche darauf platziert ist, angeordnet ist; und einen ausgerichteten Abschnitt (AP), welcher eine Seitenwand hat, welche koplanar mit einer Seitenwand der einen der Elektroden (EL) ist, welche darauf platziert ist, oder einer anderen der Elektroden (EL), welche darunter platziert ist, wobei ausgerichtete Abschnitte (AP) von vertikal benachbarten wenigstens zweien der Elektroden (EL) Seitenwände haben, welche koplanar sind, wobei Verbindungsabschnitte (CP) von geradzahlig nummerierten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der geradzahlig nummerierten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind, wobei Verbindungsabschnitte (CP) von ungeradzahlig nummerierten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der ungeradzahlig nummerierten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, und wobei die ungeradzahlig nummerierten einen der Elektroden und die geradzahlig nummerierten einen der Elektroden sequentiell angeordnet sind.
  2. Vorrichtung nach Anspruch 1, wobei die Elektrodenstruktur wenigstens eine erste Gruppe und wenigstens eine zweite Gruppe aufweist, und wobei jede der wenigstens einen ersten und der wenigstens einen zweiten Gruppe mehrere Elektroden (EL) aufweisen, welche nacheinanderfolgend auf dem Substrat (10) entlang einer Richtung rechtwinklig zu einer oberen Oberfläche des Substrats (10) gestapelt sind, wobei die Verbindungsabschnitte (CP) der Elektroden (EL) der wenigstens einen ersten Gruppe an einer linken Seite der Elektrodenstruktur platziert sind, und die ausgerichteten Abschnitte (AP) der wenigstens einen ersten Gruppe an einer rechten Seite der Elektrodenstruktur positioniert sind, und wobei die Verbindungsabschnitte (CP) der Elektroden (EL) der wenigstens einen zweiten Gruppe an einer rechten Seite der Elektrodenstruktur positioniert sind und die ausgerichteten Abschnitte (AP) der wenigstens einen zweiten Gruppe an einer linken Seite der Elektrodenstruktur positioniert sind.
  3. Vorrichtung nach Anspruch 2, wobei eine Anzahl der Elektroden (EL) jeder der wenigstens einen ersten und der wenigstens einen zweiten Gruppe sich von 2 bis 16 erstreckt.
  4. Dreidimensionale Halbleitervorrichtung, welche eine Elektrodenstruktur aufweist, welche Elektroden (EL) aufweist, welche sequentiell auf einem Substrat (10) gestapelt sind, wobei jede der Elektroden (EL) Folgendes aufweist: einen Verbindungsabschnitt (CP), welcher horizontal nach außen relativ zu einer Ebene hervorsteht, an welcher eine Seitenwand einer der Elektroden (EL), welche darauf platziert ist, angeordnet ist; und einen ausgerichteten Abschnitt (AP), welcher eine Seitenwand hat, welche koplanar mit einer Seitenwand der einen der Elektroden (EL) ist, welche darauf platziert ist, oder einer anderen der Elektroden (EL), welche darunter platziert ist, wobei ausgerichtete Abschnitte (AP) von vertikal benachbarten wenigstens zweien der Elektroden (EL) Seitenwände haben, welche koplanar sind, wobei Verbindungsabschnitte (CP) von (4n+1)-ten und (4n+2)-ten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der (4n+1)-ten und der (4n+2)-ten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind, und wobei die Verbindungsabschnitte (CP) von (4n+3)-ten und (4n+4)-ten einen der Elektroden (EL) an einer rechten Seite der Elektrodenstruktur positioniert sind, und die ausgerichteten Abschnitte (AP) der (4n+3)-ten und der (4n+4)-ten einen der Elektroden (EL) an einer linken Seite der Elektrodenstruktur positioniert sind, wobei n wenigstens eines ist ausgewählt aus Null oder einer natürlichen Zahl auf einem solchen Wege, dass (4n+4) kleiner ist als eine gesamte Stapelanzahl der Elektroden.
  5. Vorrichtung nach Anspruch 1, wobei die Elektrodenstruktur einen ersten Bereich (R1), einen zweiten Bereich (R2) und einen Array-Bereich (RA), welcher dazwischenliegend angeordnet ist, aufweist, und jeder der Verbindungsabschnitte (CP) und der ausgerichteten Abschnitte (AP) an einem des ersten und des zweiten Bereichs (R1, R2) positioniert ist.
  6. Vorrichtung nach Anspruch 5, weiterhin Folgendes aufweisend: vertikale Strukturen, welche vertikal den Array-Bereich (RA) der Elektrodenstruktur durchdringen; und Speicherelemente, welche zwischen den vertikalen Strukturen und den Elektroden (EL) zwischenliegend angeordnet sind.
  7. Vorrichtung nach Anspruch 6, wobei die Speicherelemente ein Material oder eine Schichtstruktur aufweisen, welche konfiguriert ist, so dass sie in der Lage ist, Ladungen zu speichern oder eine Eigenschaft eines variablen Widerstandes darzustellen.
  8. Vorrichtung nach Anspruch 1, weiterhin aufweisend wenigstens eine Dummy-Struktur, welche horizontal beabstandet ist von und gebildet ist aus demselben Material wie eine der Elektroden (EL).
  9. Vorrichtung nach Anspruch 8, wobei die wenigstens eine Dummy-Struktur in einem elektrisch floatenden Zustand ist.
  10. Vorrichtung nach Anspruch 1, weiterhin aufweisend Stecker, welche auf der Elektrodenstruktur angeordnet sind, wobei die Elektrodenstruktur Folgendes aufweist: einen Körperabschnitt, welcher eine der Elektroden (EL) aufweist, welche elektrisch mit den Steckern verbunden sind; und einen Dummy-Abschnitt, welcher eine der Elektroden (EL) aufweist, welche elektrisch von den Steckern getrennt sind, wobei der Dummy-Abschnitt horizontal von dem Körperabschnitt beabstandet ist.
  11. Vorrichtung nach Anspruch 10, wobei der Körperabschnitt wenigstens einen Körper-Seitenwandabschnitt aufweist, und der Dummy-Abschnitt einen ersten Dummy-Seitenwandabschnitt aufweist, welcher dem Körper-Seitenwandabschnitt zugewandt ist, wobei der Körper-Seitenwandabschnitt und der erste Dummy-Seitenwandabschnitt angeordnet sind, so dass sie eine Spiegelsymmetrie zueinander haben, und jeder des Körper-Seitenwandabschnitts und des ersten Dummy-Seitenwandabschnitts eine abgestufte Sektion hat.
  12. Vorrichtung nach Anspruch 11, wobei der Dummy-Abschnitt weiterhin einen zweiten Dummy-Seitenwandabschnitt aufweist, welcher dem ersten Dummy-Seitenwandabschnitt zugewandt ist, und wobei der zweite Dummy-Seitenwandabschnitt kleiner ist als der erste Dummy-Seitenwandabschnitt in Hinsicht auf einen Winkel hinsichtlich einer Linie normal zu einer oberen Oberfläche des Substrats (10).
  13. Vorrichtung nach Anspruch 12, wobei der zweite Dummy-Seitenwandabschnitt eine abgestufte Sektion hat.
  14. Vorrichtung nach Anspruch 10, wobei der Dummy-Abschnitt mehrere eine der Elektroden (EL) aufweist, welche nacheinanderfolgend auf dem Substrat (10) gestapelt sind.
DE102013109011.7A 2012-08-22 2013-08-21 Stapel von Elektroden und damit hergestellte dreidimensionale Halbleitervorrichtungen Active DE102013109011B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0091920 2012-08-22
KR1020120091920A KR102003529B1 (ko) 2012-08-22 2012-08-22 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치

Publications (2)

Publication Number Publication Date
DE102013109011A1 DE102013109011A1 (de) 2014-02-27
DE102013109011B4 true DE102013109011B4 (de) 2022-12-15

Family

ID=50069720

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013109011.7A Active DE102013109011B4 (de) 2012-08-22 2013-08-21 Stapel von Elektroden und damit hergestellte dreidimensionale Halbleitervorrichtungen

Country Status (5)

Country Link
US (2) US9230904B2 (de)
JP (1) JP6203573B2 (de)
KR (1) KR102003529B1 (de)
CN (2) CN103633043B (de)
DE (1) DE102013109011B4 (de)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609536B1 (en) 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
CN104392962B (zh) 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
CN105514018B (zh) * 2014-09-26 2019-02-26 中芯国际集成电路制造(北京)有限公司 制造半导体装置的方法
US9337040B1 (en) * 2014-12-05 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Angled ion beam processing of heterogeneous structure
KR20160071947A (ko) * 2014-12-12 2016-06-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN105810640A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand源极选择管及其制作方法
KR20160094785A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9356034B1 (en) * 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
KR102270101B1 (ko) * 2015-02-10 2021-06-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9620519B2 (en) 2015-03-04 2017-04-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having word line hookup region with dummy word lines
US20160268269A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US10199386B2 (en) * 2015-07-23 2019-02-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10186520B2 (en) 2015-09-11 2019-01-22 Toshiba Memory Corporation Semiconductor memory devices including a memory cell array and stepped wiring portions, and manufacturing methods thereof
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US20170147730A1 (en) * 2015-11-23 2017-05-25 Apple Inc. Binary patterning for three-dimensional memory formation
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US9911753B2 (en) 2016-01-15 2018-03-06 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
KR102512322B1 (ko) * 2016-01-19 2023-03-22 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
US10504838B2 (en) 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
US10192877B2 (en) * 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
KR102421766B1 (ko) 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US11004726B2 (en) 2017-10-30 2021-05-11 Macronix International Co., Ltd. Stairstep structures in multilevel circuitry, and method for forming the same
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
JP2019169489A (ja) 2018-03-21 2019-10-03 東芝メモリ株式会社 記憶装置及びその製造方法
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
JP2019201028A (ja) 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置
CN109075172B (zh) * 2018-06-28 2019-09-03 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
KR102612408B1 (ko) 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20200055186A (ko) * 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN109962161A (zh) * 2018-12-03 2019-07-02 复旦大学 基于内置非线性rram的3d垂直交叉阵列及其制备方法
JP7134901B2 (ja) * 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
US20220149073A1 (en) * 2019-04-04 2022-05-12 Samsung Electronics Co., Ltd. Three-dimensional flash memory and method for manufacturing same
KR102161740B1 (ko) * 2019-04-04 2020-10-05 삼성전자주식회사 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법
KR102207214B1 (ko) * 2019-05-17 2021-01-25 삼성전자주식회사 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
KR20200125148A (ko) 2019-04-26 2020-11-04 삼성전자주식회사 가변 저항 층을 갖는 반도체 메모리 소자
KR102304931B1 (ko) * 2019-09-04 2021-09-24 삼성전자주식회사 워드라인 영역의 면적을 감소시키는 3차원 플래시 메모리
US11901287B2 (en) 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117143A1 (en) 2008-11-11 2010-05-13 Seung-Jun Lee Vertical type semiconductor device
US20100207186A1 (en) 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20120068259A1 (en) 2010-09-20 2012-03-22 Sang-Yong Park Three dimensional semiconductor memory device and method for fabricating the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4445514B2 (ja) 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101065140B1 (ko) 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5253875B2 (ja) 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5086959B2 (ja) 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20110001527A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR101027349B1 (ko) 2009-08-03 2011-04-11 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
WO2011081438A2 (ko) 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
KR101055587B1 (ko) 2010-06-09 2011-08-08 한양대학교 산학협력단 3차원 구조를 가지는 메모리의 제조방법
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR101738533B1 (ko) 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101778286B1 (ko) * 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101265547B1 (ko) 2011-02-10 2013-05-20 농업회사법인 청양송이 주식회사 아미노산 함량이 높은 양송이버섯 재배용 배지 조성물 및 그 제조방법과 이를 이용한 양송이버섯 재배방법
CN102637629B (zh) * 2011-02-14 2013-11-20 旺宏电子股份有限公司 用于具叠层接触层的ic装置的减少数量的掩模组合及方法
KR101808822B1 (ko) 2011-08-04 2017-12-14 삼성전자주식회사 반도체 소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117143A1 (en) 2008-11-11 2010-05-13 Seung-Jun Lee Vertical type semiconductor device
US20100207186A1 (en) 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20120068259A1 (en) 2010-09-20 2012-03-22 Sang-Yong Park Three dimensional semiconductor memory device and method for fabricating the same

Also Published As

Publication number Publication date
US20140054787A1 (en) 2014-02-27
US20160099170A1 (en) 2016-04-07
JP2014042029A (ja) 2014-03-06
KR102003529B1 (ko) 2019-07-25
KR20140025798A (ko) 2014-03-05
CN103633043A (zh) 2014-03-12
CN103633043B (zh) 2018-04-27
DE102013109011A1 (de) 2014-02-27
CN108461475A (zh) 2018-08-28
US9230904B2 (en) 2016-01-05
JP6203573B2 (ja) 2017-09-27
US9449870B2 (en) 2016-09-20
CN108461475B (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
DE102013109011B4 (de) Stapel von Elektroden und damit hergestellte dreidimensionale Halbleitervorrichtungen
DE102018120840B4 (de) Halbleiterspeichervorrichtungen mit Stapelstruktur und Datenspeicherelement
DE102016119704B4 (de) Dreidimensionale Halbleitervorrichtung
DE102013102720A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102006018235B3 (de) Halbleiterspeicherbauelement mit vertikal angeordneten Speicherzellen und Herstellungsverfahren
DE102011086171A1 (de) 3D-Halbleiterspeicherbauelement und Halbleiterbauelementherstellungsverfahren
DE102008015708A1 (de) Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102020123153A1 (de) Dreidimensionale halbleiterspeichervorrichtung
DE102015101205A1 (de) Halbleitervorrichtungen mit leitfähigen Kontaktstellen und Verfahren zum Herstellen derselben
DE102020130890A1 (de) Dreidimensionale speichervorrichtung und verfahren
DE102020109802A1 (de) Integrierte-schaltkreis-vorrichtung und verfahren zu ihrer herstellung
DE102010037093A1 (de) Halbleitervorrichtung mit vergrabenen Wortleitungen
DE102014100030A1 (de) String-Auswahlstruktur einer dreidimensionalen Halbleitervorrichtung
DE102020124212B4 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102015110689A1 (de) Fein-Strukturierungsverfahren und Verfahren zum Herstellen von Halbleitervorrichtungen mit denselben
DE102016125703A1 (de) Speicherarray-Struktur und Verfahren zu ihrer Herstellung
DE102016113851A1 (de) Vertikale Speichervorrichtungen
DE102020111649B4 (de) Integrierte Schaltungsvorrichtung
DE102020126631B4 (de) Speicheranordnungen enthaltend Dummy-Bereiche und Verfahren zu ihrer Herstellung
DE102019214214A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102020124219A1 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102020108091B4 (de) Halbleitervorrichtung
DE102020118989A1 (de) Nicht-flüchtige speichervorrichtung vom vertikalen typ und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027112000

Ipc: H10B0020000000

R020 Patent grant now final