DE102008015708A1 - Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür - Google Patents

Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür Download PDF

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Jeong-hee Hwaseong Han
Ji-Young Yongin Kim
Kang Long Santa Monica Wang
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Soo-doo Yongin Chae
Chan-jin Yongin Park
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Abstract

Es sind nicht flüchtige Speichervorrichtungen geschaffen, die eine hohe Integration realisieren können und eine hohe Zuverlässigkeit haben. Auf einem Substrat (105) ist eine Mehrzahl von ersten Halbleiterschichten (120) gestapelt. Eine Mehrzahl von zweiten Halbleiterschichten (115) ist jeweils zwischen die Mehrzahl von ersten Halbleiterschichten (120) gebracht und ist von einem Ende jeder der Mehrzahl von ersten Halbleiterschichten (120) ausgenommen, um zwischen der Mehrzahl von ersten Halbleiterschichten (120) eine Mehrzahl von ersten Gräben zu definieren. An Oberflächen der zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von ersten Gräben ist eine Mehrzahl von ersten Speicherknoten (140a) vorgesehen. Vorrichtungen können eine Mehrzahl von ersten Steuergate-Elektroden (150a) aufweisen, die an der Mehrzahl von ersten Speicherknoten (140a) gebildet sind, um die Mehrzahl von ersten Gräben zu füllen.

Description

  • QUERVERWEIS AUF VERWANDTE PATENTANMELDUNGEN
  • Diese Anmeldung beansprucht das Vorrecht der am 27. März 2007 beim Koreanischen Amt für geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2007-0030047 , deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen und insbesondere auf nicht-flüchtige Speichervorrichtungen, die Daten speichern und lesen, und Herstellungsverfahren dafür.
  • Kürzlich haben tragbare elektronische Vorrichtungen mit einer großen Kapazität, beispielsweise Digitalkameras, MP3-Spieler oder dergleichen, ein beträchtliches Interesse erlangt. Diese elektronischen Vorrichtungen können davon profitieren, dass sie eine kleinere Größe und eine größere Kapazität haben. Eine Miniaturisierung und eine hohe Kapazität von elektronischen Vorrichtungen können von einer hohen Integration und/oder einer hohen Kapazität von nicht-flüchtigen Speichervorrichtungen, die in solchen elektronischen Vorrichtungen verwendet sind, profitieren.
  • Grade einer Integration von nicht-flüchtigen Speichervorrichtungen durch Bilden hoch integrierter Strukturen können jedoch durch eine Prozesstechnologie begrenzt sein. Zusätzlich kann, während eine Integration einer herkömmlichen planaren nichtflüchtigen Speichervorrichtung zunimmt, das Verhalten von herkömmlichen planaren nichtflüchtigen Speichervorrichtungen aufgrund eines Kurzkanaleffekts verschlechtert sein. Ferner können zwischen benachbarten Speicherzellen eine Kreuzkopplung und eine Signalstörung auftreten. Eine hohe Integration von planaren nicht-flüchtigen Speichervorrichtungen kann somit die Zuverlässigkeit solcher Vorrichtungen reduzieren.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung schafft nicht-flüchtige Speichervorrichtungen, die eine hohe Integration realisieren können und eine hohe Zuverlässigkeit haben. Einige Ausführungsbeispiele solcher Speichervorrichtungen können mehrere erste Halbleiterschichten, die auf einem Substrat gestapelt sind, und mehrere zweite Halbleiterschichten, die jeweils zwischen die ersten Halbleiterschichten gebracht sind und von einem Ende jeder der ersten Halbleiterschichten ausgenommen sind, um mehrere erste Gräben zwischen den ersten Halbleiterschichten zu definieren, aufweisen. Ausführungsbeispiele können mehrere erste Speicherknoten an Oberflächen der zweiten Halbleiterschichten innerhalb der ersten Gräben und mehrere erste Steuergate-Elektroden aufweisen, die an den ersten Steuerknoten gebildet sind, um die ersten Gräben zu füllen.
  • Bei einigen Ausführungsbeispielen haben die ersten Halbleiterschichten einen ersten Leitfähigkeitstyp, und die zweiten Halbleiterschichten haben einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp im Wesentlichen entgegengesetzt ist. Bei einigen Ausführungsbeispielen weisen die ersten Halbleiterschichten Source- und/oder Drain-Regionen auf, und die zweiten Halbleiterschichten weisen eine Kanalregion auf. Bei einigen Ausführungsbeispielen weist das Substrat ein erstes Material auf, die ersten Halbleiterschichten weisen das erste Material auf, und die zweiten Halbleiterschichten sind zwischen das Substrat und die ersten Halbleiterschichten gebracht.
  • Bei einigen Ausführungsbeispielen erstrecken sich die ersten Steuergate-Elektroden zu Außenseiten der ersten Halbleiterschichten und sind gebogen, um an dem Substrat in einer Aufwärtsrichtung angeordnet zu sein. Einige Ausführungsbeispiele sehen vor, dass die ersten Steuergate-Elektroden gebildet sind, um im Wesentlichen eine „L"-Form zu haben. Einige Ausführungsbeispiele weisen eine dielektrische Zwischenebe nenschicht auf, die zwischen Abschnitte der ersten Steuergate-Elektroden außerhalb der ersten Halbleiterschichten gebracht ist. Bei einigen Ausführungsbeispielen erstrecken sich ferner die ersten Speicherknoten auf Oberflächen der zweiten Halbleiterschichten innerhalb der Mehrzahl von ersten Gräben.
  • Bei einigen Ausführungsbeispielen weisen die ersten Speicherknoten mehrere erste Tunnelisolierschichten, mehrere erste Ladungsspeicherschichten, die jeweilige der ersten Tunnelisolierschichten bedecken, und mehrere erste Sperrisolierschichten, die jeweilige der ersten Ladungsspeicherschichten bedecken, auf. Einige Ausführungsbeispiele weisen eine Mehrzahl von Bitleitungselektroden auf, die konfiguriert sind, um mit obersten Abschnitten von jeweiligen der ersten Halbleiterschichten elektrisch verbunden zu sein.
  • Bei einigen Ausführungsbeispielen weisen die ersten Halbleiterschichten und die zweiten Halbleiterschichten unterschiedliche, aus einer Si-(Silizium-)Epitaxieschicht und einer SiGe-(Silizium-Germanium-)Epitaxieschicht ausgewählte auf. Bei einigen Ausführungsbeispielen sind die zweiten Halbleiterschichten von einem anderen Ende jeder der ersten Halbleiterschichten weiter ausgenommen, um mehrere zweite Gräben zwischen den ersten Halbleiterschichten zu definieren, wobei die zweiten Gräben auf entgegengesetzten Seiten der ersten Gräben und zwischen den ersten Halbleiterschichten positioniert sind. Bei einigen Ausführungsbeispielen sind Breiten der zweiten Halbleiterschichten kleiner als Breiten der ersten Halbleiterschichten. Einige Ausführungsbeispiele weisen mehrere zweite Speicherknoten an Oberflächen der zweiten Halbleiterschichten innerhalb der zweiten Gräben und mehrere zweite Steuergate-Elektroden auf, die an den zweiten Steuerknoten gebildet sind, um die zweiten Gräben zu füllen.
  • Einige Ausführungsbeispiele der vorliegenden Erfindung weisen Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung auf. Einige Ausführungsbeispiele solcher Verfahren können ein abwechselndes Stapeln von mehreren ersten Halbleiterschichten und mehreren zweite Halbleiterschichten auf einem Substrat und ein Aus nehmen der zweiten Halbleiterschichten von einem Ende jeder der ersten Halbleiterschichten, um mehrere erste Gräben zwischen der Mehrzahl von ersten Halbleiterschichten zu definieren, aufweisen. Einige Ausführungsbeispiele weisen ein Bilden von mehreren ersten Speicherknoten an Oberfächen der zweiten Halbleiterschichten innerhalb der ersten Gräben und ein Bilden von mehreren ersten Steuergate-Elektroden an den ersten Speicherknoten, um die ersten Gräben zu füllen, auf.
  • Bei einigen Ausführungsbeispielen haben die ersten Halbleiterschichten einen ersten Leitfähigkeitstyp, und die zweiten Halbleiterschichten haben einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp im Wesentlichen entgegengesetzt ist. Bei einigen Ausführungsbeispielen weisen die ersten Halbleiterschichten und die zweiten Halbleiterschichten unterschiedliche, aus einer Si-(Silizium-)Epitaxieschicht und einer SiGe-(Silizium-Germanium-)Epitaxieschicht ausgewählte auf.
  • Einige Ausführungsbeispiele weisen nach dem Stapeln der ersten Halbleiterschichten und der zweiten Halbleiterschichten ein weiteres Ausnehmen der zweiten Halbleiterschichten von anderen Enden der ersten Halbleiterschichten auf, um mehrere zweite Gräben zwischen den ersten Halbleiterschichten zu definieren, die auf im Wesentlichen entgegengesetzten Seiten zu den ersten Gräben positioniert sind. Bei einigen Ausführungsbeispielen werden das Ausnehmen der zweiten Halbleiterschichten, um die ersten Gräben zu definieren, und das weitere Ausnehmen der zweiten Halbleiterschichten, um die zweiten Gräben zu definieren, gleichzeitig durchgeführt. Bei einigen Ausführungsbeispielen verwenden das Ausnehmen der zweiten Halbleiterschichten, um die ersten Gräben zu definieren, und das weitere Ausnehmen der zweiten Halbleiterschichten, um die zweiten Gräben zu definieren, ein isotropes Ätzen. Einige Ausführungsbeispiele weisen ein Bilden von mehreren zweiten Speicherknoten an Oberfächen der zweiten Halbleiterschichten innerhalb der zweiten Gräben und ein Bilden von mehreren zweiten Steuergate-Elektroden an den zweiten Speicherknoten, um die zweiten Gräben zu füllen, auf.
  • Bei einigen Ausführungsbeispielen weist das Stapeln der ersten Halbleiterschichten und der zweiten Halbleiterschichten ein Erstrecken der ersten Halbleiterschichten und der zweiten Halbleiterschichten auf das Substrat in einer Aufwärtsrichtung entlang einer Säulenisolierschicht an dem Substrat auf. Einige Ausführungsbeispiele weisen nach dem Bilden der ersten Steuergate-Elektroden ein Bilden von mehreren dritten Gräben zwischen den ersten Steuergate-Elektroden auf, um die ersten Halbleiterschichten und die zweiten Halbleiterschichten in mehrere Stapelaufbauten zu klassifizieren. Solche Ausführungsbeispiele können ein Füllen einer Vorrichtungstrennungsschicht in die dritten Gräben zwischen den Stapelaufbauten aufweisen.
  • Nach dem Bilden der ersten Steuergate-Elektroden weisen einige Ausführungsbeispiele ein selektives Ätzen von aufwärts-erstreckten Abschnitten der ersten Halbleiterschichten und der zweiten Halbleiterschichten, um mehrere vierte Gräben zu bilden, und ein Füllen der vierten Gräben mit einer dielektrischen Zwischenebenenschicht auf. Bei einigen Ausführungsbeispielen weist das Bilden der ersten Speicherknoten ein Bilden von mehreren ersten Tunnelisolierschichten an Oberflächen der ersten Halbleiterschichten innerhalb der ersten Gräben, ein Bilden von mehreren ersten Ladungsspeicherschichten, um jeweilige der ersten Tunnelisolierschichten zu bedecken, und ein Bilden von mehreren ersten Sperrisolierschichten, um jeweilige der ersten Ladungsspeicherschichten zu bedecken, auf. Einige Ausführungsbeispiele weisen ein Bilden von mehreren Bitleitungselektroden auf, die konfiguriert sind, um mit obersten Abschnitten von jeweiligen der ersten Halbleiterschichten elektrisch verbunden zu sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine perspektivische Ansicht einer nicht-flüchtigen Speichervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung.
  • 2 ist eine Querschnittsansicht entlang einer Linie II-II' der nicht-flüchtigen Speichervorrichtung, die in 1 dargestellt ist.
  • 3 bis 11 sind Querschnittsansichten, die Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird nun im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen Ausführungsbeispiele der Erfindung gezeigt sind, vollständiger beschrieben. Diese Erfindung sollte jedoch nicht als auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr vorgesehen, damit diese Offenbarung gründlich und komplett ist und Fachleuten den Schutzbereich der Erfindung vollständig vermittelt.
  • Es versteht sich von selbst, dass, obwohl die Ausdrücke „erste", „zweite" etc. hierin verwendet sein können, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Ausdrücke nicht begrenzt sein sollten. Diese Ausdrücke sind lediglich verwendet, um ein Element von einem anderen Element zu unterscheiden. Ein im Folgenden erörtertes erstes Element könnte somit als ein zweites Element ausgedrückt werden, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Zusätzlich sollen die Singularformen „ein(e)" und „der/die/das", wie hierin verwendet, auch die Pluralformen umfassen, außer wenn der Zusammenhang klar etwas anderes anzeigt. Es versteht sich ferner von selbst, dass der Ausdruck „aufweisen" oder „aufweist", wie hierin verwendet, nicht-begrenzend ist und ein(e(n)) oder mehrere Elemente, Schritte und/oder Funktionen umfasst, ohne ein(e(n)) oder mehrere nicht angegebene Elemente, Schritte und/oder Funktionen auszuschließen. Der Ausdruck „und/oder" umfasst einen beliebigen und alle Kombinationen eines oder mehrerer der zugeordneten aufgeführten Gegenstände.
  • Es versteht sich ferner von selbst, dass, wenn auf ein Element als mit einem anderen Element „verbunden" Bezug genommen ist, dasselbe mit dem anderen Element direkt verbunden sein kann oder dazwischenliegende Elemente anwesend sein können. Wenn im Gegensatz dazu auf ein Element als mit einem anderen Element „direkt verbunden" Bezug genommen ist, sind keine dazwischenliegenden Elemente anwesend. Es versteht sich ferner von selbst, dass die Größen und relativen Orientierungen der dargestellten Elemente nicht maßstäblich gezeigt sind, und dieselben wurden in einigen Fällen zu Zwecken einer Erklärung übertrieben. Gleiche Ziffern beziehen sich durchweg auf gleiche Elemente.
  • In den Figuren sind die Abmessungen von Aufbaukomponenten, die unter anderem Schichten und Regionen aufweisen, nicht maßstäblich und können übertrieben sein, um für eine Klarheit der Konzepte hierin zu sorgen. Es versteht sich ferner von selbst, dass, wenn auf eine Schicht als „an" einer anderen Schicht oder einem Substrat befindlich Bezug genommen ist, sich dieselbe direkt an der anderen Schicht oder dem Substrat befinden kann oder durch dazwischenliegende Schichten getrennt sein kann. Es versteht sich ferner von selbst, dass, wenn auf eine Schicht als „unter" einer anderen Schicht befindlich Bezug genommen ist, sich dieselbe direkt darunter befinden kann und auch eine oder mehrere dazwischenliegende Schichten anwesend sein können. Zusätzlich versteht sich ferner von selbst, dass, wenn auf eine Schicht als „zwischen" zwei Schichten befindlich Bezug genommen ist, dieselbe die einzige Schicht zwischen den zwei Schichten sein kann oder auch eine oder mehrere dazwischenliegende Schichten anwesend sein können.
  • Wenn nicht anders definiert, haben alle Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke), die hierin verwendet sind, die gleiche Bedeutung wie üblicherweise durch Fachleute in der Technik, zu der diese Erfindung gehört, verstanden. Es versteht sich ferner von selbst, dass Ausdrücke, wie jene, die in üblicherweise verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollten, die mit der Bedeutung derselben in dem Zusammenhang der relevanten Technik übereinstimmt, und nicht in einem idealisierten oder übermäßig formalen Sinn zu interpretieren sind, außer wenn dies hierin ausdrücklich so definiert ist.
  • 1 ist eine perspektivische Ansicht einer nicht-flüchtigen Speichervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung. 2 ist eine Querschnittsansicht entlang einer Linie II-II' der nicht-flüchtigen Speichervorrichtung, die in 1 dargestellt ist. Bezug nehmend auf 1 und 2 können an einem Substrat 105 Stapelaufbauten S1, S2 und S3, die mehrere erste Halbleiterschichten 120 und zweite Halbleiterschichten 115 aufweisen, vorgesehen sein. Die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 können auf dem Substrat 105 abwechselnd gestapelt sein. Zwischen die Stapelaufbauten S1, S2 und S3 kann eine Vorrichtungstrennungsschicht 160 gebracht sein.
  • Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 als Source- und Drain-Regionen verwendet sein, und die zweiten Halbleiterschichten 115 können als eine Kanalregion verwendet sein. Oberste Abschnitte der ersten Halbleiterschichten 120 können unter Verwendung von ersten Kontaktstöpseln 170 mit Bitleitungselektroden 175 elektrisch verbunden sein. Die ersten Halbleiterschichten 120 können einen ersten Leitfähigkeitstyp haben, und die zweiten Halbleiterschichten 115 können einen zweiten Leitfähigkeitstyp haben, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp können unterschiedliche Typen aufweisen, die aus beispielsweise einem n-Typ und/oder einem p-Typ ausgewählt sind.
  • Die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 können in einer Epitaxieschicht unter Verwendung unterschiedlicher Materialien gebildet sein, um eine Ätzselektivität zu haben. Die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 können beispielsweise unterschiedliche Schichten aufweisen, die aus einer Silizium-(Si-)Epitaxieschicht und einer Silizium-Germanium-(SiGe-)Epitaxieschicht ausgewählt sind.
  • Das Substrat 105 kann aus dem gleichen Material gebildet sein wie ein Material, das bei dem Bilden der ersten Halbleiterschichten 120 und/oder der zweiten Halbleiterschichten 115 verwendet ist. Wenn beispielsweise eine der zweiten Halbleiterschichten 115 direkt an dem Substrat 105 gebildet ist, kann das Substrat 105 einen ersten Leitfähigkeitstyp haben, der im Wesentlichen der gleiche wie jener der ersten Halbleiterschichten 120 ist. Bei einigen Ausführungsbeispielen kann somit das Substrat 105 als Source- und/oder Drain-Regionen verwendet sein. Bei einigen Ausführungsbeispielen kann das Substrat 105 ferner aus einem Isoliermaterial gebildet sein. In dieser Hinsicht sehen einige Ausführungsbeispiele vor, dass eine der ersten Halbleiterschichten 120 direkt an dem Substrat 105 gebildet sein kann.
  • Die zweiten Halbleiterschichten 115 können von beiden Enden der ersten Halbleiterschichten 120 auf eine vorbestimmte Tiefe ausgenommen sein. Insofern können zwischen den ersten Halbleiterschichten 120 in den Räumen, wo die zweiten Halbleiterschichten 115 von den Enden der ersten Halbleiterschichten 120 ausgenommen sind, mehrere erste Gräben (122 von 5) und zweite Gräben (124 von 5) definiert sein. Bei einigen Ausführungsbeispielen kann somit die Breite der zweiten Halbleiterschichten 115 kleiner als die Breite der ersten Halbleiterschichten 120 sein.
  • Bei einigen Ausführungsbeispielen können die zweiten Halbleiterschichten 115 in lediglich ein Ende der ersten Halbleiterschichten 120 ausgenommen sein, so dass entweder die ersten Gräben 122 oder die zweiten Gräben 124 weggelassen sein können. Bei einigen Ausführungsbeispielen können die anderen Enden der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten 115 nicht aufeinander ausgerichtet sein. In dieser Hinsicht können die Breite der zweiten Halbleiterschichten 115 und die Breite der ersten Halbleiterschichten 120 beliebig ausgewählt sein.
  • An mindestens den Oberflächen der zweiten Halbleiterschichten 115 innerhalb der ersten Gräben 122 können mehrere erste Speicherknoten 140a und zweite Speicherknoten 140b gebildet sein. Bei einigen Ausführungsbeispielen können die ersten Speicher knoten 140a und die zweiten Speicherknoten 140b weiter auf die Oberflächen der ersten Halbleiterschichten 120 innerhalb der ersten Gräben 122 erstreckt sein.
  • In 1 sind die ersten Speicherknoten 140a und die zweiten Speicherknoten 140b als eine Schicht dargestellt. Bei einigen Ausführungsbeispielen, wie in 2 dargestellt, können die ersten Speicherknoten 140a mehrere Tunnelisolierschichten 125a, Ladungsspeicherschichten 130a und/oder Sperrisolierschichten 135a aufweisen. Einige Ausführungsbeispiele sehen vor, dass die zweiten Speicherknoten 140b mehrere Tunnelisolierschichten 125b, Ladungsspeicherschichten 130b und/oder Sperrisolierschichten 135b aufweisen können.
  • Bei einigen Ausführungsbeispielen können die Tunnelisolierschichten 125a und 125b an den Oberflächen der ersten Halbleiterschichten 120 gebildet sein und können sich auf die Oberflächen der zweiten Halbleiterschichten 115 erstrecken. Einige Ausführungsbeispiele sehen vor, dass die Ladungsspeicherschichten 130a und 130b die Tunnelisolierschichten 125a und 125b bedecken können. Bei einigen Ausführungsbeispielen können die Sperrisolierschichten 135a und 135b die Ladungsspeicherschichten 130a und 130b bedecken.
  • Einige Ausführungsbeispiele sehen vor, dass die Tunnelisolierschichten 125a und 125b und/oder die Sperrisolierschichten 135a und 135b eine Oxidschicht, eine Nitridschicht und/oder eine hochdielektrische Schicht aufweisen. Bei einigen Ausführungsbeispielen kann die hochdielektrische Schicht eine Isolierschicht bezeichnen, die eine höhere dielektrische Konstante als eine dielektrische Konstante der Oxidschicht und/oder der Nitridschicht hat. Einige Ausführungsbeispiele sehen vor, dass die Ladungsspeicherschichten 130a und 130b ein Polysilizium, eine Nitridschicht, einen Punkteaufbau und/oder einen nanokristallinen Aufbau aufweisen können. Der Punkteaufbau und der nanokristalline Aufbau können Metall- und/oder Halbleiter-Mikroaufbauten aufweisen.
  • Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a an den ersten Speicherknoten 140a gebildet sein, um die Gräben 122 zu füllen. Die zweiten Steuergate-Elektroden 150b können an den zweiten Speicherknoten 140b gebildet sein, um die zweiten Gräben 124 zu füllen. Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und/oder die zweiten Steuergate-Elektroden 150b eine leitfähige Schicht, wie ein Polysilizium, ein Metall und/oder ein Metallsilizid, aufweisen.
  • Einige Ausführungsbeispiele sehen vor, dass sich die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b zu den Außenseiten der ersten Halbleiterschichten 120 erstrecken können und gebogen sein können. In dieser Hinsicht können die zweiten Steuergate-Elektroden 150b in einer Aufwärtsrichtung an dem Substrat 105 angeordnet sein. Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b gebildet sein, um im Wesentlichen eine „L"-Form zu haben. Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b nicht vertikal gebogen sein und können in einem vorbestimmten Winkel mit einem Anstieg vorgesehen sein. Wie in 1 dargestellt, kann sich gemäß einigen Ausführungsbeispielen die Aufwärtsanordnung der zweiten Steuergate-Elektroden 150b auf die Form der ersten Steuergate-Elektroden 150a beziehen.
  • Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b voneinander getrennt sein. Demgemäß können Längen der ersten Steuergate-Elektroden 150a und der zweiten Steuergate-Elektroden 150b reduziert sein, wenn dieselben von dem Substrat 105 hin zu einer Aufwärtsrichtung betrachtet werden. Dank der im Wesentlichen „L"-Form kann die Schaltungsverteilung der ersten Steuergate-Elektroden 150a und der zweiten Steuergate-Elektroden 150b ohne weiteres durchgeführt werden. Die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b können beispielsweise unter Verwendung von Kontakstöpseln 180 mit Wortleitungselektroden (nicht gezeigt) elektrisch verbunden sein.
  • Die nicht-flüchtige Speichervorrichtung gemäß einigen Ausführungsbeispielen kann einen NAND-Array-Aufbau haben. Die Stapelaufbauten S1, S2 und S3 der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten können jeweils ein Paar von NAND-Ketten konstituieren. Bei einigen Ausführungsbeispielen können mehrere Speichertransistoren mit einer NAND-Kette an dem Substrat 105 vertikal in Reihe geschaltet sein. In 1 ist die Zahl von Speichertransistoren veranschaulichend.
  • Bei den Stapelaufbauten S1, S2 und S3 können NAND-Ketten an dem Substrat 105 vertikal angeordnet sein. Bei nicht-flüchtigen Speichervorrichtungen mit den Stapelaufbauten S1, S2 und S3 kann der Bereich einer NAND-Kette, der in dem Substrat 105 eingenommen ist, verglichen mit einem allgemeinen planaren Aufbau stark reduziert sein. Demgemäß kann eine Integration von nicht-flüchtigen Speichervorrichtungen erhöht sein.
  • Bei einigen Ausführungsbeispielen können bei den Stapelaufbauten S1, S2 und S3 die Höhen der zweiten Halbleiterschichten 115 angepasst werden, so dass Kanallängen von Speichertransistoren ohne weiteres angepasst werden können. Auf diese Art und Weise können die Kanallängen der Speichertransistoren erhöht werden, ohne den Bereich der Speichertransistoren, der an dem Substrat 105 eingenommen ist, zu erhöhen. Demgemäß kann der Kurzkanaleffekt eines Speichertransistors unterdrückt werden. Einige Ausführungsbeispiele sehen ferner vor, dass die Höhen der ersten Halbleiterschichten 120 angepasst werden können, so dass der vertikale Trennungsabstand des Speichertransistors angepasst werden kann. Insofern kann eine Kreuzkopplung oder eine Störung, die zwischen benachbarten Speichertransistoren auftreten kann, reduziert werden. In dieser Hinsicht kann die Zuverlässigkeit der nicht-flüchtigen Speichervorrichtung verbessert werden.
  • 3 bis 11 sind Querschnittsansichten, die Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellen. Bezug nehmend auf 3 kann an einem Teil eines Sub strats 105 eine Säulenisolierschicht 110 gebildet werden. Anschließend können auf dem Substrat 105 mit der Säulenisolierschicht 110 erste Halbleiterschichten 120 und zweite Halbleiterschichten 115 abwechselnd gestapelt werden. Insofern kann ein Teil der ersten Halbleiterschichten 120 und/oder der zweiten Halbleiterschichten 115 in einer oberen Richtung entlang der Säulenisolierschicht 110 an dem Substrat 105 angeordnet werden.
  • Bei einigen Ausführungsbeispielen kann die Säulenisolierschicht 110 durch Bilden einer Nitridschicht und dann Strukturieren der Nitridschicht gebildet werden. Die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 können aus Epitaxieschichten gebildet werden. Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 aus Silizium-(Si-)Epitaxieschichten gebildet werden, und die zweiten Halbleiterschichten 115 können aus Silizium-Germanium-(SiGe-)Epitaxieschichten gebildet werden. Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 aus SiGe-Epitaxieschichten gebildet werden, und die zweiten Halbleiterschichten 115 können aus Silizium-Epitaxieschichten gebildet werden. Einige Ausführungsbeispiele sehen vor, dass jede der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten 115 hinsichtlich einander eine Ätzselektivität haben können.
  • Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 einen ersten Leitfähigkeitstyp haben, und die zweiten Halbleiterschichten 115 können einen zweiten Leitfähigkeitstyp haben, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Einige Ausführungsbeispiele sehen vor, dass die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115, während dieselben abgelagert werden und/oder nachdem dieselben abgelagert sind, mit Störstellen eines ersten Leitfähigkeitstyps bzw. eines zweiten Leitfähigkeitstyps dotiert werden können. Bei einigen Ausführungsbeispielen kann, bevor die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 gebildet werden, das Substrat 105 mit den Störstellen des ersten Leitfähigkeitstyps dotiert werden.
  • Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 aus dem gleichen Material gebildet werden. Die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 können beispielsweise auch durch ordnungsgemäßes Ätzen eines Volumenhalbleiter-Wafers gebildet werden.
  • Bezug nehmend auf 4 können die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 so strukturiert werden, dass ein Teil einer oberen Oberfläche des Substrats 105 freigelegt werden kann. Bei einigen Ausführungsbeispielen können nach dem Strukturieren die Breiten der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten 115 zwischen 50 nm und 150 nm liegen. Anschließend können die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 an der Säulenisolierschicht 110 entfernt werden. Einige Ausführungsbeispiele sehen vor, dass die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 unter Verwendung eines chemisch-mechanischen Polierens (CMP) planarisiert werden können, um die Säulenisolierschicht 110 freizulegen.
  • Bezug nehmend auf 5 können die zweiten Halbleiterschichten 115 von beiden Enden der ersten Halbleiterschichten 120 ausgenommen werden, so dass eine Mehrzahl von ersten Gräben 122 und eine Mehrzahl von zweiten Gräben 124 gebildet werden können. Bei einigen Ausführungsbeispielen können die ersten Gräben 122 und die zweiten Gräben 124 basierend auf den zweiten Halbleiterschichten 115 auf entgegengesetzten Seiten angeordnet werden. Demgemäß können die ersten Gräben 122 und die zweiten Gräben 124 zwischen den ersten Halbleiterschichten 120 definiert werden. Bei einigen Ausführungsbeispielen können die ersten Halbleiterschichten 120 als Source- und/oder Drain-Regionen verwendet sein, und die zweiten Halbleiterschichten 115 können als eine Kanalregion verwendet sein.
  • Bei einigen Ausführungsbeispielen können die zweiten Halbleiterschichten 115 lateral auf eine vorbestimmte Tiefe isotrop geätzt werden, so dass die ersten Gräben 122 und die zweiten Gräben 124 gleichzeitig gebildet werden können. Einige Ausführungsbeispiele sehen vor, dass das isotrope Ätzen ein Nassätzen und/oder ein chemisches Trockenätzen sein kann. Bei einigen Ausführungsbeispielen können die ersten Gräben 122 und die zweiten Gräben 124 symmetrisch gebildet werden. Einige Ausführungsbeispiele sehen vor, dass die lateralen Tiefen der ersten Gräben 122 und der zweiten Gräben 124 zwischen 20 nm und 40 nm liegen können. Bei einigen Ausführungsbeispielen können die verbleibenden zweiten Halbleiterschichten 115 als eine Kanalregion verwendet sein.
  • Bei einigen Ausführungsbeispielen können entweder die ersten Gräben 122 oder die zweiten Gräben 124 weggelassen sein. In dieser Hinsicht kann ein Ende von jeder der ersten Halbleiterschichten 120 und/oder der zweiten Halbleiterschichten 115 unter Verwendung einer Maskenschicht (nicht gezeigt) geschützt werden, und das andere Ende von jeder der zweiten Halbleiterschichten 115 kann lateral auf eine vorbestimmte Tiefe geätzt werden, um die ersten Gräben 122 oder die zweiten Gräben 124 zu bilden.
  • Bezug nehmend auf 6 können an den Oberflächen der zweiten Halbleiterschichten 115 innerhalb der ersten Gräben 122 mehrere erste Speicherknoten 140a gebildet werden. Die ersten Speicherknoten 140a können beispielsweise, wie in 2 dargestellt, mehrere erste Tunnelisolierschichten 125a, mehrere erste Ladungsspeicherschichten 130a und/oder mehrere erste Sperrisolierschichten 135a aufweisen.
  • Gleichzeitig mit dem Bilden der ersten Speicherknoten 140a können an den Oberflächen der ersten Halbleiterschichten 120 innerhalb der zweiten Gräben 124 mehrere zweite Speicherknoten 140b gebildet werden. Die zweiten Speicherknoten 140b können beispielsweise, wie in 2 dargestellt, mehrere zweite Tunnelisolierschichten 125b, mehrere zweite Ladungsspeicherschichten 130b und/oder mehrere zweite Sperrisolierschichten 135b aufweisen.
  • Bei einigen Ausführungsbeispielen können sich die ersten Speicherknoten 140a auf die Oberflächen der ersten Halbleiterschichten 120 innerhalb der ersten Gräben 122 erstrecken. Einige Ausführungsbeispiele sehen vor, dass sich die zweiten Speicherknoten 140b auf die Oberflächen der ersten Halbleiterschichten 120 innerhalb der zweiten Gräben 124 erstrecken können.
  • Wenn die ersten Speicherknoten 140a und die zweiten Speicherknoten 140b gleichzeitig aus dem gleichen Material gebildet werden, kann die Zahl von Prozessen reduziert werden, und es kann eine wirtschaftliche Verbesserung realisiert werden. Bei einigen Ausführungsbeispielen können die ersten Speicherknoten 140a und die zweiten Speicherknoten 140b aus unterschiedlichen Materialien in einer beliebigen Folge gebildet werden.
  • Einige Ausführungsbeispiele sehen vor, dass an den ersten Speicherknoten 140a mehrere erste Steuergate-Elektroden 150a gebildet werden können, um die ersten Gräben 122 zu Pillen, und an den zweiten Speicherknoten 140b mehrere zweite Steuergate-Elektroden 150b gebildet werden können, um die zweiten Gräben 124 zu füllen. Die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b können sich zu der Außenseite von bestimmten der ersten Halbleiterschichten 120 erstrecken und/oder können sich in einer Aufwärtsrichtung entlang der Säulenisolierschicht 110 auf das Substrat 105 erstrecken. Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b gebildet werden, um im Wesentlichen eine „L"-Form zu haben.
  • Bei einigen Ausführungsbeispielen kann eine leitfähige Schicht, wie ein Polysilizium, ein Metall und/oder ein Metallsilizid, gebildet werden, um die ersten Gräben 122 und/oder die zweiten Gräben 124 zu füllen. Einige Ausführungsbeispiele sehen vor, dass die leitfähige Schicht so strukturiert und/oder planarisiert werden kann, dass die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b gleichzeitig gebildet werden können. Wenn die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b gleichzeitig aus dem gleichen Material gebildet werden, kann die Zahl von Prozessen reduziert werden, und es kann ein wirtschaftlicher Nutzen realisiert werden. Bei einigen Ausführungsbeispielen können die ersten Steuergate-Elektroden 150a und die zweiten Steuergate-Elektroden 150b aus unterschiedlichen leitfähigen Schichten in einer beliebigen Folge gebildet werden.
  • Bezug nehmend auf 7 können die ersten Halbleiterschichten 120 und die zweiten Halbleiterschichten 115 in mehrere Stapelaufbauten S1, S2 und S3 geteilt sein. Bei einigen Ausführungsbeispielen können die Stapelaufbauten S1, S2 und S3 mit einer Ätzmaske (nicht gezeigt) bedeckt werden. Auf diese Art und Weise können vorbestimmte Abschnitte der ersten Halbleiterschichten 120 und/oder der zweiten Halbleiterschichten 115, die von den ersten und zweiten Steuergate-Elektroden 150a und 150b freigelegt sind, selektiv erstgeätzt werden, wodurch Nuten (engl.: grooves) 157 gebildet werden. Anschließend können Abschnitte der ersten Halbleiterschichten 120 zwischen den ersten Steuergate-Elektroden 150a und den zweiten Steuergate-Elektroden 150b selektiv zweitgeätzt werden, um mit den Nuten 157 verbunden zu werden.
  • Bei einigen Ausführungsbeispielen kann das Erstätzen ein anisotropes Ätzen sein, und das Zweitätzen kann ein isotropes Ätzen sein. Das anisotrope Ätzen kann ein Trockenätzen aufweisen, und das isotrope Ätzen kann ein Nassätzen oder ein chemisches Trockenätzen aufweisen.
  • Bezug nehmend auf 8 kann zwischen die Stapelaufbauten S1, S2 und S3 eine Vorrichtungstrennungsschicht 160 gefüllt werden. Bei einigen Ausführungsbeispielen kann die Vorrichtungstrennungsschicht 160 durch Vergraben einer Isolierschicht an dem Substrat 105, um die Nuten 157 und die dritten Gräben 155 zu vergraben, und dann durch Planarisieren und/oder Strukturieren der Isolierschicht gebildet werden. Einige Ausführungsbeispiele sehen vor, dass die Vorrichtungstrennungsschicht 160 eine Oxidschicht, eine Nitridschicht und/oder eine hochdielektrische Schicht aufweisen kann.
  • Bezug nehmend auf 9 kann die Aufwärtsanordnung der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten 115 selektiv entfernt werden. Insofern können bei einigen Ausführungsbeispielen zwischen den ersten Steuergate-Elektroden 150a mehrere vierte Gräben 163 gebildet werden. Einige Ausführungsbeispiele sehen vor, dass die Aufwärtsanordnung der ersten Halbleiterschichten 120 und der zweiten Halbleiterschichten 115 unter Verwendung eines Trockenätzens entfernt werden kann. Bei einigen Ausführungsbeispielen kann anschließend an das Trockenätzen ein Nassätzen durchgeführt werden.
  • Bezug nehmend auf 10 können dielektrische Zwischenebenen-(engl.: interlevel dielectric; ILD) Schichten 165 gebildet werden, um die vierten Gräben 163 zu vergraben. Bei einigen Ausführungsbeispielen können die ILD-Schichten 165 durch Bilden und Planarisieren einer Oxidschicht, einer Nitridschicht und/oder einer hochdielektrischen Schicht gebildet werden. In dieser Hinsicht können die ersten Steuergate-Elektroden 150a, die eine Verbindungsleitung konstituieren, zuverlässig voneinander isoliert werden.
  • Bei einigen Ausführungsbeispielen können das Bilden der Nuten 157 und der dritten Gräben 155 von 7 und das Bilden der vierten Gräben 163 von 9 gleichzeitig durchgeführt werden. Einige Ausführungsbeispiele sehen vor, dass das Bilden der Vorrichtungstrennungsschicht 160 von 8 und das Bilden der ILD-Schichten 165 von 10 gleichzeitig durchgeführt werden können.
  • Bezug nehmend auf 11 können Bitleitungselektroden 175 gebildet werden, um mit obersten Abschnitten der ersten Halbleiterschichten 120, die Stapelaufbauten haben, elektrisch verbunden zu sein. Bei einigen Ausführungsbeispielen können an den obersten Abschnitten der ersten Halbleiterschichten 120 erste Kontaktstöpsel 170 gebildet werden. Einige Ausführungsbeispiele sehen vor, dass die Bitleitungselektroden 175 an den ersten Kontaktstöpseln 170 gebildet werden können. Bei einigen Ausführungsbeispielen können an den ersten Steuergate-Elektroden 150a zweite Kontaktstöpsel 180 gebildet werden. An den zweiten Kontaktstöpseln 180 können Wortleitungselektroden (nicht gezeigt) gebildet werden.
  • Das Bilden der zweiten Steuergate-Elektroden 150b, um im Wesentlichen eine „L"-Form zu haben, ist in 3 bis 11 weggelassen. Einige Ausführungsbeispiele sehen vor, dass durch Bilden der ersten Steuergate-Elektroden 150a, um im Wesentlichen eine „L”-Form zu haben, ohne weiteres der „L"-Form-Aufbau der zweiten Steuergate-Elektroden 150b gebildet werden kann.
  • Wie im Vorhergehenden beschrieben, können nicht-flüchtige Speichervorrichtungen gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung Stapelaufbauten aufweisen und können, verglichen mit allgemeinen planaren Aufbauten, eine höhere Integration liefern. Bei einigen Ausführungsbeispielen kann beispielsweise eine NAND-Kette vertikal an einem Substrat angeordnet sein.
  • Nicht-flüchtige Speichervorrichtungen können zusätzlich eine hohe Zuverlässigkeit liefern. Bei einigen Ausführungsbeispielen können beispielsweise die Kanallängen der Speichertransistoren angepasst werden, und ein Kurzkanaleffekt kann reduziert und/oder unterdrückt werden. Zusätzlich kann ein vertikaler Trennungsabstand zwischen Speichertransistoren angepasst werden, und eine Kreuzkopplung und/oder Störung, die zwischen benachbarten Speichertransistoren auftreten kann, kann reduziert werden.
  • Obwohl die vorliegende Erfindung im Hinblick auf spezifische Ausführungsbeispiele beschrieben wurde, soll die vorliegende Erfindung durch die hierin beschriebenen Ausführungsbeispiele nicht begrenzt sein. Der Schutzbereich kann somit durch die folgenden Ansprüche bestimmt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - KR 10-2007-0030047 [0001]

Claims (26)

  1. Nicht-flüchtige Speichervorrichtung mit: einer Mehrzahl von ersten Halbleiterschichten (120), die auf einem Substrat (105) gestapelt sind; einer Mehrzahl von zweiten Halbleiterschichten (115), die jeweils zwischen die Mehrzahl von ersten Halbleiterschichten (120) gebracht sind und von einem Ende jeder der Mehrzahl von ersten Halbleiterschichten (120) ausgenommen sind, um zwischen der Mehrzahl von ersten Halbleiterschichten (120) eine Mehrzahl von ersten Gräben (122) zu definieren; einer Mehrzahl von ersten Speicherknoten (140a) an Oberflächen der zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von ersten Gräben (122); und einer Mehrzahl von ersten Steuergate-Elektroden (150a), die an der Mehrzahl von ersten Speicherknoten (140a) gebildet sind, um die Mehrzahl von ersten Gräben (122) zu füllen.
  2. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der die Mehrzahl von ersten Halbleiterschichten (120) einen ersten Leitfähigkeitstyp hat und die Mehrzahl von zweiten Halbleiterschichten (115) einen zweiten Leitfähigkeitstyp hat, der dem ersten Leitfähigkeitstyp im Wesentlichen entgegengesetzt ist.
  3. Nicht-flüchtige Speichervorrichtung nach Anspruch 2, bei der die Mehrzahl von ersten Halbleiterschichten (120) Source- und/oder Drain-Regionen aufweist und die Mehrzahl von zweiten Halbleiterschichten (115) eine Kanalregion aufweist.
  4. Nicht-flüchtige Speichervorrichtung nach Anspruch 2, bei der das Substrat (105) ein erstes Material aufweist, die Mehrzahl von ersten Halbleiterschichten (120) das erste Material aufweist und die Mehrzahl von zweiten Halbleiterschichten (115) zwischen das Substrat (105) und die ersten Halbleiterschichten (120) gebracht ist.
  5. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der sich die Mehrzahl von ersten Steuergate-Elektroden (150a) zu Außenseiten der Mehrzahl von ersten Halbleiterschichten (120) erstreckt und gebogen ist, um in einer Aufwärtsrichtung auf dem Substrat (105) angeordnet zu sein.
  6. Nicht-flüchtige Speichervorrichtung nach Anspruch 5, bei der die Mehrzahl von ersten Steuergate-Elektroden (150a) gebildet ist, um im Wesentlichen eine „L"-Form zu haben.
  7. Nicht-flüchtige Speichervorrichtung nach Anspruch 5, ferner mit einer dielektrischen Zwischenebenenschicht (165), die zwischen Abschnitte der Mehrzahl von ersten Steuergate-Elektroden (150a) außerhalb der Mehrzahl von ersten Halbleiterschichten (120) gebracht ist.
  8. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der sich die Mehrzahl von ersten Speicherknoten (140a) weiter auf Oberflächen der Mehrzahl von zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von ersten Gräben (122) erstreckt.
  9. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der die Mehrzahl von ersten Speicherknoten (140a) folgende Merkmale aufweist: eine Mehrzahl von ersten Tunnelisolierschichten (125a); eine Mehrzahl von ersten Ladungsspeicherschichten (130a), die jeweilige der Mehrzahl von ersten Tunnelisolierschichten (125a) bedecken; und eine Mehrzahl von ersten Sperrisolierschichten (135a), die jeweilige der Mehrzahl von ersten Ladungsspeicherschichten (130a) bedecken.
  10. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, ferner mit einer Mehrzahl von Bitleitungselektroden (175), die konfiguriert sind, um mit obersten Abschnitten von jeweiligen der Mehrzahl von ersten Halbleiterschichten (120) elektrisch verbunden zu sein.
  11. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der die Mehrzahl von ersten Halbleiterschichten (120) und die Mehrzahl von zweiten Halbleiterschichten (115) unterschiedliche, aus einer Si-(Silizium-)Epitaxieschicht und einer SiGe-(Silizium-Germanium-)Epitaxieschicht ausgewählte aufweisen.
  12. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, bei der die Mehrzahl von zweiten Halbleiterschichten (115) weiter von einem anderen Ende jeder der Mehrzahl von ersten Halbleiterschichten (120) ausgenommen ist, um zwischen der Mehrzahl von ersten Halbleiterschichten (120) eine Mehrzahl von zweiten Gräben (124) zu definieren, wobei die Mehrzahl von zweiten Gräben (124) auf entge gengesetzten Seiten der Mehrzahl von ersten Gräben (122) positioniert ist und zwischen der Mehrzahl von ersten Halbleiterschichten (120) liegt.
  13. Nicht-flüchtige Speichervorrichtung nach Anspruch 12, bei der Breiten der Mehrzahl von zweiten Halbleiterschichten (115) kleiner als Breiten der Mehrzahl von ersten Halbleiterschichten (120) sind.
  14. Nicht-flüchtige Speichervorrichtung nach Anspruch 2, ferner mit: einer Mehrzahl von zweiten Speicherknoten (140b) an Oberflächen der zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von zweiten Gräben (124); und einer Mehrzahl von zweiten Steuergate-Elektroden (150b), die an der Mehrzahl von zweiten Speicherknoten (140b) gebildet sind, um die Mehrzahl von zweiten Gräben (124) zu füllen.
  15. Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung, mit folgenden Schritten: abwechselndes Stapeln einer Mehrzahl von ersten Halbleiterschichten (120) und einer Mehrzahl von zweiten Halbleiterschichten (115) auf einem Substrat (105); Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115) von einem Ende jeder der Mehrzahl von ersten Halbleiterschichten (120), um zwischen der Mehrzahl von ersten Halbleiterschichten (120) eine Mehrzahl von ersten Gräben (122) zu definieren; Bilden einer Mehrzahl von ersten Speicherknoten (140a) an Oberflächen der zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von ersten Gräben (122); und Bilden einer Mehrzahl von ersten Steuergate-Elektroden (150a) an der Mehrzahl von ersten Speicherknoten (140a), um die Mehrzahl von ersten Gräben (122) zu füllen.
  16. Verfahren nach Anspruch 15, bei dem die Mehrzahl von ersten Halbleiterschichten (120) einen ersten Leitfähigkeitstyp hat und die Mehrzahl von zweiten Halbleiterschichten (115) einen zweiten Leitfähigkeitstyp hat, der dem ersten Leitfähigkeitstyp im Wesentlichen entgegengesetzt ist.
  17. Verfahren nach Anspruch 15, bei dem die Mehrzahl von ersten Halbleiterschichten (120) und die Mehrzahl von zweiten Halbleiterschichten (115) unterschiedliche, aus einer Si-(Silizium-)Epitaxieschicht und einer SiGe-(Silizium-Germanium-)Epitaxieschicht ausgewählte aufweisen.
  18. Verfahren nach Anspruch 15, das nach dem Stapeln der Mehrzahl von ersten Halbleiterschichten (120) und der Mehrzahl von zweiten Halbleiterschichten (115) ferner ein weiteres Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115) von anderen Enden der Mehrzahl von ersten Halbleiterschichten (120) aufweist, um zwischen der Mehrzahl von ersten Halbleiterschichten (120) eine Mehrzahl von zweiten Gräben (124) zu definieren, die auf im Wesentlichen entgegengesetzten Seiten zu der Mehrzahl von ersten Gräben (122) positioniert sind.
  19. Verfahren nach Anspruch 18, bei dem das Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115), um die Mehrzahl von ersten Gräben (122) zu definieren, und das weitere Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115), um die Mehrzahl von zweiten Gräben (124) zu definieren, gleichzeitig durchgeführt werden.
  20. Verfahren nach Anspruch 18, bei dem das Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115), um die Mehrzahl von ersten Gräben (122) zu definieren, und das weitere Ausnehmen der Mehrzahl von zweiten Halbleiterschichten (115), um die Mehrzahl von zweiten Gräben (124) zu definieren, ein isotropes Ätzen verwenden.
  21. Verfahren nach Anspruch 18, ferner mit folgenden Schritten: Bilden einer Mehrzahl von zweiten Speicherknoten (140b) an Oberflächen der zweiten Halbleiterschichten (115) innerhalb der Mehrzahl von zweiten Gräben (124); und Bilden einer Mehrzahl von zweiten Steuergate-Elektroden (150b) an der Mehrzahl von zweiten Speicherknoten (140b), um die Mehrzahl von zweiten Gräben (124) zu füllen.
  22. Verfahren nach Anspruch 15, bei dem das Stapeln der Mehrzahl von ersten Halbleiterschichten (120) und der Mehrzahl von zweiten Halbleiterschichten (115) ein Erstrecken der Mehrzahl von ersten Halbleiterschichten (120) und der Mehrzahl von zweiten Halbleiterschichten (115) auf das Substrat (105) in einer Aufwärtsrichtung entlang einer Säulenisolierschicht (110) auf dem Substrat (105) aufweist.
  23. Verfahren nach Anspruch 22, das nach dem Bilden der Mehrzahl von ersten Steuergate-Elektroden (150a) ferner folgende Schritte aufweist: Bilden einer Mehrzahl von dritten Gräben (155) zwischen der Mehrzahl von ersten Steuergate-Elektroden (150a), um die Mehrzahl von ersten Halbleiterschichten (120) und die Mehrzahl von zweiten Halbleiterschichten (115) in eine Mehrzahl von Stapelaufbauten (S1, S2, S3) zu klassifizieren; und Füllen einer Vorrichtungstrennungsschicht (160) in die dritten Gräben (155) zwischen der Mehrzahl von Stapelaufbauten (S1, S2, S3).
  24. Verfahren nach Anspruch 22, das nach dem Bilden der Mehrzahl von ersten Steuergate-Elektroden (150a) ferner folgende Schritte aufweist: selektives Ätzen von aufwärts-erstreckten Abschnitten der Mehrzahl von ersten Halbleiterschichten (120) und der Mehrzahl von zweiten Halbleiterschichten (115), um eine Mehrzahl von vierten Gräben (163) zu bilden; und Füllen der Mehrzahl von vierten Gräben (163) mit einer dielektrischen Zwischenebenenschicht (165).
  25. Verfahren nach Anspruch 15, bei dem das Bilden der Mehrzahl von ersten Speicherknoten (140a) folgende Schritte aufweist: Bilden einer Mehrzahl von ersten Tunnelisolierschichten (125a) an Oberflächen der Mehrzahl von ersten Halbleiterschichten (120) innerhalb der Mehrzahl von ersten Gräben (122); Bilden einer Mehrzahl von ersten Ladungsspeicherschichten (130a), um jeweilige der Mehrzahl von ersten Tunnelisolierschichten (125a) zu bedecken; und Bilden einer Mehrzahl von ersten Sperrisolierschichten (135a), um jeweilige der Mehrzahl von ersten Ladungsspeicherschichten (130a) zu bedecken.
  26. Verfahren nach Anspruch 15, das ferner ein Bilden einer Mehrzahl von Bitleitungselektroden (175) aufweist, die konfiguriert sind, um mit obersten Abschnitten von jeweiligen der Mehrzahl von ersten Halbleiterschichten (120) elektrisch verbunden zu sein.
DE102008015708A 2007-03-27 2008-03-26 Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür Withdrawn DE102008015708A1 (de)

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