DE102007022095A1

DE102007022095A1 - Integrierte Schaltkreise und Verfahren zum Herstellen derselben

Info

Publication number: DE102007022095A1
Application number: DE102007022095A
Authority: DE
Inventors: Nicolas Dr. Nagel; Michael Dr. Specht; Franz Dr. Hofmann; Thomas Mikolajick
Original assignee: Qimonda Flash GmbH; Qimonda AG
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-04-19
Filing date: 2007-05-11
Publication date: 2008-10-30
Anticipated expiration: 2027-05-12
Also published as: DE102007063640B9; US7714377B2; DE102007063640B4; US20080259687A1; DE102007063640A1; DE102007022095B4

Abstract

In einem Ausführungsbeispiel der Erfindung weist ein integrierter Schaltkreis eine Speicherzellenanordnung auf, wobei die Speicherzellenanordnung aufweist eine Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, und wobei die Finnenstruktur aufweist eine erste Isolationsschicht, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweiten Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, sowie einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Ferner weist die Speicherzr auf, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs bedeckt und mindestens einen Teil des zweiten aktiven Bereichs bedeckt, sowie ein Steuer-Gate, welches neben der Ladungsspeicher-Schichtenstruktur angeordnet ist.

Description

Die Erfindung betrifft integrierte Schaltkreise und Verfahren zum Herstellen derselben.
In US 2007/0018201 A1 sind nicht-flüchtige Speicherzellen und Verfahren zum Herstellen nicht-flüchtiger Speicherzellen beschrieben, bei dem auf einem Bulk-Substrat ein NAND-Speicherzellen-String nicht-flüchtiger Speicherzellen vorgesehen ist. Gemäß US 2007/0018201 A1 sind die gestapelten nicht-flüchtigen Speicherzellen auf einem Halbleiter-Wafer gebildet mit einem Bulk-Halbleitersubstrat und einer SOI-Halbleiterschicht (SOI: silicon-on-insulator; Silizium-auf-Isolator). Die gestapelten nicht-flüchtigen Speicherzellen sind als ein Bulk-Finnen-Feldeffekttransistor und ein SOI-Finnen-Feldeffekttransistor, welcher auf dem Bulk-Finnen-Feldeffekttransistor und ein SOI-Finnen-Feldeffekttransistor, welcher auf den Bulk-Finnen-Feldeffekttransistor, welcher auf dem Bulk-Finnen-Feldeffekttransistor angeordnet ist, ausgebildet. Sowohl der Bulk-Finnen-Feldeffekttransistor als auch der SOI-Finnen-Feldeffekttransistor sind mit einer gemeinsamen Ladungsfängerschicht (Charge Trapping-Schicht) verbunden. Eine Wortleitung mit Seitenwänden ist auf der strukturierten Ladungsfängerschicht angeordnet und eine Spacer-Oxidschicht ist auf den Seitenwänden der Wortleitung angeordnet.
Gemäß einem Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis vorgesehen mit einer Speicherzellenanordnung. Die Speicherzellenanordnung weist eine Finnenstruktur auf, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die Finnenstruktur weist eine erste Isolationsschicht auf, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, sowie einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Die Speicherzellenanordnung weist ferner eine Ladungsspeicher-Schichtenstruktur auf, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt. Ferner ist ein Steuer-Gate vorgesehen, welches neben der ersten Ladungsspeicher-Schichtenstruktur angeordnet ist.
Gemäß einer Ausgestaltung der Erfindung weist die Finnenstruktur ferner eine dritte Isolationsschicht auf, welche auf oder über dem zweiten aktiven Bereich angeordnet ist, sowie einen dritten aktiven Bereich, welcher auf oder über der dritten Isolationsschicht angeordnet ist.
Die Finnenstruktur kann mindestens einen zusätzlichen ersten aktiven Bereich und mindestens einen zusätzlichen zweiten aktiven Bereich aufweisen. Ferner können der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sein. Weiterhin können der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich miteinander in Serienverbindung in der ersten Richtung gekoppelt sein.
Gemäß einer anderen Ausgestaltung der Erfindung sind zusätzlich Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich vorgesehen.
Weiterhin kann die Finnenstruktur zusätzlich Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich aufweisen.
Die Ladungsspeicher-Schichtenstruktur kann eine Floating Gate-Schichtenstruktur sein.
Weiterhin kann die Ladungsspeicher-Schichtenstruktur eine Nanokristall-Typ-Schichtenstruktur sein mit Nanokristallen, welche in einem Dielektrikum eingebettet sind, wobei die Nanokristalle elektrische Ladungen speichern.
Gemäß einer anderen Ausgestaltung der Erfindung ist die Ladungsspeicher-Schichtenstruktur eine Ladungsfänger-Schichtenstruktur (Charge Trapping-Schichtenstruktur).
Die Ladungsfänger-Schichtenstruktur kann mindestens zwei dielektrische Schichten aufweisen.
Die Ladungsfänger-Schichtenstruktur kann eine Ladungsfängerschicht aufweisen, welche aus einem Material hergestellt ist, welches ausgewählt ist aus einer Gruppe von Materialien bestehend aus: Siliziumnitrid, Yttriumoxid, Hafniumoxid, Zirkoniumoxid, Hafnium-Silikaten, Hafnium-Aluminaten, Aluminiumnitrid, Aluminiumoxid.
Die Ladungsfänger-Schichtenstruktur kann ferner einen Oxid/Nitrid/Oxid-Schichtenstapel aufweisen.
In dieser Ausgestaltung der Erfindung kann die unterste Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels hergestellt sein aus Siliziumoxid, oder aus einer oder einer Mehrzahl von High-k-Materialschichten mit Siliziumoxid. Die oberste Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels kann hergestellt sein aus einem Material oder einer Mehrzahl von Materialien, welches oder welche ausgewählt ist oder sind aus einer Gruppe von Materialien bestehend aus: Siliziumoxid, Aluminiumoxid, High-k-Material, Mischungen dieser Materialien, Silikaten aus diesen Materialien, Aluminaten dieser Materialien, Siliziumnitrid, Yttriumoxid, Hafniumoxid, Zirkoniumoxid, Hafnium-Silikaten, Hafnium-Aluminaten, Aluminiumnitrid, Aluminiumoxid.
Weiterhin kann der integrierte Schaltkreis eine Auswähleinheit aufweisen zum individuellen Auswählen von Sektoren von Speicherzellen-Transistoren, welche von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich gebildet werden.
Die Auswähleinheit kann in der Finnenstruktur ausgebildet sein.
Ferner kann die Auswähleinheit eine Mehrzahl von Auswählleitungen aufweisen.
Der integrierte Schaltkreis weist gemäß einer Ausgestaltung der Erfindung eine zusätzliche Finnenstruktur auf, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die zusätzliche Finnenstruktur weist eine erste Isolationsschicht auf, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, sowie einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Der Schaltkreis kann ferner eine Ladungsspeicher-Schichtenstruktur aufweisen, welche zumindest neben mindestens einer Seitenwand der zusätzlichen Finnenstruktur angeordnet sein kann und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt. Ferner kann ein Steuer-Gate neben der Ladungsspeicher-Schichtenstruktur vorgesehen sein.
Die Auswähleinheit kann zwischen die Finnenstruktur und die zusätzliche Finnenstruktur geschaltet sein.
Weiterhin können die Mehrzahl von Auswählleitungen in einer Schaltermatrix angeordnet sein.
In einem Ausführungsbeispiel der Erfindung weisen einige Auswählleitungen der Mehrzahl von Auswählleitungen Normal-Aus-Auswähltransistoren auf. Ferner können einige Auswählleitungen der Mehrzahl von Auswählleitungen Normal-An-Auswähltransistoren ausweisen.
Die Anzahl von Auswählleitungen mit Normal-An-Transistoren in der Schaltermatrix kann gleich sein der Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind.
Die gesamte Anzahl von Auswählleitungen in der Schaltermatrix zwischen Bitleitungskontakt und Speicherzellen-Transistoren kann gleich sein der Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind oder sie kann um eins größer sein als die Anzahl aktiver Bereiche, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass einige Normal-Aus-Transistoren oder alle Normal-Aus-Transistoren mit schweren Ionen dotiert sind.
Gemäß einer Weiterbildung der Erfindung sind einige Normal-Aus-Transistoren oder alle Normal-Aus-Transistoren mit Indium oder Borfluorid dotiert.
Die Schaltermatrix kann ferner einen Bitleitungs-Kontaktbereich aufweisen, welcher jeden der Speicherzellentransistoren des ersten aktiven Bereichs und des zweiten aktiven Bereichs mittels der Auswählleitungen koppelt.
Mindestens ein Transistor der Transistoren der Schaltermatrix weist gemäß einer Ausgestaltung der Erfindung eine größere Gatelänge auf als die anderen Transistoren der Schaltermatrix.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis vorgesehen mit einer NAND-Speicherzellenanordnung. Die NAND-Speicherzellenanordnung weist eine Finnenstruktur auf, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die Finnenstruktur weist eine erste Isolationsschicht auf, sowie eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung gekoppelt sind und auf oder über der ersten Isolationsschicht angeordnet sind.
Ferner sind eine zweite Isolationsschicht auf oder über den ersten aktiven Bereichen angeordnet und eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen sind miteinander in Serienverbindung in der ersten Richtung gekoppelt und sind auf oder über der zweiten Isolationsschicht angeordnet. Ferner sind eine Mehrzahl von Ladungsspeicher-Schichtenstrukturen vorgesehen, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet sind und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken. Ferner sind eine Mehrzahl von Steuer-Gate-Schichten vorgesehen, welche neben den Ladungsspeicher-Schichtenstrukturen vorgesehen sind. Die Speicherzellen sind miteinander gekoppelt, so dass eine erste Mehrzahl von NAND-gekoppelten Speicherzellen gebildet wird, welche die Mehrzahl von ersten aktiven Bereichen aufweisen, und eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen, welche die Mehrzahl von zweiten aktiven Bereichen aufweisen.
Der integrierte Schaltkreis weist gemäß einer Ausgestaltung der Erfindung eine Auswähleinheit auf zum individuellen Auswählen eines Sektors der Mehrzahl von Speicherzellen, welche von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich gebildet werden.
Die Auswähleinheit kann in der Finnenstruktur ausgebildet sein.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis vorgesehen mit einer NAND-Speicherzellenanordnung. Die NAND-Speicherzellenanordnung weist eine Finnenstruktur auf, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die Finnenstruktur weist eine erste Isolationsschicht auf, eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung verbunden sind und welche auf oder über der ersten Isolationsschicht angeordnet sind, eine zweite Isolationsschicht, welche auf oder über den ersten aktiven Bereichen angeordnet ist, sowie eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen, welche miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der zweiten Isolationsschicht angeordnet sind. Ferner weist die NAND-Speicherzellenanordnung gemäß diesem Ausführungsbeispiel der Erfindung eine Mehrzahl von Ladungsspeicherschichten auf, welche mindestens neben mindestens einer Seitenwand der Finnenstruktur angeordnet sind und welche mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken. Weiterhin sind eine Mehrzahl von Steuer-Gate-Schichten neben den Ladungsspeicherschichten angeordnet. Die Steuer-Gate-Schichten sind miteinander verbunden derart, dass sie eine erste Mehrzahl von NAND-gekoppelten Speicherzellen bilden, aufweisend die Mehrzahl von ersten aktiven Bereichen, und eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen, welche die Mehrzahl von zweiten aktiven Bereichen aufweisen. Ferner ist eine Schalter- Anordnung vorgesehen mit Schaltern zum individuellen Auswählen der Speicherzellen.
Die Schalter-Anordnung kann in der Finnenstruktur ausgebildet sein.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Speicherzellenanordnung vorgesehen, wobei gemäß dem Verfahren eine Finnenstruktur gebildet wird, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die Finnenstruktur weist eine erste Isolationsschicht auf, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, sowie einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Gemäß dem Verfahren wird ferner eine Ladungsspeicherschicht gebildet auf oder über der Finnenstruktur in einer zweiten Richtung, wobei die zweite Richtung eine andere Richtung ist als die erste Richtung, wobei die Ladungsspeicher-Schichtenstruktur gebildet wird mindestens neben mindestens einer Seitenwand der Finnenstruktur und derart, dass sie mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt. Ferner wird eine Steuer-Gate-Schicht neben der Ladungsspeicher-Schichtenstruktur gebildet.
Gemäß einer Ausgestaltung des Verfahrens werden mindestens ein zusätzlicher erster aktiver Bereich und mindestens ein zusätzlicher zweiter aktiver Bereich in der Finnenstruktur gebildet. Der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich werden miteinander in einer Serienverbindung in der ersten Richtung gekoppelt. Der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich werden miteinander in einer Serienverbindung in der ersten Richtung gekoppelt.
Gemäß einer anderen Ausgestaltung des Verfahrens wird mindestens eine zusätzliche Ladungsspeicher-Schichtenstruktur auf oder über mindestens einem Teil des mindestens einen zusätzlichen ersten aktiven Bereichs und mindestens einem Teil des mindestens einen zusätzlichen zweiten aktiven Bereichs gebildet. Ferner wird gemäß dieser Ausgestaltung der Erfindung mindestens ein zusätzliches Steuer-Gate auf oder über der mindestens einen zusätzlichen Ladungsspeicher-Schichtenstruktur gebildet. Weiterhin können Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich gebildet werden.
Gemäß einer anderen Ausgestaltung der Erfindung weist das Bilden der Finnenstruktur auf ein Strukturieren der Finnenstruktur, wobei die Schichtenstruktur aufweist eine erste Isolationsschicht, eine erste Halbleiterschicht, welche auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über der ersten Halbleiterschicht angeordnet ist, sowie eine zweite Halbleiterschicht, welche auf oder über der zweiten Isolationsschicht angeordnet ist.
Gemäß einer anderen Ausgestaltung des Verfahren ist es vorgesehen, dass das Strukturieren der Schichtenstruktur aufweist ein Ätzen von Teilen der ersten Isolationsschicht, Teilen der ersten Halbleiterschicht, Teilen der zweiten Isolationsschicht und Teilen der zweiten Halbleiterschicht.
Das Ätzen kann ein anisotropes Ätzen aufweisen.
Das Bilden der Auswähleinheit kann ein Bilden mindestens zweier Auswählleitungen aufweisen.
Ferner kann das Bilden der mindestens zwei Auswählleitungen aufweisen ein Bilden von mindestens zwei Normal-Aus-Transistor-Auswählleitungen.
Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das Bilden der mindestens zwei Normal-Aus-Transistoren aufweist ein Implantieren des aktiven Bereichs eines jeden Normal-Aus-Transistors mit schweren Ionen.
Das Bilden der mindestens zwei Normal-Aus-Transistoren kann ferner aufweisen ein Implantieren des aktiven Bereichs eines jeden Normal-Aus-Transistors mit Indium.
Gemäß einer anderen Ausgestaltung der Erfindung kann das Bilden der mindestens zwei Auswählleitungen aufweisen ein Bilden von Normal-An-Transistoren.
Das Bilden von Normal-An-Transistoren kann aufweisen ein Implantieren des aktiven Bereichs eines jeden Normal-An-Transistors mit Arsen oder Phosphor.
Das Bilden der mindestens zwei Transistoren kann aufweisen ein Implantieren des aktiven Bereichs eines jeden Transistors mit ersten Dotieratomen eines ersten Leitfähigkeitstyps und ein Implantieren des aktiven Bereichs eines jeden Transistors mit zweiten Dotieratomen eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp ein anderer ist als der erste Leitfähigkeitstyp.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis mit einer Speicherzellenanordnung vorgesehen, wobei die Speicherzellenanordnung eine Mehrzahl von Speicherzellen aufweist, welche aufeinander oder übereinander in einer Finnenstruktur angeordnet sind. Ferner ist eine Schalterstruktur mit Schalterelementen vorgesehen, wobei mindestens einige der Schalterelemente aufeinander oder übereinander angeordnet sind, wobei jedes Schalterelement einer jeweiligen Speicherzelle zugeordnet ist.
Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein Speichermodul vorgesehen mit einer Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen eine Speicherzellenanordnung aufweist. Die Speicherzellenanordnung weist eine Finnenstruktur auf, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt. Die Finnenstruktur weist eine erste Isolationsschicht auf, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Ferner weist die Speicherzellenanordnung eine Ladungsspeicher-Schichtenstruktur auf, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt. Ferner ist ein Steuer-Gate neben der Ladungsspeicher-Schichtenstruktur angeordnet.
Das Speichermodul kann ein stapelbares Speichermodul sein, bei dem mindestens einige der integrierten Schaltkreise aufeinander oder übereinander gestapelt sind.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1A einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Draufsicht gemäß einem Ausführungsbeispiel der Erfindung;
1B einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht gemäß einem Ausführungsbeispiel der Erfindung;
1C einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht gemäß einem anderen Ausführungsbeispiel der Erfindung;
2 einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht gemäß einem Ausführungsbeispiel der Erfindung;
3 einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht, welche ein Implantierungsschema gemäß einem Ausführungsbeispiel der Erfindung zeigt;
4 einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht zu einem ersten Zeitpunkt ihrer Herstellung gemäß einem Ausführungsbeispiel der Erfindung;
5 einen Schaltermatrixbereich eines integrierten Schaltkreises mit einer Speicherzellenanordnung in einer Querschnittsansicht zu einem zweiten Zeitpunkt ihrer Herstellung gemäß einem Ausführungsbeispiel der Erfindung;
6 eine Querschnittsansicht durch eine Schaltermatrix und den Grenzbereich von zwei benachbarten NAND-Strängen, welche gesteuert werden mittels der Schalter-Transistoren der Schaltermatrix gemäß einem Ausführungsbeispiel der Erfindung;
7 die Querschnittsansicht einer Schaltermatrix gemäß einem Ausführungsbeispiel der Erfindung;
8 die Querschnittsansicht einer Schaltermatrix gemäß einem anderen Ausführungsbeispiel der Erfindung;
9 eine Perspektivansicht des integrierten Schaltkreises mit einer Speicherzellenanordnung aus 1C;
10 einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung gemäß einem Ausführungsbeispiel der Erfindung;
11 einen Teil eines integrierten Schaltkreises mit einer Speicherzellenanordnung gemäß einem Ausführungsbeispiel der Erfindung;
12 ein Schaltkreisdiagramm eines Teils eines integrierten Schaltkreises mit einer Speicherzellenanordnung gemäß einem Ausführungsbeispiel der Erfindung; und
13A und 13B ein Speichermodul (13A) und ein stapelbares Speichermodul (13B) gemäß einem Ausführungsbeispiel der Erfindung.
Im Rahmen dieser Beschreibung werden die Begriffe „verbunden" und „gekoppelt" verwendet derart, dass sie enthalten sowohl eine direkte als auch eine indirekte „Verbindung" bzw. „Kopplung". Ferner sollen in einem Ausführungsbeispiel der Erfindung die Ausdrücke „verbunden" und „gekoppelt" eine resistive Verbindung bzw. eine resistive Kopplung einschließen.
In Ausführungsbeispielen der Erfindung sind die beschriebenen Speicherzellenanordnungen in einem integrierten Schaltkreis oder in einer Mehrzahl von integrierten Schaltkreisen integriert.
Es wird nun Bezug genommen auf 1A, in der ein Layout eines Teils einer Speicherzellenanordnung 100 gemäß einem Ausführungsbeispiel der Erfindung mit einer Mehrzahl von gestapelten nicht-flüchtigen Speicherzellen in einer Draufsicht dargestellt sind. Es ist anzumerken, dass 1A nur zur Illustrierung von hergestellten gestapelten nicht-flüchtigen Speicherzellen dient. Die einzelnen in 1A gezeigten Komponenten sind nicht maßstabsgetreu.
Die gestapelten nicht-flüchtigen Speicherzellen sind auf vertikalen Finnen 102 angeordnet. Vier Finnen 102 sind in 1A dargestellt. Die vier Finnen 102 sind im Wesentlichen parallel zueinander angeordnet. Auswählleitungen 104 (auch bezeichnet als Wortleitungen 104) sind in einer Richtung innerhalb einer Ebene angeordnet, welche senkrecht zu einer Ebene ist, welche beispielsweise definiert ist von der longitudinalen Richtung und der Höhen-Richtung der Finnen 102 und sie dienen als Leitungen zum Auswählen einer bestimmten Speicherzelle innerhalb der großen Anzahl von Tausenden oder Millionen oder sogar Milliarden oder mehr vorgesehenen Speicherzellen. Sechs Wortleitungen 104 sind auf den vier Finnen 102 in einem unteren Teil der Speicherzellenanordnung 100 dargestellt und zusätzliche sechs Wortleitungen 104 sind auf den vier Finnen 102 in einem unteren Teil der Speicherzellenanordnung 100 dargestellt. Gemäß einem Ausführungsbeispiel der Erfindung kann eine beliebige Anzahl von Wortleitungen vorgesehen sein, beispielsweise 32 Wortleitungen 104 oder 64 Wortleitungen 104.
An den gegenüberliegenden Enden eines periodisch wiederholt vorkommenden Teils der Finnen 102 sind Bitleitungs-Kontakt-Plugs 106 vorgesehen. Mindestens zwei Bitleitungs-Kontakt-Plugs 106 stellen einen elektrischen Kontakt mit jedem der Teile der Finnen 102 bereit. Die Bitleitungs-Kontakt-Plugs 106 und die Wortleitungen 104 können mit einem Auslese-Schaltkreis verbunden sein (nicht dargestellt), womit einzelne Speicherzellen als ausgewählt aktiviert werden können und ausgelesen werden können mittels eines externen Schaltkreises. In einem Ausführungsbeispiel der Erfindung kann der Auslese-Schaltkreis implementiert sein auf demselben Die wie die Speicherzellen.
Zwischen den zwei Bitleitungs-Kontakt-Plugs 106 einer jeden Finne 102 sind, beschrieben von dem unteren Teil der Speicherzellenanordnung 100 von 1A aus, eine Mehrzahl von (beispielsweise 4) Schalter-Auswählleitungen S1, S2, S3, S4 108 vorgesehen. Die Auswählleitungen S1, S2, S3, S4 108 sind in einer Schaltermatrix angeordnet und werden verwendet zum Auswählen einer bestimmten Speicherzelle entlang der Finnen 102, wie im Folgenden näher beschrieben wird. Ferner ist eine zusätzliche Schalter-Auswählleitung 110 zwischen einer ersten Auswählleitung S1 108 der Finne 102 und einer ersten Wortleitung 104 des Speicherzellenarrays mit den Speicherzellen vorgesehen. Die erste zusätzliche Schalter-Auswählleitung 110 wird auch als String-Auswählleitung SSL1 110 bezeichnet. In einem Ausführungsbeispiel der Erfindung weist die Schaltermatrix die String-Auswählleitung SSL1 110 auf. Ferner sind, wie in 1A gezeigt, sechs Wortleitungen 104 neben der mindestens einen zusätzlichen Schalter-Auswählleitung SSL1 110 vorgesehen. Ferner ist eine zweite zusätzliche Schalter-Auswählleitung 112 neben den Wortleitungen 104 gegenüber der ersten zusätzlichen Schalter-Auswählleitung SSL1 110 vorgesehen. Die zweite zusätzliche Schalter-Auswählleitung GSL1 112 wird auch bezeichnet als Masse-Auswählleitung 112. Ferner ist eine Sourceleitung 116 vorgesehen neben der zweiten zusätzlichen Schalter-Auswählleitung GSL1 112. Neben der Sourceleitung 116 ist eine andere zweite zusätzliche Schalter-Auswählleitung GSL2 118 vorgesehen. Mit anderen Worten ist die Sourceleitung 116 angeordnet zwischen den zweiten zusätzlichen Schalter-Auswählleitungen GSL1, GSL2 112, 118. Dann sind zusätzliche sechs Wortleitungen 104 neben der anderen zweiten zusätzlichen Schalter-Auswählleitung GSL2 118 vorgesehen, gefolgt von einer anderen ersten zusätzlichen Schalter- Auswählleitung SSL2 120, auch bezeichnet als andere String-Auswählleitung SSL2 120. Eine Mehrzahl von (beispielsweise 4) Schalter-Auswählleitungen S5, S6, S7, S8, 108 sind zwischen der anderen zweiten zusätzlichen Schalter-Auswählleitung GSL2 118 auf einer Seite und Bitleitungs-Kontakt-Plugs 106 einer jeden Finne 102 angeordnet. In einem Ausführungsbeispiel der Erfindung weist die Schaltermatrix die zusätzliche String-Auswählleitung SSL2 120 auf. In einem Ausführungsbeispiel der Erfindung ist diese Struktur entlang der Finnen 102 sich wiederholend vorgesehen. Die Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8 108 weisen ihnen zugeordnete Auswähl-Transistoren auf, im Allgemeinen ihnen zugeordnete Auswähl-Gatter, deren Funktion im Folgenden näher beschrieben wird. Die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 dienen als ein Schalter zwischen den Speicherzellen und den Transistoren der Schaltermatrix. Die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 können ebenfalls ihnen zugeordnete Auswähl-Transistoren aufweisen, allgemein ihnen zugeordnete Auswähl-Gatter. Deshalb können mit Ausnahme des Auswähl-Gatters der zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 die Gatelängen der Auswähl-Gatter, beispielsweise der Auswähl-Transistoren der Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8 108 derart mit einer wesentlich geringeren Gatelänge entworfen sein, da Spannungen von ungefähr V_CC angelegt werden und die Isolation des schwebenden Knotens während der Programmierunterdrückung erfolgt mittels des Auswähl-Gatters der jeweiligen zusätzlichen Schalter-Auswählleitung 110, 112, 118, 120. In einem Ausführungsbeispiel können die zweiten zusätzlichen Schalter-Auswählleitungen GSL1, GSL2, 112, 118 voneinander separiert sein. In einem anderen Ausführungsbeispiel der Erfindung können die zweiten zusätzlichen Schalter-Auswählleitungen GSL1, GSL2 112, 118 miteinander elektrisch gekoppelt sein, mit anderen Worten, die zweiten zusätzlichen Schalter-Auswählleitungen GSL1, GSL2, 112, 118 können kurzgeschlossen sein. Gemäß einem Ausführungsbeispiel der Erfindung repräsentieren die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 eine Gatelänge, welche größer ist als die Gatelänge der Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8, 108 zum Reduzieren des Leckstroms, so dass eine hohe Boost-Spannung in dem NAND-String während einer Programmierunterdrückung gewährleistet wird.
In einem Ausführungsbeispiel der Erfindung repräsentieren die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 eine Gatelänge in einem Bereich von ungefähr 150 nm bis ungefähr 250 nm, beispielsweise in einem Bereich von ungefähr 175 nm bis ungefähr 225 nm, beispielsweise von ungefähr 200 nm. In einem Ausführungsbeispiel der Erfindung weisen die Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8 108 eine Gatelänge auf in einem Bereich von ungefähr 50 nm bis ungefähr 130 nm, beispielsweise in einem Bereich von ungefähr 75 nm bis ungefähr 120 nm, beispielsweise ungefähr 100 nm. Die größere Gatelänge wird beispielsweise verwendet für das so genannte Selbst-Boost-Unterdrückungsschema während eines Programmierens einer Speicherzelle. Ferner weist in einem Ausführungsbeispiel der Erfindung die Sourceleitung 116 eine Weite in einem Bereich von ungefähr 100 nm bis ungefähr 300 nm auf.
In einem Ausführungsbeispiel der Erfindung können die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 jeweils eine Fängerschicht aufweisen, wohingegen in einer alternativen Ausführungsform der Erfindung die zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 keine Fängerschichten aufweisen. Ferner können in einem Ausführungsbeispiel der Erfindung die Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8, 108 jeweils eine Fängerschicht aufweisen, wohingegen in einem alternativen Ausführungsbeispiel der Erfindung die Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8, 108 keine Fängerschichten aufweisen.
Beispielsweise kann das Programmieren einer Speicherzelle durchgeführt werden wie folgt:
Der Bitleitung der zu programmierenden Speicherzelle wird beispielsweise 0 V zugeführt, der Wortleitung der zu programmierenden Speicherzelle wird beispielsweise + 25 V zugeführt. Ferner können den direkt benachbarten Bitleitungen der Bitleitung der zu programmierenden Speicherzelle beispielsweise 3,3 V zugeführt werden.
Den zusätzlichen Schalter-Auswählleitungen 110, 112, 118, 120 werden beispielsweise 3,3 V zugeführt. Den anderen Wortleitungen, welche den nicht zu programmierenden Speicherzellen entsprechen, wird eine Passier-Spannung von ungefähr 10 V zugeführt.
In einem alternativen Ausführungsbeispiel der Erfindung wird eine zusätzliche Schaltermatrix gebildet mittels zusätzlicher Schalter-Auswählleitungen (nicht dargestellt), welche zwischen der Sourceleitung 116 und der zweiten zusätzlichen Schalter-Auswählleitung GSL1 112 angeordnet sein kann (beispielsweise in der gleichen Weise wie oben beschrieben worden ist, vier Schalter-Auswählleitungen) und die Sourceleitung 116 und die andere zweite zusätzliche Schalter-Auswählleitungen GSL2 118 (beispielsweise in der gleichen Weise wie oben beschrieben worden ist, vier Schalter-Auswählleitungen).
Es wird nun Bezug genommen auf 1B, welche eine Querschnittsansicht zeigt einer Teil-Speicherzellenanordnung 150 gemäß einem Ausführungsbeispiel der Erfindung. Die Querschnittsansicht ist gewählt in einer Richtung, welche senkrecht zu der Halbleiterwafer-Oberfläche ist und entlang einer Wortleitung 104.
Wie in 1B dargestellt ist, ist die Teil-Speicherzellenanordnung 150 auf einem Halbleitersubstrat 152 angeordnet. Das Halbleitersubstrat 152 kann Teil eines Halbleiterwafers oder von mehr Halbleiterwafern sein, beispielsweise von einem Halbleiterwafer oder von mehr Halbleiterwafern aus Halbleiter-Material, einer Isolationsschicht und einer anderen Halbleiterschicht auf der Isolationsschicht. Wie im Folgenden näher erläutert wird, kann oder können die eine oder die mehreren Halbleiterschichten gebildet werden mittels eines oder mehrerer Silizium-auf-Isolator(SOI)-Halbleiterwafer. In dem Fall einer Mehrzahl von SOI-Halbleiterwafern können die SOI-Halbleiterwafer miteinander mechanisch verbunden werden mittels eines oder mehrerer Wafer-Bonding-Prozesse.
In einem Ausführungsbeispiel der Erfindung weist jede Finnenstruktur 154 das Halbleitersubstrat 152, eine erste Isolationsschicht 156, welche auf oder über der oberen Oberfläche des Halbleitersubstrats 152 angeordnet ist, eine erste Halbleiterschicht 158, welche auf oder über der oberen Oberfläche der ersten Isolationsschicht 156 angeordnet ist, eine zweite Isolationsschicht 160, welche auf oder über der oberen Oberfläche der ersten Halbleiterschicht 158 angeordnet ist, und eine zweite Halbleiterschicht 162, welche auf oder über der oberen Oberfläche der zweiten Isolationsschicht 160 angeordnet ist, auf.
Anschaulich weist somit jede Finnenstruktur 154 zwei Halbleiterfinnen auf mit jeweiligen aktiven Bereichen und sind gebildet von den jeweiligen Halbleiterschichten 158, 162, wobei die Halbleiterfinnen voneinander mittels der jeweiligen Isolationsschichten 156, 160 elektrisch isoliert sind. Ein Teil der oberen Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154 ist während des Herstellungsprozesses freigelegt, wobei in dem Bereich die Finnenstrukturen 154 gebildet werden sollen, wie im Folgenden noch näher beschrieben wird.
Ferner ist eine strukturierte Ladungsspeicher-Schichtenstruktur 172 vorgesehen. Die Ladungsspeicher-Schichtenstruktur 172 bedeckt die Isolationsschichten 156, 160, die Halbleiterschichten 158, 162, sowie die freigelegten Oberflächen-Bereiche der Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154. In einem alternativen Ausführungsbeispiel der Erfindung bedeckt die Ladungsspeicher-Schichtenstruktur 172 nur die Bereiche der Isolationsschichten 156, 160 und der Halbleiterschichten 158, 162.
In einem alternativen Ausführungsbeispiel weist die Finne der obersten Schicht eine zusätzliche Puffer-Oxidschicht auf der Finne auf, jedoch unterhalb der Ladungsspeicherschicht. Auf diese Weise haben auch die Speicherzellen der obersten Schicht zwei Seitenwände als aktiven Bereich während die Leitung mittels der obersten Schicht in einem großen Umfang unterdrückt wird. Dies gewährleistet eine größere Homogenität des elektrischen Verhaltens der obersten aktiven Schicht verglichen mit den darunter liegenden Schichten.
In einem Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur 172 eine Floating Gate-Struktur mit einer Isolationsschicht, beispielsweise einer Tunneloxidschicht (beispielsweise mit einer Dicke in einem Bereich von 3 nm bis 5 nm), wobei die Isolationsschicht die Isolationsschichten 156, 160 bedeckt, die Halbleiterschichten 158, 162, sowie die freigelegten Oberflächen-Abschnitte der Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154. Die Floating Gate-Struktur weist ferner eine Floating Gate-Schicht auf, beispielsweise hergestellt aus Polysilizium, welche auf der Isolationsschicht vorgesehen ist. Ferner weist die Floating Gate-Struktur eine andere Isolationsschicht auf, beispielsweise eine Gate-Oxidschicht (beispielsweise mit einer Dicke in einem Bereich von 5 nm bis 15 nm), welche auf der Floating Gate-Schicht vorgesehen ist.
In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur 172 eine Ladungsfänger-Schichtenstruktur. Die Ladungsfänger-Schichtenstruktur weist einen dielektrischen Schichtenstapel auf mit mindestens zwei dielektrischen Schichten, welche aufeinander oder übereinander angeordnet sind, wobei Ladungsträger in mindestens einer der mindestens zwei dielektrischen Schichten eingefangen werden können. Beispielsweise weist die Ladungsfänger-Schichtenstruktur eine Ladungsfängerschicht auf, welche aufweisen kann oder bestehen kann aus einem Material oder aus mehreren Materialien, welches oder welche ausgewählt ist oder sind aus einer Gruppe von Materialien, die besteht aus: Aluminiumoxid (Al₂O₃), Yttriumoxid (Y₂O₃), Hafniumoxid (HfO₂), Lanthanoxid (LaO₂), Zirkoniumoxid (ZrO₂), amorphes Silizium (a-Si), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und/oder ein Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung der Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur einen dielektrischen Schichtenstapel mit drei dielektrischen Schichten auf, welche aufeinander oder übereinander gebildet sind, beispielsweise eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid), welche auf oder über der ersten Oxidschicht angeordnet ist, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid), welche auf oder über der Nitridschicht angeordnet ist. Diese Art eines dielektrischen Schichtenstapels wird auch als ONO-Schichtenstapel bezeichnet. Der ONO-Schichtenstapel kann konform auf den Seitenwänden der Finnen abgeschieden werden, mit anderen Worten, auf den vertikalen Seitenwänden der Isolationsschichten 156, 160 und der Halbleiterschichten 158, 162, beispielsweise parallel zu einer Ebene, welche definiert ist durch die longitudinale Richtung und die Höhen-Richtung der Finnen.
In einem alternativen Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur 2, 4 oder sogar mehr dielektrische Schichten auf, welche aufeinander oder übereinander gebildet sind.
Auf der strukturierten Ladungsspeicher-Schichtenstruktur 172 ist eine Steuer-Gate-Schicht 174 vorgesehen, beispielsweise hergestellt aus Polysilizium oder einem Metall wie beispielsweise Kupfer oder Aluminium. Die Steuer-Gate-Schicht 174 kann konform abgeschieden werden auf der strukturierten Ladungsspeicher-Schichtenstruktur 172.
In einem Ausführungsbeispiel der Erfindung erstreckt sich jede Finnenstruktur 154 von einer oberen Oberfläche der Steuer-Gate-Schicht 174 durch die Ladungsspeicher-Schichtenstruktur 172, die Mehrzahl von Halbleiterschichten 158, 162 und die Mehrzahl von Isolationsschichten 156, 160 zumindest in die unterste Isolationsschicht, d. h. in die erste Isolationsschicht 156, oder sogar in das Halbleiter Substrat 152, so dass eine untere Oberfläche 176 bei einer vorbestimmten Finnentiefe gebildet wird. Als eine Option kann eine zusätzliche dielektrische Schicht (nicht gezeigt) auf der unteren Oberfläche 176 angeordnet sein. In einem Ausführungsbeispiel der Erfindung ist jedoch die strukturierte Ladungsspeicher-Schichtenstruktur 172 auf der unteren Oberfläche 176 angeordnet.
In einem Ausführungsbeispiel der Erfindung ist die strukturierte Ladungsspeicher-Schichtenstruktur 172 in einer Richtung angeordnet, welche im Wesentlichen senkrecht ist zu der Orientierung der Finnen. Die Steuer-Gate-Schicht 174 und, nach der Strukturierung, die Wortleitungen, welche von der strukturierten Steuer-Gate-Schicht 174 gebildet werden, sind auf der Ladungsspeicher-Schichtenstruktur 172 angeordnet. die Wortleitungen weisen Seitenwände auf (nicht dargestellt in 1B), welche optional bedeckt sind von einer Abstandshalter-Oxidschicht (Spacer-Oxidschicht), welche die aktiven Bereiche der zu bildenden Transistoren während der Implantierung von Dotieratomen zum Bilden von Source/Drain-Bereichen 114 (siehe 1A) schützen. Die Source/Drain-Bereiche 114 werden in den Halbleiterschichten 158, 162 in den Finnen außerhalb der Wortleitungen und der optionalen Spacer-Oxidschicht gebildet.
Wie in 1B dargestellt ist, weist jede Finnenstruktur 154 zwei Stränge (auch bezeichnet als Strings) seriell verbundener Speicherzellen auf, welche gebildet werden von Finnen-Feldeffekttransistoren (FinFETs). Die Stränge verlaufen in der ersten Richtung. Die FinFETs sind elektrisch von dem Halbleitersubstrat 152 isoliert mittels einer oder mehrerer Isolationsschichten 156, 160.
Die FinFETs sind angeordnet auf der untersten Schicht der Ladungsspeicher-Schichtenstruktur 172, beispielsweise an der Tunneloxidschicht (beispielsweise in dem Fall einer Floating Gate-Struktur) oder an der ersten Oxidschicht (beispielsweise in dem Fall einer Ladungsfänger-Struktur).
Somit sind zwei Speicherzellen vorgesehen (mit vertikalen Seitenwänden, welche in Finnen enthalten sind, und einen aktiven Bereich bilden), welche aufeinander oder übereinander gebildet sind (in vertikaler Richtung in der Papierebene von 1B, wobei zwei jeweilige Speicherzellen in einem jeweiligen Speicherzellen-String enthalten sind (welcher senkrecht zu der Papierebene von 1B verläuft), welche miteinander verbunden sein können gemäß einem NAND-Typ-Verbindungsschema. Im Allgemeinen kann eine beliebige Anzahl von Finnen aufeinander oder übereinander gebildet sein, wobei jede Finne von der benachbarten Finne der Mehrzahl von Finnen isoliert ist mittels einer jeweiligen Isolationsschicht, womit eine beliebige Anzahl von Speicherzellen gebildet wird, welche in einem jeweiligen Speicherzellen-String enthalten ist, wobei die Speicherzellen miteinander verbunden sein können gemäß einem NAND-Typ-Verbindungsschema. Wenn ein Kanal gebildet wird, welcher einen Stromfluss durch einen jeweiligen FinFET ermöglicht, so fließt der Strom durch die Finne in einer Richtung die senkrecht zu der Papierebene von 1B ist.
Die Ladungsspeicher-Schichtenstruktur 172 stellt nicht-flüchtige Speichereigenschaften bereit.
In einem alternativen Ausführungsbeispiel der Erfindung kann die Speicherzellenanordnung 150 einen dritten Speicherzellen-String aufweisen, welcher miteinander gemäß einem NAND-Typ-Verbindungsschema verbundene Speicherzellen aufweisen kann. Der dritte Speicherzellen-String kann gebildet werden von der Halbleiterstruktur, welche unterhalb der ersten Isolationsschicht 156 gebildet ist, d. h. von dem Fin-förmigen Teil des Halbleitersubstrats 152. Somit werden drei Speicherzellen aufeinander oder übereinander gebildet mit den Fin-förmigen Abschnitten des Bulk-Materials, d. h. mit den Fin-förmigen Abschnitten des Halbleitersubstrats 152, welche den dritten NAND-String bilden. In einem anderen Ausführungsbeispiel der Erfindung werden die aufeinander oder übereinander innerhalb der Finnen-förmigen Abschnitte gebildeten Speicherzellen getrennt gesteuert, womit zwei Speicherzellen in jedem Fin-förmigen Abschnitt einer jeden Ebene gebildet werden.
Es wird nun Bezug genommen auf 1C, welche eine Querschnittsansicht einer Teil-Speicherzellenanordnung 190 gemäß einem anderen Ausführungsbeispiel der Erfindung zeigt. Die Querschnittsansicht ist gewählt in einer Richtung, welche senkrecht zu der Halbleiteroberfläche und entlang einer Wortleitung 104 ist. Gleiche Elemente der Teil-Speicherzellenanordnung 190 von 1C und der Teil-Speicherzellenanordnung 150 von 1B werden mit identischen Bezugszeichen versehen.
Wie in 1C gezeigt ist, ist die Teil-Speicherzellenanordnung 190 auf einem Halbleitersubstrat 152 angeordnet. Das Halbleitersubstrat 152 kann Teil eines oder mehrerer Halbleiterwafer sein, beispielsweise Teil eines oder mehrerer Halbleiterwafer enthaltend Halbleitermaterial, eine Isolationsschicht und eine andere Halbleiterschicht auf oder über der Isolationsschicht. Wie im Folgenden näher erläutert wird, kann oder können die eine oder die mehreren Halbleiterschichten gebildet werden mittels eines oder mehrerer Silizium-auf-Isolator(SOI)-Halbleiterwafer. In dem Fall einer Mehrzahl von SOI-Halbleiterwafern können die SOI-Halbleiterwafer miteinander verbunden werden mittels eines oder mehrerer Wafer-Bonding-Prozesse.
In einem Ausführungsbeispiel der Erfindung weist jede Finnenstruktur 154 das Halbleitersubstrat 152, eine erste Isolationsschicht 156, welche auf oder über der oberen Oberfläche des Halbleitersubstrats 152 angeordnet ist, eine erste Halbleiterschicht 158, welche auf oder über der oberen Oberfläche der ersten Isolationsschicht 156 angeordnet ist, eine zweite Isolationsschicht 160, welche auf oder über der oberen Oberfläche der ersten Halbleiterschicht 158 angeordnet ist, eine zweite Halbleiterschicht 162, welche auf oder über der oberen Oberfläche der zweiten Isolationsschicht 160 angeordnet ist, eine dritte Isolationsschicht 164, welche auf oder über der oberen Oberfläche der zweiten Halbleiterschicht 162 angeordnet ist, eine dritte Halbleiterschicht 166, welche auf oder über der oberen Oberfläche der dritten Isolationsschicht 164 angeordnet ist, eine vierte Isolationsschicht 168, welche auf oder über der oberen Oberfläche der dritten Halbleiterschicht 166 angeordnet ist, sowie eine vierte Halbleiterschicht 170, welche auf oder über der oberen Oberfläche der vierten Isolationsschicht 168 angeordnet ist, auf.
Anschaulich weist somit jede Finnenstruktur 154 vier Halbleiter-Finnen auf, welche gebildet werden von den jeweiligen Halbleiterschichten 158, 162, 166, 170, wobei die Halbleiter-Finnen voneinander elektrisch isoliert sind mittels der jeweiligen Isolationsschichten 156, 160, 164, 168. Ein Abschnitt der oberen Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154 ist während des Herstellungsprozess freigelegt, in welchem Abschnitt die Finnenstrukturen 154 gebildet werden, wie im Folgenden näher erläutert wird.
Ferner ist eine strukturierte Ladungsspeicher-Schichtenstruktur 172 vorgesehen. Die Ladungsspeicher-Schichtenstruktur 172 bedeckt die Isolationsschichten 156, 160, 164, 168, die Halbleiterschichten 158, 162, 166, 170 sowie die freigelegten Oberflächen-Abschnitte der Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154.
In einem Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur 172 eine Floating Gate-Struktur mit einer Isolationsschicht, beispielsweise einer Tunneloxidschicht (beispielsweise mit einer Dicke in einem Bereich von 3 nm bis 5 nm), wobei die Isolationsschicht die Isolationsschichten 156, 160, 164, 168, die Halbleiterschichten 158, 162, 166, 170 sowie die freigelegten Oberflächen-Abschnitte der Oberfläche des Substrats 152 zwischen den Finnenstrukturen 154 bedeckt. Ferner weist die Floating Gate-Struktur eine Floating Gate-Schicht auf, beispielsweise hergestellt aus Polysilizium, wobei die Floating Gate-Schicht vorgesehen ist auf der Isolationsschicht. In einem Ausführungsbeispiel der Erfindung weist die Floating Gate-Schicht metallisch leitfähige Abschnitte auf, welche die Floating Gates der jeweiligen Speicherzellen bilden, und isolierende Abschnitte zum Isolieren jeweils benachbarter Floating Gates von benachbarten Speicherzellen. Ferner weist die Floating Gate-Struktur eine andere Isolationsschicht auf, beispielsweise eine Gate-Oxidschicht (beispielsweise mit einer Dicke in einem Bereich von 5 nm bis 15 nm), welche auf der Floating Gate-Schicht vorgesehen ist.
In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur 172 eine Ladungsfänger-Schichtenstruktur. Die Ladungsfänger-Schichtenstruktur weist einen dielektrischen Schichtenstapel auf mit einer dielektrischen Schicht oder einer Mehrzahl von mindestens zwei dielektrischen Schichten, welche aufeinander oder übereinander ausgebildet sind, wobei Ladungsträger in mindestens einer der mindestens zwei dielektrischen Schichten eingefangen werden können. Beispielsweise weist die Ladungsfänger-Schichtenstruktur eine Ladungsfängerschicht auf, welche aufweisen kann oder bestehen kann aus einem Material oder mehreren Materialien, welches oder welche ausgewählt ist oder sind aus einer Gruppe von Materialien bestehend aus: Aluminiumoxid (Al₂O₃), Yttriumoxid (Y₂O₃), Hafniumoxid (HfO₂), Lanthanoxid (LaO₂), Zirkoniumoxid (ZrO₂), amorphes Silizium (a-Si), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂), und/oder ein Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung der Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur 172 einen dielektrischen Schichtenstapel mit drei dielektrischen Schichten auf, welche aufeinander oder übereinander gebildet sind, nämlich eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid), welche auf der ersten Oxidschicht ausgebildet ist, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid), welche auf der Nitridschicht ausgebildet ist. Diese Art eines dielektrischen Schichtenstapels wird auch als ONO-Schichtenstapel bezeichnet. Der ONO-Schichtenstapel kann konform abgeschieden werden auf den Seitenwänden der Finnen und optional zusätzlich auf der oberen Oberfläche der Finnen, mit anderen Worten, auf den vertikalen Seitenwänden der Isolationsschichten 156, 160, 164, 168 und der Halbleiterschichten 158, 162, 166, 170.
In einem alternativen Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur zwei, vier oder sogar mehr dielektrische Schichten auf, welche aufeinander oder übereinander angeordnet sind.
Auf der strukturierten Ladungsspeicher-Schichtenstruktur 172 ist eine Steuer-Gate-Schicht 174 vorgesehen, beispielsweise hergestellt aus Polysilizium oder einem Metall wie beispielsweise Kupfer oder Aluminium. Die Steuer-Gate-Schicht 174 kann konform auf der strukturierten Ladungsspeicher-Schichtenstruktur 172 abgeschieden sein.
In einem Ausführungsbeispiel der Erfindung erstreckt sich jede Finnenstruktur 154 von einer oberen Oberfläche der Steuer-Gate-Schicht 174 durch die Ladungsspeicher-Schichtenstruktur 172, die Mehrzahl von Halbleiterschichten 158, 162, 166, 170, und durch die Mehrzahl von Isolationsschichten 156, 160, 164, 168 zumindest in die unterste Isolationsschicht, d. h. die erste Isolationsschicht 156, oder sogar in das Halbleitersubstrat 152, so dass eine untere Oberfläche 176 gebildet wird bei einer vorbestimmten Finnentiefe. Als eine Option kann eine zusätzliche dielektrische Schicht (nicht gezeigt) auf der unteren Oberfläche 176 angeordnet sein, beispielsweise in dem Fall, dass die Struktur des Halbleitersubstrats 152 zusätzlich verwendet wird als ein jeweiliger NAND-String von Speicherzellen. In einem Ausführungsbeispiel der Erfindung ist jedoch die strukturierte Ladungsspeicher-Schichtenstruktur 172 direkt auf der unteren Oberfläche 176 angeordnet.
In einem Ausführungsbeispiel der Erfindung ist die strukturierte Ladungsspeicher-Schichtenstruktur 172 angeordnet in einer Richtung, welche im Wesentlich senkrecht ist zu der Orientierung der Finnen. Die Steuer-Gate-Schicht 174 und, nach dem Strukturieren, die Wortleitungen, welche von der strukturierten Steuer-Gate-Schicht 174 gebildet werden, sind auf oder über der Ladungsspeicher-Schichtenstruktur 172 angeordnet. Die Wortleitungen haben Seitenwände (nicht gezeigt in 1C), welche optional bedeckt sind von einer Abstandshalter-Oxidschicht (Spacer-Oxidschicht), welche die aktiven Bereiche der zu bildenden Transistoren während der Implantation von Dotieratomen zum Bilden der Source/Drain-Bereiche 114 (siehe 1A) schützt. Die Source/Drain-Bereiche 114 werden in den Halbleiterschichten 158, 162, 166, 170 in den Finnen außerhalb der Wortleitungen und der optionalen Spacer-Oxidschicht gebildet.
Wie in 1C dargestellt ist, weist jede Finnenstruktur 154 vier Stränge von seriell verbundenen Speicherzellen auf, welche von Finnen-Feldeffekttransistoren (FinFETs) gebildet werden. Die FinFETs sind elektrisch von dem Halbleitersubstrat 152 isoliert mittels einer oder mehrerer der Isolationsschichten 156, 160, 164, 168.
Die FinFETs sind angeordnet auf der untersten Schicht der Ladungsspeicher-Schichtenstruktur 172, beispielsweise an der Tunneloxidschicht (beispielsweise in dem Fall einer Floating Gate-Struktur) oder an der ersten Oxidschicht (beispielsweise in dem Fall einer Ladungsfänger-Struktur).
Somit sind vier Speicherzellen aufeinander oder übereinander gebildet (mit vertikalen Seitenwänden, enthalten in Finnen, welche einen aktiven Bereich bilden), wobei eine jeweilige Speicherzelle in einem jeweiligen Speicherzellen-String enthalten ist, wobei die Speicherzellen miteinander gemäß einem NAND-Typ-Verbindungsschema in der ersten Richtung verbunden sind. Im Allgemeinen kann eine beliebige Anzahl von Finnen aufeinander oder übereinander (in der Höhen-Richtung) gebildet werden, wobei jede Finne von der benachbarten Finne der Mehrzahl von Finnen isoliert wird mittels einer jeweiligen Isolationsschicht, womit eine beliebige Anzahl von Speicherzellen gebildet werden, welche in einem jeweiligen Speicherzellen-String enthalten sind, wobei die Speicherzellen eines jeweiligen Speicherzellen-Strings miteinander gemäß einem NAND-Typ-Verbindungsschema verbunden sein können.
Die Ladungsspeicher-Schichtenstruktur 172 stellt nicht-flüchtige Speichereigenschaften bereit.
Ein Verfahren zum Herstellen der Speicherzellenanordnung wird im Folgenden näher erläutert. Die folgenden Prozesse erläutern zusätzlich mögliche Materialien für die einzelnen Komponenten und die jeweiligen geometrischen Eigenschaften.
Es wird nun Bezug genommen auf 2, in der ein Verfahren dargestellt ist zum Bilden einer nicht-flüchtigen gestapelten Speicherzelle, wie sie in 1 gezeigt ist; das Verfahren wird im Folgenden näher erläutert. In 2 ist eine Wafer-Anordnung 200 mit einer Mehrzahl von Wafern dargestellt. In einem Ausführungsbeispiel der Erfindung ist eine Mehrzahl von Silizium-auf-Isolator-Wafern (SOI-Wafer) vorgesehen, beispielsweise vier SOI-Wafer 202, 204, 206, 208. Die SOI-Wafer 202, 204, 206, 208 der Wafer-Anordnung 200 können einkristalline SOI-Wafer oder polykristalline Wafer sein. Die Wafer-Anordnung 200 kann hergestellt werden beispielsweise mittels eines Wafer-Bonding-Prozesses der vier SOI-Wafer 202, 204, 206, 208. Jedoch kann jeder andere geeignete Prozess verwendet werden zum Herstellen des Stapels mit der Vielzahl von SOI-Wafern 202, 204, 206, 208. In einem alternativen Ausführungsbeispiel der Erfindung kann jede beliebige Anzahl, beispielsweise bis zu 10 Wafern, aufeinander oder übereinander gestapelt sein.
Ein unterster erster SOI-Wafer 202 weist einen Träger, beispielsweise einen Halbleiterträger, beispielsweise ein Halbleitersubstrat, beispielsweise das Halbleitersubstrat 152 (beispielsweise hergestellt aus Silizium) auf, die erste Isolationsschicht 156, welche auf oder über der oberen Oberfläche des Halbleitersubstrats 152 angeordnet ist, und die erste Halbleiterschicht 158, welche auf oder über der oberen Oberfläche der ersten Isolationsschicht 156 angeordnet ist. Ein zweiter SOI-Wafer 204 ist auf oder über der oberen Oberfläche der ersten Halbleiterschicht 158 angeordnet. Der zweite SOI-Wafer 204 weist die zweite Isolationsschicht 160 auf, welche auf oder über der oberen Oberfläche der ersten Halbleiterschicht 158 angeordnet ist, sowie die zweite Halbleiterschicht 162, welche auf oder über der oberen Oberfläche der zweiten Isolationsschicht 160 angeordnet ist. Ein dritter SOI-Wafer 206 ist auf oder über der oberen Oberfläche der zweiten Halbleiterschicht 162 angeordnet. Der dritte SOI-Wafer weist die dritte Isolationsschicht 164 auf, welche auf oder über der oberen Oberfläche der zweiten Halbleiterschicht 162 angeordnet ist, sowie die dritte Halbleiterschicht 166, welche auf oder über der oberen Oberfläche der dritten Isolationsschicht 164 angeordnet ist. Ein vierter SOI-Wafer 208 ist auf oder über der oberen Oberfläche der dritten Halbleiterschicht 166 angeordnet. Der dritte SOI-Wafer 208 weist die vierte Isolationsschicht 168 auf, welche auf oder über der oberen Oberfläche der dritten Halbleiterschicht 166 angeordnet ist, sowie die vierte Halbleiterschicht 170, welche auf oder über der oberen Oberfläche der vierten Isolationsschicht 168 angeordnet ist. In einem Ausführungsbeispiel der Erfindung sind die Halbleiterschichten 158, 162, 166, 170 aus Silizium hergestellt und die Isolationsschichten 156, 160, 164, 168 sind aus Siliziumdioxid hergestellt. In einem Ausführungsbeispiel der Erfindung weisen die Halbleiterschichten 158, 162, 166, 170 und die Isolationsschichten 156, 160, 164, 168 eine jeweilige Dicke in einem Bereich von ungefähr 50 nm bis ungefähr 1 μm auf.
In dem Peripheriebereich der herzustellenden Speicherzellenanordnung, beispielsweise der herzustellen NAND-Speicherzellenanordnung sind gemäß einem COMS-Prozess gemäß einem Ausführungsbeispiel der Erfindung Hohe-Spannung-Einrichtungen wie beispielsweise Ladungspumpen, vorgesehen. Die parasitäre Kapazität einer solchen Einrichtung sollte klein sein. Daher wird als das Substrat für das CMOS in dem Peripheriebereich kein SOI-Wafer-Stapel verwendet. In einem Ausführungsbeispiel der Erfindung wird der SOI-Stapel in dem CMOS-Peripheriebereich entfernt. Dann wird eine dünne Siliziumdioxidschicht auf dem verbleibenden Halbleitersubstrat 152 in dem Peripheriebereich und auf die obere Oberfläche der Wafer-Anordnung 200 gebildet, mit anderen Worten auf der oberen Oberfläche der vierten Halbleiterschicht 170 und auf den Seitenwänden der Stufe zwischen der oberen Oberfläche der vierten Halbleiterschicht 170 und des freigelegten Halbleitersubstrats 152 in dem Peripheriebereich. Die Siliziumdioxidschicht weist eine Dicke in einem Bereich von ungefähr 50 nm bis ungefähr 500 nm auf. Dann wird die Siliziumdioxidschicht anisotrop geätzt ausgehend von der oberen Oberfläche des Halbleitersubstrats 152 in dem CMOS-Peripheriebereich. Somit sind das Array und eine dreidimensionale (3D) Schaltermatrix, welche im Folgenden näher erläutert wird, sowie die Seiten des SOI-Stapel-Teils von dem Siliziumdioxid bedeckt. Dann wird epitaktisches Silizium (epi-Si) selektiv in dem CMOS-Peripheriebereich abgeschieden, beispielsweise epitaktisch aufgewachsen. Die Dicke des epi-Si ergibt sich durch die Höhe des SOI-Stapels, so dass die gesamte Wafer-Anordnung 200 dieselbe Dicke über dem gesamten NAND-Speicherbereich und dem CMOS-Peripheriebereich aufweist. Die Shallow-Trench-Isolation (STI) in dem CMOS-Peripheriebereich wird in einer herkömmlichen Weise gebildet.
Eine thermische Siliziumoxidschicht wird dann gebildet auf der oberen Oberfläche der Struktur, welche sich aus den oben beschriebenen Prozessen ergibt. Die thermische Siliziumoxidschicht hat mehrere Funktionen. Sie wirkt als ein Streuoxid für die folgenden Implantationsprozesse und als ein Pad-Oxid für die Siliziumnitrid-Hardmaske. Wie im Folgenden im Detail beschrieben wird, sind die Wannen-Implantationen für die dreidimensionale Struktur besonders verglichen mit einem Standard-NAND-Prozessablauf für FinFETs. In dem CMOS-Peripheriebereich entsprechen die CMOS-Wannenimplantationen den Standard-CMOS-Wannenimplantationen.
In dem Speicherzellenbereich, mit anderen Worten, in dem Speicherzellenarray mit Ausnahme des Bereichs, in dem die Schaltermatrix hergestellt werden soll, werden alle vier Halbleiterschichten 158, 162, 166, 170 mit Dotieratomen wie beispielsweise mit Bor (B) implantiert.
In dem Schaltermatrix-Bereich, welche ebenfalls eine dreidimensionale Struktur aufweist (in einem Ausführungsbeispiel der Erfindung ist die Schaltermatrix in den Finnen vorgesehen), wird die Implantation der Halbleiterschichten in der dreidimensionalen Schaltermatrix durchgeführt, wie im Folgenden näher erläutert (die Halbleiterschichten entsprechen den Halbleiterschichten 158, 162, 166, 170 in dem Speicherzellenarray) (siehe Teil-Querschnittsansicht der Schaltermatrix 300 in 3).
In einem ersten Prozess wird Arsen (As) in den Halbleiterschichten 158, 162, 166, 170 in dem gesamten Bereich der Schaltermatrix implantiert (in 3 symbolisiert mittels Ellipsen 302), beispielsweise mit einer Konzentration in einem Bereich von ungefähr 3·10¹⁷ cm^–3 bis ungefähr 5·10¹⁸ cm^–3.
In einem Ausführungsbeispiel der Erfindung ist in dem Indium-Implantierungsprozess eine erste Lithographiemaske vorgesehen für einen ersten Indium-Implantations-Teil-Prozess. Die erste Lithographiemaske ist über der Oberfläche der Wafer-Anordnung 300 angeordnet derart, dass die gesamte Oberfläche der Wafer- Anordnung 300 bedeckt ist bis auf einen ersten Bereich 304, in den die Indiumatome in die vierte Halbleiterschicht 170 eingebracht werden sollen. Dann werden Indiumatome in den ersten Bereich 304 mit einer ersten Implantationsenergie implantiert, welche derart gewählt ist, dass die Indiumatome nur in die vierte Halbleiterschicht 170 eingeführt werden und nicht weiter in die anderen drei Halbleiterschichten 158, 162, 166. Anschaulich ist die lokalisierte Implantation von schweren Ionen eine Gegendotierung der Bereiche, welche mit Arsenatomen oder Phosphoratomen in einem vorangegangenen Prozess dotiert worden sind. Somit sind die gegendotierten Bereiche wie beispielsweise der erste Bereich 304 Bereiche, in denen p-implantierte Normal-Aus-Transistoren gebildet werden. Die anderen Bereiche sind Bereiche, in denen Normal-An-Transistoren gebildet werden. In anderen Worten bilden die Bereiche die aktiven Bereiche von Schaltertransistoren der Schaltermatrix. Abhängig von der aktiven Dotierung ist der jeweilige Schaltertransistor der Schaltermatrix ein Normal-Aus-Transistor (d. h. ein Transistor, der keinen Stromfluss erlaubt ohne eine ausreichend große Gate-Spannung, welche an den jeweiligen Transistor angelegt wird) oder ein Normal-An-Transistor (d. h. ein Transistor, der einen Stromfluss erlaubt selbst ohne eine angelegte Gate-Spannung). Die Implantation mit Arsen oder Phosphor wird derart gewählt, dass die Schwellenspannung der Auswähl-Transistoren verändert wird, so dass die Auswähl-Transistoren permanent angeschaltet sind. Die Implantation mit schweren Ionen wie beispielsweise Indium wird derart gewählt, dass die Schwellenspannung der Auswähl-Transistoren derart verändert wird, dass diese Auswähl-Transistoren permanent ausgeschaltet sind. Die verwendete erste Implantationsenergie ist geeignet gewählt abhängig von den Materialien und den Schichtdicken. In einem Ausführungsbeispiel der Erfindung beträgt die erste Implantationsenergie ungefähr 26 keV.
Dann ist eine zweite Lithographiemaske vorgesehen für einen zweiten Indium-Implantations-Teil-Prozess. Die zweite Lithographiemaske ist über der Oberfläche der Wafer-Anordnung 300 derart angeordnet, dass die gesamte Oberfläche der Wafer-Anordnung bedeckt ist bis auf einen zweiten Bereich 306, in den die Indiumatome in die dritte Halbleiterschicht 166 eingebracht werden sollen (siehe 3). Dann werden Indiumatome in den zweiten Bereich 306 mit einer zweiten Implantationsenergie implantiert, welche derart gewählt ist, dass die Indiumatome nur eingebracht werden in die dritte Halbleiterschicht 166 und nicht in die anderen drei Halbleiterschichten 158, 162, 170. Somit ist der gegendotierte zweite Bereich 306 ein Bereich, in dem ein p-implantierter Normal-Aus-Transistor gebildet ist. Die verwendete zweite Implantationsenergie ist geeignet gewählt abhängig von den Materialien und den Schichtdicken. In einem Ausführungsbeispiel der Erfindung beträgt die zweite Implantationsenergie ungefähr 120 keV.
Dann ist eine dritte Lithographiemaske vorgesehen für einen dritten Indium-Implantations-Teil-Prozess. Die dritte Lithographiemaske ist über der Oberfläche der Wafer-Anordnung 300 angeordnet derart, dass die gesamte Oberfläche der Wafer-Anordnung 300 bedeckt ist bis auf einen dritten Bereich 308, in den die Indiumatome in die zweite Halbleiterschicht 162 eingebracht werden sollen (siehe 3). Dann werden Indiumatome in den dritten Bereich 308 mit einer dritten Implantationsenergie implantiert, welche derart gewählt ist, dass die Indiumatome nur eingebracht werden in die zweite Halbleiterschicht 162 und nicht in die anderen drei Halbleiterschichten 158, 166, 170. Somit ist der gegendotierte dritte Bereich 308 ein Bereich, in dem ein p-implantierter Normal-Aus-Transistor gebildet ist. Die verwendete dritte Implantationsenergie wird geeignet gewählt abhängig von den Materialien und den Schichtdicken. In einem Ausführungsbeispiel der Erfindung beträgt die dritte Implantationsenergie ungefähr 250 keV.
Schließlich ist eine vierte Lithographiemaske vorgesehen für einen vierten Indium-Implantations-Teilprozess. Die vierte Lithographiemaske ist angeordnet über der Oberfläche der Wafer-Anordnung 300 derart, dass die gesamte Oberfläche der Wafer-Anordnung 300 bedeckt ist bis auf einen vierten Bereich 310, in den die Indiumatome in die erste Halbleiterschicht 158 eingebracht werden sollen (siehe 3). Dann werden Indiumatome in den vierten Bereich 310 mit einer vierten Implantationsenergie implantiert, welche derart gewählt ist, dass die Indiumatome nur in die erste Halbleiterschicht 158 eingebracht werden und nicht in die anderen drei Halbleiterschichten 162, 166, 170. Somit ist der gegendotierte vierte Bereich 310 ein Bereich, in dem ein p-implantierter Normal-Aus-Transistor gebildet ist. Die verwendete vierte Implantationsenergie wird geeignet gewählt abhängig von den Materialien und den Schichtdicken. In einem Ausführungsbeispiel der Erfindung beträgt die vierte Implantationsenergie ungefähr 500 keV.
In einem Ausführungsbeispiel der Erfindung werden die verwendeten Implantationsenergien derart gewählt, dass die folgende Vorschrift gilt:
Erste Implantationsenergie < zweite Implantationsenergie < dritte Implantationsenergie < vierte Implantationsenergie.
In einem Ausführungsbeispiel der Erfindung werden schwere Ionen wie beispielsweise Indium als Dotiermaterial verwendet, da Indium in besser lokalisierter Weise implantiert werden kann als Bor. Die Indium-Implants sollen das Arsen-Implant in den dargestellten Bereichen 304, 306, 308, 310 überkompensieren, wie oben beschrieben.
Es wird nun Bezug genommen auf 4, welche eine schematische Querschnittsansicht 400 des Speicherzellenarrays und der Schaltermatrix zeigt, nachdem die schweren Ionen in die jeweiligen Bereiche der Schaltermatrix 300 implantiert worden sind, das Speicherzellenarray und die Schaltermatrix, beispielsweise die entsprechenden aktiven Bereiche, strukturiert worden sind. In dem Strukturierungsprozess werden Gräben 402 geätzt unter Verwendung einer Siliziumoxid/Siliziumnitrid-Hartmaske (nicht gezeigt), so dass ein dreidimensionaler FinFET gebildet wird. Für die Schaltermatrix wird das Ätzen in der Weise durchgeführt, dass jede Finne nur einen Indium-implantierten Bereich in einer der SOI-Schichten aufweist. Die Gräben 402 erstrecken sich in das Halbleitersubstrat 152 hinein, so dass der Boden eines jeden Grabens 402 vertikal unterhalb der ersten Isolationsschicht 156 liegt. Dann wird die Siliziumoxid/Siliziumnitrid-Hartmaske wieder entfernt. Auf diese Weise werden eine Mehrzahl von Finnenstrukturen 154 gebildet.
Ferner wird eine Ladungsspeicher-Schichtenstruktur 172 auf den Finnenstrukturen 154 gebildet. In einem Ausführungsbeispiel der Erfindung wird eine Floating Gate-Struktur gebildet. In einem anderen Ausführungsbeispiel der Erfindung wird eine Ladungsfänger-Schichtenstruktur gebildet. Die Ladungsfänger-Schichtenstruktur kann aufweisen eine Mehrzahl von dielektrischen Schichten, welche aufeinander oder übereinander gestapelt angeordnet sind, beispielsweise mindestens zwei dielektrische Schichten. In einem Ausführungsbeispiel der Erfindung werden drei dielektrische Schichten aufeinander oder übereinander gebildet, beispielsweise ein Oxid/Nitrid/Oxid(ONO)-Schichtenstapel enthaltend eine erste Oxidschicht, wie beispielsweise Siliziumdioxid), eine Nitridschicht (wie beispielsweise Siliziumnitrid), welche auf oder über der ersten Oxidschicht angeordnet ist, und eine zweite Oxidschicht (wie beispielsweise Siliziumdioxid oder Aluminiumoxid), welche auf oder über der Nitridschicht angeordnet ist.
In dem CMOS-Peripheriebereich werden die Ladungsspeicher-Schichtenstruktur 172 und die Finnen entfernt und eine Hohe- Spannung-Gateoxidschicht (beispielsweise mit einer großen Dicke), beispielsweise für die Hohe-Spannung-Einrichtungen in dem CMOS-Peripheriebereich und eine Niedrige-Spannung-Gateoxidschicht (beispielsweise mit einer geringen Dicke), beispielsweise für die Niedrige-Spannung-Einrichtungen in dem CMOS-Peripheriebereich, werden gebildet.
Es wird nun Bezug genommen erneut auf 1C, welche eine Querschnittsansicht eines Teils eines NAND-Strings zeigt mit einer Mehrzahl von seriell in der ersten Richtung gekoppelten Speicherzellentransistoren, wobei nachfolgend den mit Bezugnahme auf 4 beschriebenen Prozessen, p-Typ-Polysilizium derart abgeschieden wird, dass die Gräben 402 zumindest gefüllt, möglicherweise sogar überfüllt werden mit Polysilizium. Dann wird Wolfram-Silizid (WSi) abgeschieden. In einem alternativen Ausführungsbeispiel der Erfindung wird eine Silizium-Diffusionsbarriere abgeschieden und dann wird Wolfram (W) als Wortleitung abgeschieden.
Dann werden Gate-Stapel der FinFETs strukturiert. In einem Ausführungsbeispiel der Erfindung gewährleistet der Prozessablauf, dass kein Gate-Metall auf Seitenwänden abgeschieden wird, da der Metallteil des Gate-Stapels nur schwierig selektiv geätzt werden kann. Um dies zu gewährleisten wird eine Polysilizium-Füllung verwendet, welche sehr selektiv gegen den ONO-Schichtenstapel, das Hohe-Spannung-Gateoxid und das Niedrige-Spannung-Gateoxid geätzt werden kann.
Ferner wird eine Seitenwandoxidation (Side Wall Oxidation, SWOX) durchgeführt. In dem Fall, in dem Wolfram in dem Gate-Stapel verwendet wird, wird das Wolfram eingekapselt vor der SWOX-Bildung zum Vermeiden einer Oxidation des Wolframs.
In dem CMOS-Peripheriebereich wird ein Standard-Prozessfluss zur Bildung von Niedrige-Spannung-Einrichtungen und Hohe-Spannung-Einrichtungen vorgesehen unter Verwendung von LDD- Implantationen (Lightly Doped Drain) und HDD-Implantationen (Highly Doped Drain).
Nachdem die Wortleitungen strukturiert worden sind, wird eine unter einem Winkel vorgesehene schräge n⁺-Implantation in die Halbleiterschichten 158, 162, 166, 170 durchgeführt (in 5 symbolisiert mittels Pfeilen 502) unter Verwendung der Wortleitungen als Maske, womit n⁺-Bereiche gebildet werden oder Plasma-Implantationen in einer selbst-justierten Weise, wobei die n⁺-Bereiche als Source/Drain-Bereiche der zu bildenden Transistoren dienen.
Es wird nun Bezug genommen auf 6, welche eine Querschnittsansicht entlang einer Querschnittslinie A-A' in 1A durch die Schaltermatrix und den Grenzbereich von zwei benachbarten NAND-Strings zeigt, welche mittels der Schaltertransistoren der Schaltermatrix gesteuert werden, wobei in dem Schaltermatrix-Bereich eine Bitleitungs-Kontaktleitung 602 gebildet wird. Ferner zeigt 6 Teile der Wortleitungen, welche sich entlang der Seitenwand der Finnenstruktur erstrecken, so dass der Stromfluss durch die jeweiligen aktiven Bereiche der Speicherzellentransistoren wie auch durch die Schaltertransistoren gesteuert wird. Somit sind erste Wortleitungen 604 für die Speicherzellentransistoren vorgesehen. Die erste Wortleitung 604 der linken Seite von 6 repräsentiert die Wortleitung des letzten (beispielsweise des 32-igsten) Speicherzellentransistors eines ersten NAND-Speicherzellenstring-Bereichs und die erste Wortleitung 604 der rechten Seite von 6 repräsentiert die Wortleitung des ersten Speicherzellentransistors eines zweiten NAND-Speicherzellenstring-Bereichs. Ferner sind zweite Wortleitungen 606 vorgesehen für die Auswähl-Transistoren des jeweiligen NAND-Speicherzellenstring-Bereichs. Ferner sind dritte Wortleitungen 608 dargestellt.
Wie in 6 dargestellt ist, weist in einem Ausführungsbeispiel der Erfindung die Schaltermatrix eine symmetrische Struktur auf, wobei die Bitleitungs-Kontaktleitung 602 eine Symmetrieachse darstellt. Die dritten Wortleitungen 608 auf der linken Seite bezüglich der Bitleitungs-Kontaktleitung 602 werden verwendet zum Auswählen eines NAND-Strings in dem ersten NAND-Speicherzellenstring-Bereich und die vier dritten Wortleitungen 608 auf der rechten Seite bezüglich der Bitleitungs-Kontaktleitung 602 werden verwendet zum Auswählen eines NAND-Strings in dem zweiten NAND-Speicherzellenstring-Bereichs. Somit wird die Bitleitungs-Kontaktleitung 602 gemeinsam genutzt von den zwei NAND-Speicherzellenstring-Bereichen.
Eine diagonale Linie 610 zeigt p-implantierte Normal-Aus-Transistoren in dem Bereich an, in dem sie die jeweilige dritte Wortleitung 608 und die jeweilige Halbleiterschicht 158, 162, 166, 170 kreuzen. Alle anderen Transistoren der Schaltermatrix (SW1 bis SW8) sind Normal-An-Transistoren. In einem Ausführungsbeispiel der Erfindung zeigt die diagonale Linie 610 Kanalbereiche an, welche beispielsweise mit Indium dotiert sein können.
In einem Ausführungsbeispiel der Erfindung wird die Bitleitungs-Kontaktleitung 602 gebildet, indem eine Hartmaske abgeschieden wird, beispielsweise eine Siliziumnitrid-Hartmaske, auf der Struktur aus 1C. Dann wird ein lithographischer Prozess durchgeführt in dem Schaltermatrix-Bereich, so dass eine Ätzstruktur in einem nachfolgenden Ätzprozess gebildet wird. Dann wird ein Graben in dem Bereich geätzt, in dem die Bitleitungs-Kontaktleitung 602 gebildet werden soll, wobei sich der Graben in die Wafer-Anordnung 200 bis hinunter zu der ersten Isolationsschicht 156 erstreckt. Nachdem das Ätzen beendet worden ist, wird der Photoresist, welcher vorgesehen ist in dem lithographischen Prozess, entfernt, mit anderen Worten, gestrippt, und der Graben wird mit leitfähigem Material gefüllt, beispielsweise mit Metall, beispielsweise mit einer Schichtenstruktur enthaltend eine oder mehrere Barriereschichten (falls erforderlich) und dem Graben-Füllmaterial. In einem Ausführungsbeispiel der Erfindung enthalten die Barriereschichten einen Stapel aus Titan (Ti)/Titannitrid (TiN) und das Graben-Füllmaterial ist hergestellt aus Wolfram (W). Das überfüllende Material wird dann entfernt, beispielsweise unter Verwendung eines chemisch mechanischen Polierprozesses (Chemical Mechanical Polishing, CMP). Somit ist die Bitleitungs-Kontaktleitung 602 fertig gestellt.
Dann weist der Prozessablauf ein herkömmliches FinFET-NAND-Metallisierungsschema auf, in dem die herkömmlichen Prozesse zum Bereitstellen von Metallisierungsebenen für die FinFET-NAND-Struktur vorgesehen sind.
Der Prozess zum Herstellen der Speicherzellenanordnung 150 aus 1B ist gleich dem oben beschriebenen Prozess zum Herstellen der Speicherzellenanordnung 190 aus 1C mit dem Unterschied, dass die Prozesse, welche die dritte Isolationsschicht 164, die dritte Halbleiterschicht 166, die vierte Isolationsschicht 168 und die vierte Halbleiterschicht 170 betreffen, weggelassen sind. Daher wird der Prozess zum Herstellen der Speicherzellenanordnung 150 aus 1B nicht noch einmal im Detail beschrieben.
In einem Ausführungsbeispiel der Erfindung wird eine 3D-Integration von FinFET-Speicherzellen bereitgestellt, indem herkömmliche FinFET-SONOS-NAND-Strings, welche horizontal in einer Vielzahl von geschichteten Silizium-Stapeln, gestapelt werden. Die Seitenwände sind bedeckt von einer Ladungsspeicher-Schichtenstruktur (beispielsweise einer Floating Gate-Struktur oder einer Ladungsfänger-Schichtenstruktur) und Wortleitungen, welche die mehreren SOI-Stapel umgeben. Die Metallisierung und der Lese-Schaltkreis sind gleich wie bei einem herkömmlichen NAND. Die Schichten unterhalb werden angeschaltet und ausgeschaltet mittels einer dreidimensionalen vertikalen Schaltermatrix unter Verwendung von stark lokalisierten Schwere-Ionen-Implantationen (beispielsweise Indium-Implantationen). Auf diese Weise wird eine hohe Speicherdichte erreicht, wobei herkömmliche Lese-Schemata und eine herkömmliche Metallisierung verwendet werden können.
In diesem Zusammenhang ist anzumerken, dass die Sourceleitung 116 in einem Ausführungsbeispiel der Erfindung eine gleiche Erstreckung in die Finne 102 aufweist wie die Bitleitungs-Kontakt-Plugs 602 mit dem Unterschied, dass die Sourceleitung 116 kontinuierlich über die Mehrzahl von Finnen 102 verläuft, wie in 1A dargestellt. In einem Ausführungsbeispiel der Erfindung weist die Sourceleitung 116 anschaulich die Form einer nicht-unterbrochenen Wand auf anstelle einer Kammstruktur in ihrem Querschnitt, welcher genommen ist entlang der Breiten-Richtung der Finnen 102 (in 1A gesehen von links nach rechts).
In einem alternativen Ausführungsbeispiel der Erfindung können die Schaltermatrixelemente dieselbe Funktion haben wie die String-Auswähl-Elemente. In diesem Ausführungsbeispiel der Erfindung kann die Schalterfunktionalität der Schalter-Auswählleitungen S1, S2, S3, S4, S5, S6, S7, S8, 108 schon bereitgestellt werden in den String-Auswähl-Elementen, d. h. in den String-Auswähl-Leitungen 110.
7 zeigt die Querschnittsansicht einer Schaltermatrix gemäß einem Ausführungsbeispiel der Erfindung mit dem oben beschriebenen Implantationsschema, wobei die Wortleitungen nicht dargestellt sind.
8 zeigt die Querschnittsansicht einer Schaltermatrix 800 gemäß einem anderen Ausführungsbeispiel der Erfindung, in dem ein anderes Implantationsschema dargestellt ist, wobei die Wortleitungen nicht dargestellt sind.
Gemäß dem in 8 dargestellten Ausführungsbeispiel werden die Prozesse zum Implantieren der Arsen-Dotieratome und der Indium-Dotieratome individuell ausgeführt für jede der vier Schaltertransistor-Spaltentypen, in anderen Worten, für jede der Schaltertransistor-Spalten, in denen die Indium-Dotieratome in dieselbe Halbleiterschicht der Finnenstruktur implantiert werden.
Beispielsweise werden in einem ersten Prozess erste Schaltertransistor-Spalten 802 einem ersten Indium-Implantationsprozess ausgesetzt unter Verwendung einer ersten Implantationsmaske, welche die gesamte Oberfläche der Wafer-Anordnung bis auf die Bereiche der ersten Schaltertransistor-Spalten 802 bedeckt. Dann werden Indiumatome in einem ersten Bereich 804 mit einer ersten Implantationsenergie implantiert, welche derart gewählt ist, dass die Indiumatome nur in die erste Halbleiterschicht 158 eingebracht werden und nicht in die anderen drei Halbleiterschichten 162, 166, 170 (beispielsweise beträgt die erste Implantationsenergie 26 keV). Dann werden unter Verwendung der ersten Implantationsmaske Arsenatome in einen zweiten Bereich 806 implantiert, der die zweite Halbleiterschicht 162 enthält, die dritte Halbleiterschicht 166 und die vierte Halbleiterschicht 170. Die Arsenatome werden in dem zweiten Bereich 806 mit einer zweiten Implantationsenergie implantiert, welche derart gewählt ist, dass die Arsenatome nur in die zweite Halbleiterschicht 162, die dritte Halbleiterschicht 166 und in die vierte Halbleiterschicht 170 einbracht werden, nicht aber in die erste Halbleiterschicht 158.
In einem Ausführungsbeispiel der Erfindung werden in einem zweiten Prozess zweite Schaltertransistor-Spalten 808 einem zweiten Indium-Implantationsprozess ausgesetzt unter Verwendung einer zweiten Implantationsmaske, welche die gesamte Oberfläche der Wafer-Anordnung bedeckt bis auf die Bereiche der zweiten Schaltertransistor-Spalten 808. Dann werden unter Verwendung der zweiten Implantationsmaske Arsenatome in einen dritten Bereich 810 implantiert, welcher enthält die erste Halbleiterschicht 158. Die Arsenatome werden in den dritten Bereich 810 mit einer dritten Implantationsenergie implantiert, welche derart ausgewählt ist, dass die Arsenatome nur in die erste Halbleiterschicht 158 eingebracht werden, nicht aber in die zweite Halbleiterschicht 162, in die dritte Halbleiterschicht 166 und in die vierte Halbleiterschicht 170 (beispielsweise beträgt die zweite Implantationsenergie 120 keV). Anschließend werden Indiumatome in einen vierten Bereich 812 mit einer vierten Implantationsenergie implantiert, welche gewählt ist derart, dass die Indiumatome nur in die zweite Halbleiterschicht 162 eingebracht werden und nicht in die anderen drei Halbleiterschichten 158, 166, 170. Dann werden unter Verwendung der zweiten Implantationsmaske Arsenatome in einem fünften Bereich 814 implantiert, welcher enthält die dritte Halbleiterschicht 166 und die vierte Halbleiterschicht 170. Die Arsenatome werden in den fünften Bereich 814 mit einer fünften Implantationsenergie implantiert, welche gewählt ist derart, dass die Arsenatome nur eingebracht werden in die dritte Halbleiterschicht 166 und in die vierte Halbleiterschicht 170, nicht aber in die erste Halbleiterschicht 158 und in die zweite Halbleiterschicht 162.
In einem Ausführungsbeispiel der Erfindung werden in einem dritten Prozess dritte Schaltertransistor-Spalten 816 einem dritten Indium-Implantations-Prozess unterworfen unter Verwendung einer dritten Implantationsmaske, welche die gesamte Oberfläche der Wafer-Anordnung bedeckt bis auf die Bereiche der dritten Schaltertransistor-Spalten 816. Dann werden unter Verwendung der dritten Implantationsmaske Arsen-Atome in einem sechsten Bereich 818 implantiert, welcher enthält die erste Halbleiterschicht 158 und die zweite Halbleiterschicht 162. Die Arsenatome werde in dem sechsten Bereich 818 mit einer sechsten Implantationsenergie implantiert, welche gewählt ist derart, dass die Arsenatome nur in die erste Halbleiterschicht 158 und die zweite Halbleiterschicht 162 eingebracht werden, nicht aber in die dritte Halbleiterschicht 166 und in die vierte Halbleiterschicht 170. Anschließend werden Indiumatome in einem siebten Bereich 120 mit einer siebten Implantationsenergie implantiert, welche gewählt ist derart, dass die Indiumatome nur in die dritte Halbleiterschicht 166 eingebracht werden und nicht in die anderen drei Halbleiterschichten 158, 162, 170 (beispielsweise beträgt die dritte Implantationsenergie 240 keV). Dann werden unter Verwendung der dritten Implantationsmaske Arsenatome in einen achten Bereich 822 implantiert, welcher enthält die vierte Halbleiterschicht 170. Die Arsenatome werden in den achten Bereich 822 mit einer achten Implantationsenergie implantiert, welche gewählt ist derart, dass die Arsenatome nur in die vierte Halbleiterschicht 170 eingebracht werden, nicht aber in die erste Halbleiterschicht 158, die zweite Halbleiterschicht 162 und die dritte Halbleiterschicht 166.
In einem Ausführungsbeispiel der Erfindung werden in einem vierten Prozess vierte Schaltertransistor-Spalten 824 einem vierten Indium-Implantations-Prozess ausgesetzt unter Verwendung einer vierten Implantationsmaske, welche die gesamte Oberfläche der Wafer-Anordnung bedeckt bis auf die Bereiche der vierten Schaltertransistor-Spalten 824. Dann werden unter Verwendung der vierten Implantationsmaske Arsenatome in einen neunten Bereich 826 implantiert, welcher enthält die erste Halbleiterschicht 158, die zweite Halbleiterschicht 162 und die dritte Halbleiterschicht 166. Die Arsenatome werden in dem neunten Bereich 826 mit einer neunten Implantationsenergie implantiert, welche gewählt ist derart, dass die Arsenatome nur in die erste Halbleiterschicht 158, die zweite Halbleiterschicht 162 und die dritte Halbleiterschicht 166 eingebracht werden, nicht aber in die vierte Halbleiterschicht 170. Anschließend werden Indiumatome in einem zehnten Bereich 828 mit einer zehnten Implantationsenergie implantiert, welche gewählt ist derart, dass die Indiumatome nur in die vierte Halbleiterschicht 170 eingebracht werden und nicht in die anderen Halbleiterschichten 158, 162, 166, die vierte Implantationsenergie beträgt beispielsweise 500 keV.
Die resultierende Struktur für die Speicherzellenanordnung 190 gemäß 1C ist in 9 gezeigt (in diesem Fall ist auch die optionale zusätzliche dielektrische Schicht 902 gezeigt, welche auf der unteren Oberfläche angeordnet ist). 9 zeigt zwei benachbarte Finnenstrukturen 154 mit gemeinsamen Wortleitungen 174 in einer Perspektivansicht.
Die in 9 gezeigte Struktur wird weiter erläutert unter Bezugnahme auf 10. 10 zeigt eine Querschnittsansicht der Speicherzellenanordnung 190 gemäß 9 entlang einer Ebene, welche mittels Linien D und D' in 9 dargestellt ist. 10 zeigt eine Querschnittsansicht durch die Finnenstruktur 154. Zusätzlich zu 9 ist eine Metall-enthaltende Schicht 1002 unterhalb der Wortleitung 174 sichtbar. Ferner ist dargestellt, dass eine Spacer-Oxidschicht 1004 auf der Ladungsfänger-Schichtenstruktur 172 angeordnet ist und die Seitenwände 1006 der Metall-enthaltenden Schicht 1002 und der Wortleitung 174 bedeckt.
In einem Ausführungsbeispiel der Erfindung ist die obere Oberfläche der Wortleitung 174 silizidiert, so dass der Widerstand der Wortleitung 174 reduziert ist.
In weiteren Prozessen werden Verbindungs-Metallschichten in einer herkömmlichen Weise aufgebracht. Die weiteren Prozesse enthalten ein Abscheiden zusätzlicher dielektrischer Schichten 1102, ein Ätzen von Kontaktlöchern und ein Aufbringen von Verbindungs-Verdrahtung (siehe 11, welche eine Querschnittsansicht an dem Kontaktloch zeigt).
Um die Speicherzellen, wie oben beschrieben, mit den Verbindungs-Metallschichten zu kontaktieren wird ein Kontaktloch 1104 geätzt, welches sich erstreckt von der Oberfläche von einer oder mehr dielektrischen Schichten 1102 hinunter zu der ersten Isolationsschicht 156 einer jeweiligen Finnenstruktur 154. Das Kontaktloch 1104 wird mit einer Barriereschicht 1106 auf den Seitenwänden und auf dem Boden des Kontaktlochs 1104 gefüllt. Die Barriereschicht 1106 enthält beispielsweise Titan und/oder Titannitrid. Anschließend wird das Kontaktloch 1104 mit einem Kontakt-Plug-Material 1108 gefüllt, beispielsweise mit Wolfram. Mindestens zwei Kontakt-Plugs werden an einem jeweiligen Ende einer jeweiligen Finnenstruktur 154 gebildet, so dass es ermöglicht ist, beide Enden des NAND-Strings entlang einer jeweiligen Finnenstruktur 154 zu kontaktieren.
Es wird nun Bezug genommen auf 12, welche schematisch ein Diagramm 1200 der Speicherzellenanordnung 190 von 1C mit Speicherzellen gemäß den 2 bis 11 darstellt. Wie in 12 gezeigt ist, sind in einem Ausführungsbeispiel der Erfindung 12 Speicherzellen (zweimal sechs Speicherzellen) vorgesehen, welche in 12 dargestellt sind. Jeder NAND-String ist in 12 in einer jeweiligen Kette von Transistoren dargestellt. Für jede Speicherzelle werden die FinFETs einschließlich der jeweiligen aktiven Bereiche gesteuert mittels der Wortleitung 174, in 12 auch bezeichnet mit WL1, WL2, WL3, WL4, WL5, WL6. Die Auswähl-Transistoren sind eingerichtet als Normal-Aus-Transistoren und sind in dem Transistorsymbol mittels einer fettgedruckten Linie markiert. Die äußeren Auswähl-Transistoren sind mit den Kontakt-Plugs 106, 1108 verbunden. Wie in 12 gezeigt ist, bilden die Speicherzellen eine NAND-Speicherzellen-Kette. Um einen nicht-flüchtigen NAND-Speicher mit einer Speichergröße von 512 Mb oder mehr herzustellen, werden viele Speicherzellen benötigt. In unterschiedlichen Ausführungsbeispielen der Erfindung ist die Anzahl von Speicherzellen gewählt als 16 oder 32 oder einem anderen Vielfachen von 8 Bit. Es ist anzumerken, dass in einem alternativen Ausführungsbeispiel der Erfindung eine beliebige Anzahl von Speicherzellen ausgewählt werden kann.
Indem eine bestimmte Spannung an die Auswähl-Leitungen angelegt wird (in 12 bezeichnet mit S1 bis S8) und an die Wortleitungen WL1, WL2, WL3, WL4, WL5, WL6, kann jede Speicherzelle individuell adressiert werden während eines Auslesens entlang der Kette von Finnenstrukturen 154. Ein Programmieren und Löschen kann ausgeführt werden mittels Auswählens geeigneter Programmierspannungen bzw. Löschspannungen.
In einem Ausführungsbeispiel der Erfindung ist die Metallisierung der Speicherzellenanordnung derart vorgesehen, dass die Bitleitungen in der so genannten Metallisierungsebene 0 vorgesehen ist (d. h. in der ersten Metallisierungsebene über den Wortleitungen) und die Bitleitungen verlaufen beispielsweise senkrecht zu der Hauptrichtung der Wortleitungen. Ferner können Zuführleitungen vorgesehen sein in der so genannten Metallisierungsebene 1 (d. h. in der zweiten Metallisierungsebene über den Wortleitungen) zum Kontaktieren und zum Reduzieren der RC-Verzögerung der Wannenkontakte (nicht dargestellt), der Sourceleitung 116 und der Auswähl-Gates. In einem Ausführungsbeispiel der Erfindung können zusätzliche Metallisierungsebenen vorgesehen sein über den beschriebenen Metallisierungsebenen. Ferner ist anzumerken, dass in alternativen Ausführungsbeispielen der Erfindung eine beliebige Anzahl von Metallisierungsebenen vorgesehen sein kann und die oben beschriebenen Leitungen in unterschiedlichen Metallisierungsebenen vorgesehen sein können, als diejenigen, die oben beschrieben worden sind.
In einem anderen Ausführungsbeispiel der Erfindung sind die Bitleitungen in der Metallisierungsebene 1 angeordnet (d. h. in der zweiten Metallisierungsebene über den Wortleitungen) und sind verbunden mit den Kontakt-Plugs 106, wobei die Metallisierungsebene Null (d. h. die erste Metallisierungsebene über den Wortleitungen) die Wannenkontakte bereitstellt und die Zuführleitungen für die Auswähl-Gates und eine niederohmige Sourceleitung, welche den ohmschen Widerstand der Sourceleitung 116 weiter reduziert.
Wie in 13A und in 13B dargestellt ist, können in einigen Ausführungsbeispielen Speichereinrichtungen wie solche, wie sie oben beschrieben worden sind, in Modulen verwendet werden.
In 13A ist ein Speichermodul 1300 gezeigt, auf dem eine oder mehrere Speichereinrichtungen 1304 auf einem Substrat 1302 angeordnet sind. Die Speichereinrichtung 1304 kann eine Vielzahl von Speicherzellen aufweisen, wobei jede Speicherzelle ein Speicherelement verwendet gemäß einem Ausführungsbeispiel der Erfindung. Das Speichermodul 1300 kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1306, welche enthalten können einen oder mehrere Speicher, einen oder mehrere Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreise, einen oder mehrere Adressier-Schaltkreise, einen oder mehrere Verbindungs-Schaltkreise, oder einen oder mehrere andere Schaltkreise oder elektronische Einrichtungen, welche kombiniert werden können auf einem Modul mit einer Speichereinrichtung, wie beispielsweise der Speichereinrichtung 1304. Zusätzlich weist das Speichermodul 1300 mehrere elektrische Verbindungen 1308 auf, welche verwendet werden können zum Verbinden des Speichermoduls 1300 mit anderen elektronischen Komponenten, einschließlich anderer Module.
Wie in 13B gezeigt ist, können diese Module in einigen Ausführungsbeispielen stapelbar sein, so dass ein Stapel 1350 gebildet ist. Beispielsweise kann ein stapelbares Speichermodul 1352 eine oder mehrere Speichereinrichtungen 1356 enthalten, angeordnet auf einem stapelbaren Substrat 1354. Die Speichereinrichtung 1356 weist Speicherzellen auf, welche Speicherelemente gemäß einem Ausführungsbeispiel der Erfindung verwenden. Das stapelbare Speichermodul 1352 kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1358, welche enthalten können einen oder mehrere Speicher, einen oder mehrere Verarbeitungs-Schaltkreise, einen oder mehrere Steuer-Schaltkreise, einen oder mehrere Adressierungs-Schaltkreise, einen oder mehrere Bus-Verbindungs-Schaltkreise, oder einen oder mehrere andere Schaltkreise oder elektronische Einrichtungen, welche kombiniert werden können auf einem Modul mit einer Speichereinrichtung wie beispielsweise der Speichereinrichtung 1356. Elektrische Verbindungen 1360 werden verwendet zum Verbinden des stapelbaren Speichermoduls 1352 mit anderen Modulen in dem Stapel 1350 oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 1350 können enthalten zusätzliche stapelbare Speichermodule, gleich dem stapelbaren Speichermodul 1352, wie es oben beschrieben worden ist, oder andere Arten von stapelbaren Modulen wie beispielsweise stapelbare Verarbeitungs-Module, Steuer-Module, Kommunikationsmodule, oder andere Module, welche elektronische Komponenten enthalten.
In einem Ausführungsbeispiel der Erfindung ist eine Speicherzellenanordnung vorgesehen mit einer Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist eine erste Isolationsschicht, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist, und einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. In einem Ausführungsbeispiel der Erfindung weist die Speicherzellenanordnung ferner eine Ladungsspeicher-Schichtenstruktur auf, welche auf oder über der Finnenstruktur in einer zweiten Richtung angeordnet ist, wobei die zweite Richtung unterschiedlich ist zu der ersten Richtung, wobei die Ladungsspeicher-Schichtenstruktur zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt, und ein Steuer-Gate, welches auf oder über der Ladungsspeicher-Schichtenstruktur in der zweiten Richtung angeordnet ist.
In einem Ausführungsbeispiel der Erfindung weist die Finnenstruktur ferner eine dritte Isolationsschicht auf, welche auf oder über dem zweiten aktiven Bereich in der ersten Richtung angeordnet ist, und einen dritten aktiven Bereich, welcher auf oder über der dritten Isolationsschicht in der ersten Richtung angeordnet ist. Ferner weist in einem anderen Ausführungsbeispiel der Erfindung die Finnenstruktur eine vierte Isolationsschicht auf, welche auf oder über dem dritten aktiven Bereich angeordnet ist, und einen vierten aktiven Bereich, welcher auf oder über der vierten Isolationsschicht in der ersten Richtung angeordnet ist. Allgemein kann eine beliebige Anzahl von aktiven Bereichen aufeinander oder übereinander in der ersten Richtung angeordnet sein, wobei die aktiven Bereiche voneinander isoliert sind mittels einer jeweiligen Isolationsschicht, welche zwischen zwei jeweiligen aktiven Bereichen in der ersten Richtung angeordnet ist. Auf diese Weise wird ein vertikaler Stapel einer Mehrzahl von aktiven Bereichen und damit ein vertikaler Stapel einer Mehrzahl von Speicherzellen bereitgestellt, womit die Speicherdichte einer Speicherzellenanordnung gemäß einem Ausführungsbeispiel der Erfindung erhöht wird. Die jeweiligen Speicherzellen können individuell adressiert werden (und somit gelesen und/oder programmiert werden), wie im Folgenden näher erläutert wird. Somit wird eine Speicherzellenanordnung erreicht, beispielsweise eine nicht-flüchtige Speicherzellenanordnung, unter Verwendung von weniger Raum auf einem Substrat, beispielsweise auf einem Siliziumsubstrat. In einem Ausführungsbeispiel der Erfindung können weniger als 10 oder 10 aktive Bereiche gestapelt sein, womit die Speicherdichte um einen Faktor von 10 erhöht wird, wenn verglichen mit einem herkömmlichen Finnen-Feldeffekttransistor.
In einem Ausführungsbeispiel der Erfindung kann ein aktiver Bereich verstanden werden als ein Bereich, in dem ein Kanal einer Feldeffekteinrichtung, beispielsweise eines Feldeffekttransistors, gebildet werden kann während des Betriebs der Feldeffekteinrichtung. Der aktive Bereich kann vollständig oder teilweise von dem gebildeten Kanal ausgefüllt sein.
In einem Ausführungsbeispiel der Erfindung weist die Finnenstruktur mindestens einen zusätzlichen ersten aktiven Bereich und mindestens einen zusätzlichen zweiten aktiven Bereich auf. Der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich sind miteinander in Serienverbindung in der ersten Richtung gekoppelt. Ferner sind der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich miteinander in Serienverbindung in der ersten Richtung gekoppelt. In einem Ausführungsbeispiel der Erfindung ist mindestens eine zusätzliche Ladungsspeicher-Schichtenstruktur vorgesehen, welche auf oder über mindestens einem Teil des mindestens einen zusätzlichen ersten aktiven Bereichs und zumindest einem Teil des mindestens einen zusätzlichen zweiten aktiven Bereichs in der zweiten Richtung vorgesehen, und mindestens ein zusätzliches Steuer-Gate ist vorgesehen, angeordnet auf oder über der mindestens einen zusätzlichen Ladungsspeicher-Schichtenstruktur in der zweiten Richtung. Auf diese Weise wird eine Speicherzellentransistoranordnung gebildet mit zwei oder mehr seriell (in der ersten Richtung) gekoppelten Speicherzellentransistoren mit einem aktiven Bereich, einer Speicher-Schichtenstruktur angeordnet auf oder über (beispielsweise direkt auf oder gekoppelt mittels einer oder einer Mehrzahl von Zwischenschichten) dem aktiven Bereich und ein Steuer-Gate, angeordnet auf oder über der Speicher-Schichtenstruktur (beispielsweise direkt auf oder gekoppelt mittels einer oder einer Mehrzahl von Zwischenschichten). Anschaulich weist jeder Teil des Stapels mit einem oder mehreren jeweiligen aktiven Bereichen eine Mehrzahl von seriell gekoppelten (mittels der aktiven Bereiche, optional auch mittels jeweiliger Source/Drain-Bereiche) Speicherzellen auf, welche einen NAND-String einer Mehrzahl von Speicherzellen bilden.
In einem Ausführungsbeispiel der Erfindung weist die Finnenstruktur eine Mehrzahl von zusätzlichen ersten aktiven Bereichen und eine Mehrzahl von zusätzlichen zweiten aktiven Bereichen auf. Der erste aktive Bereich und die zusätzlichen ersten aktiven Bereiche sind miteinander in Serienverbindung in der ersten Richtung gekoppelt, womit ein Teil eines ersten NAND-Strings gebildet wird. Der zweite aktive Bereich und die Mehrzahl von zusätzlichen zweiten aktiven Bereichen sind miteinander in Serienverbindung in der ersten Richtung gekoppelt, womit ein Teil eines zweiten NAND-Strings gebildet wird. Somit wird eine Mehrzahl (allgemein eine beliebige Anzahl) von vertikal gestapelten NAND-Strings von Speicherzellen vorgesehen in der Speicherzellenanordnung gemäß einem Ausführungsbeispiel der Erfindung. Auf diese Weise wird eine NAND-Speicherzellenanordnung bereitgestellt unter Verwendung einer reduzierten Menge von Fläche auf dem Substrat.
In einem Ausführungsbeispiel der Erfindung können eine oder mehrere zusätzliche Finnenstrukturen vorgesehen sein und neben der Finnenstruktur oder nebeneinander angeordnet sein. Jede der zusätzlichen Finnenstrukturen erstrecken sich in ihrer longitudinalen Richtung im Wesentlichen ebenfalls in der ersten Richtung und weisen eine erste Isolationsschicht auf, einen ersten aktiven Bereich, welcher auf der ersten Isolationsschicht angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist und einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist. Ferner können eine oder mehrere zusätzliche Ladungsspeicher-Schichtenstrukturen vorgesehen sein, angeordnet auf oder über der mindestens einen zusätzlichen Finnenstruktur in der zweiten Richtung, sowie eine oder mehrere zusätzliche Steuer-Gates können vorgesehen sein auf oder über den jeweiligen zusätzlichen Ladungsspeicher-Schichtenstrukturen in der zweiten Richtung.
In einem Ausführungsbeispiel der Erfindung können Source/Drain-Bereiche vorgesehen sein neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich, wobei die Source/Drain-Bereiche elektrisch gekoppelt sind mit dem jeweils benachbarten aktiven Bereich oder den aktiven Bereichen in der ersten Richtung. In einem Ausführungsbeispiel der Erfindung können zwei lateral benachbarte aktive Bereiche in der ersten Richtung miteinander gekoppelt sein zu einem geteilten Source/Drain-Bereich. In einem alternativen Ausführungsbeispiel der Erfindung kann die elektrische Kopplung zwischen einem jeweiligen aktiven Bereich und einem Source/Drain-Bereich verbessert werden mittels eines Lightly Doped Drain (LLD) Bereichs und/oder mittels so genannter Halo-Implantationen. Die Source/Drain-Bereiche können implementiert sein als separate Elemente außerhalb der Finnenstruktur. Jedoch sind in einem Ausführungsbeispiel der Erfindung die Source/Drain-Bereiche innerhalb der Finnenstruktur gebildet, beispielsweise in dem Fall, dass eine Mehrzahl von seriell gekoppelten aktiven Bereichen in derselben Finnenstruktur gebildet sind.
Der erste aktive Bereich kann hergestellt werden aus Halbleitermaterial, beispielsweise aus Silizium oder Silizium-Germanium. Jedoch kann jedes andere geeignete Halbleitermaterial verwendet werden in einem alternativen Ausführungsbeispiel der Erfindung. In einem anderen Ausführungsbeispiel der Erfindung kann der zweite aktive Bereich ebenfalls hergestellt werden aus Halbleitermaterial, wobei das Halbleitermaterial des zweiten aktiven Bereichs dasselbe Halbleitermaterial sein kann, welches verwendet wird für den ersten aktiven Bereich. Jedoch können unterschiedliche Halbleitermaterialien verwendet werden für den ersten aktiven Bereich und den zweiten aktiven Bereich.
In einem Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur angeordnet auf oder über mindestens einer Seitenwand der Finnenstruktur und bedeckt mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs. In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur angeordnet auf oder über mindestens zwei gegenüberliegenden Seitenwänden der Finnenstruktur und bedeckt mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs. Zusätzlich kann die Ladungsspeicher-Schichtenstruktur vorgesehen sein oder angeordnet sein auf oder über der oberen Oberfläche der Finnenstruktur wie bei einem herkömmlichen Ein-Bit-Finnen-Feldeffekttransistor. In einem Ausführungsbeispiel der Erfindung sind Vertiefungen in einem Substrat enthalten, wobei jede Vertiefung eine untere Oberfläche mit einer Tiefe zumindest teilweise innerhalb des untersten aktiven Bereichs aufweist (beispielsweise der Halbleiterschicht, in der der unterste aktive Bereich gebildet wird), womit eine oder mehrere Finnen definiert werden, welche die Halbleiterschichten und die Isolationsschichten enthalten, welche verwendet werden zum Herstellen der Mehrzahl von vertikal gestapelten Speicherzellen. In einem Ausführungsbeispiel der Erfindung ist eine dielektrische Schicht vorgesehen, welche die untere Oberfläche der Vertiefungen bedeckt. Die strukturierte Ladungsspeicher-Schichtenstruktur bedeckt die Finnen (und optional die dielektrische Schicht) und ist angeordnet in einer Richtung, welche wesentlich unterschiedlich ist zu der longitudinalen Richtung der einen oder mehreren Finnen. Eine Wortleitung (optional enthaltend ein Steuer-Gate oder vorgesehen auf oder über dem Steuer-Gate) mit Seitenwänden ist angeordnet auf oder über der Oberseite der strukturierten Ladungsspeicher-Schichtenstruktur. Ferner kann eine Spacer-Oxidschicht vorgesehen sein für ein verbessertes Source/Drain-Implant der einen oder mehreren Finnen zwischen den aktiven Bereichen. Die optionale Spacer-Oxidschicht bedeckt die Seitenwände der Wortleitung. Als eine zusätzliche Option können Source/Drain-Bereiche auf freigelegten Oberflächen der einen oder mehreren Finnen außerhalb der Wortleitung und der Spacer-Oxidschicht gebildet werden.
In einem Ausführungsbeispiel der Erfindung hat jede Finne eine longitudinale Richtung (welche die erste Richtung sein kann), eine Breiten-Richtung (welche gleich sein kann zu der zweiten Richtung) und eine Höhen-Richtung (welche auch bezeichnet wird als vertikale Richtung und welche im Wesentlichen senkrecht zu der Haupt-Prozessierungsoberfläche des Substrats verläuft). In einem Ausführungsbeispiel der Erfindung bezieht sich der Ausdruck „Seitenwand der Finne" auf eine Finnenwand, welche im Wesentlichen parallel zu einer Ebene verläuft, welche definiert ist durch die longitudinale Richtung und die Höhen-Richtung.
In einem Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur eine Floating Gate-Schichtenstruktur, beispielsweise aufweisend ein Floating Gate, welche hergestellt ist aus elektrisch leitfähigem Material wie beispielsweise Polysilizium.
In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur eine Nanokristallin-Typ-Schichtenstruktur mit Nanokristallen, welche in einem Dielektrikum eingebettet sind, wobei die Nanokristalle elektrische Ladungsträger speichern. Die Nanokristalle können hergestellt sein aus Halbleitermaterial wie beispielsweise Silizium. In einem alternativen Ausführungsbeispiel der Erfindung können die Nanokristalle hergestellt sein aus Isolationsmaterial wie beispielsweise Hafniumoxid (HfO₂).
In noch einem anderen Ausführungsbeispiel der Erfindung können die Nanokristalle hergestellt sein aus elektrisch leitfähigem Material wie beispielsweise Wolfram (W).
In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur eine Ladungsfänger-Schichtenstruktur mit einer oder mehreren dielektrischen Schichten (zwei dielektrischen Schichten, drei dielektrischen Schichten oder sogar vier oder mehr dielektrischen Schichten) in einem Ladungsfänger-Schichtenstapel, in welchem elektrische Ladungsträger gefangen werden. Die Ladungsfänger-Schichtenstruktur kann eine Ladungsfängerschicht aufweisen, welche elektrische Ladungsträger einfängt. Die Ladungsfängerschicht kann hergestellt sein aus einem Material, welches ausgewählt ist aus einer Gruppe von Materialien bestehend aus Siliziumnitrid, Yttriumoxid, Hafniumoxid, Zirkoniumoxid, Hafnium-Silikaten, Hafnium-Aluminaten, Aluminiumnitrid (AlN), Aluminiumoxid (Al₂O₃), etc. In einem Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur drei dielektrische Schichten auf wie beispielsweise eine erste Oxidschicht (beispielsweise eine Siliziumoxidschicht) als die unterste Schicht, eine Nitridschicht (beispielsweise eine Siliziumnitridschicht), welche abgeschieden ist auf oder über der ersten Oxidschicht, und eine zweite Oxidschicht (beispielsweise eine Siliziumoxidschicht oder eine Aluminiumoxidschicht). In einem anderen Ausführungsbeispiel der Erfindung weist die Ladungsfänger-Schichtenstruktur drei dielektrische Schichten auf mit einem High-k-Dielektrikum-Material als der obersten dielektrischen Schicht.
Gemäß einem Ausführungsbeispiel der Erfindung kann die unterste Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels hergestellt sein aus Siliziumoxid oder aus High-k-Material enthaltend Siliziumoxid. Das High-k-Material enthaltend Siliziumoxid kann eine oder eine Mehrzahl von Schichten aufweisen. In einem Ausführungsbeispiel der Erfindung kann unter einem High-k-Material ein Material verstanden werden, welches eine Dielektrizitätskonstante von größer als 3,9 aufweist (3,9 ist die Dielektrizitätskonstante von Siliziumoxid). In einem Ausführungsbeispiel der Erfindung kann die Mehrzahl von Schichten aus High-k-Material eine Mehrzahl von unterschiedlichen High-k-Materialien aufweisen.
In einem Ausführungsbeispiel der Erfindung ist die oberste Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels hergestellt aus einem Material oder einer Mehrzahl von Materialien ausgewählt aus einer Gruppe von Materialien bestehend aus: Siliziumoxid, Aluminiumoxid, High-k-Material, Mischungen dieser Materialien, Silikaten dieser Materialien, Aluminaten dieser Materialien. In einem alternativen Ausführungsbeispiel der Erfindung werden dieselben Materialien verwendet für die oberste Oxidschicht wie für die Ladungsfängerschicht, welche elektrische Ladungsträger einfängt mit dem Unterschied, dass die für die oberste Oxidschicht verwendeten Materialien keine Traps aufweisen. Dies kann erreicht werden, indem die oberste Oxidschicht während oder nach ihrer Abscheidung geeignet prozessiert wird.
Die Ladungsfänger-Schichtenstruktur kann eine Dicke von weniger als 50 nm aufweisen, beispielsweise eine Dicke in einem Bereich von 5 nm bis 25 nm.
Ferner kann das Steuer-Gate aufweisen eine Metall-enthaltende Schichtenstruktur. In einem Ausführungsbeispiel der Erfindung weist die Metall-enthaltende Schichtenstruktur Titan und/oder Titannitrid auf. Die Metall-enthaltende Schichtenstruktur kann eine Dicke von weniger als 50 nm aufweisen, beispielsweise eine Dicke in einem Bereich von 5 nm bis 15 nm.
In einem Ausführungsbeispiel der Erfindung ist eine Auswähl-Einheit vorgesehen zum individuellen Auswählen eines Sektors von Transistoren, welche gebildet wird von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich. Die Auswähleinheit kann extern bezüglich der Finnenstruktur gebildet werden. Jedoch kann in einem Ausführungsbeispiel der Erfindung die Auswähleinheit in der Finnenstruktur gebildet werden, womit der Prozess zum Herstellen der Speicherzellenanordnung vereinfacht ist. Die Auswähleinheit kann aufweisen eine Mehrzahl von Auswählleitungen, welche eine Mehrzahl von Auswähl-Transistoren enthalten, welche in einer Schaltermatrix angeordnet sein können. Ein oder mehrere der Mehrzahl von Auswähl-Transistoren ist oder sind Normal-An-Transistoren, d. h. Transistoren, welche einen niedrigen Widerstand aufweisen, obwohl keine Spannung oder eine Spannung kleiner als die Schwellenspannung des Transistors angelegt ist an das Gate des jeweiligen Transistors. Ein oder mehrere der Mehrzahl von Auswähl-Transistoren ist oder sind Normal-Aus-Transistoren, d. h. Transistoren, welche einen hohen Widerstand aufweisen, wenn keine Spannung oder eine Spannung kleiner als die Schwellenspannung des Transistors an das Gate des jeweiligen Transistors angelegt ist. In einem Ausführungsbeispiel der Erfindung kann unter einem Normal-An-Transistor ein Transistor verstanden werden mit einer Schwellenspannung kleiner als Null (V_t < O). In einem Ausführungsbeispiel der Erfindung kann unter einem Normal-Aus-Transistor ein Transistor verstanden werden mit einer Schwellenspannung größer als Null ((V_t > O).
Die Anzahl von Auswählleitungen mit Normal-An-Auswähltransistoren in der Schaltermatrix kann gleich sein der Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur gestapelt sind.
Anderseits kann die Gesamtzahl der Auswählleitungen zwischen den Bitleitungskontakten und dem Speicherzellenarray gleich oder größer sein um den Wert eins als die Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind.
Ferner sind in einem Ausführungsbeispiel der Erfindung einige oder alle der Normal-Aus-Transistoren mit schweren Ionen dotiert. In dem Ausführungsbeispiel, in dem die Transistoren in der Schaltermatrix in gestapelter Weise aufeinander oder übereinander angeordnet sind, ermöglicht das Verwenden von schweren Ionen zum Dotieren der Normal-Aus-Transistoren in der Schaltermatrix eine exakte lang andauernde Positionierung derselben innerhalb dieser aktiven Bereiche. Die Diffusion der Dotieratome in benachbarte Normal-An-Transistoren wird verhindert aufgrund ihrer Schwere, womit eine zuverlässige Steuerung der Speicherzellen gewährleistet wird. Somit werden stark lokalisierte Implantationen der Normal-Aus-Transistoren bereitgestellt, womit ein selektives Dotieren von nur einer Schicht in der vertikalen Achse bezüglich der Hauptprozessierungsoberfläche der Speicherzellenanordnung ermöglicht wird. Unter schweren Ionen sind gemäß einem Ausführungsbeispiel der Erfindung Ionen zu verstehen mit einer Atommassenzahl (auch bezeichnet als Protonenzahl) von größer 40. Beispielsweise kann Indium verwendet werden als schweres Innenmaterial. In einem alternativen Ausführungsbeispiel der Erfindung kann Material verwendet werden aus einer Gruppe von Materialien bestehend aus Indium oder Borfluorid (BF₂).
Die Schaltermatrix kann ferner aufweisen einen Bitleitungskontakt, welcher verbunden ist mit einem jeweiligen Transistor der Mehrzahl von Transistoren. In einem Ausführungsbeispiel der Erfindung weist die Schaltermatrix ferner einen Bitleitungs-Kontaktbereich auf, welcher die Speicherzellen des ersten aktiven Bereichs und des zweiten aktiven Bereichs mittels des Auswähl-Transistors koppelt.
Die Mehrzahl von Transistoren kann angeordnet sein in der Schaltermatrix in einer symmetrischen Weise, wobei der Bitleitungskontakt die Symmetrieachse darstellt. In diesem Fall dient der Bitleitungskontakt als ein geteilter gemeinsamer Bitleitungskontakt für die Speicherzellen-Transistoren der jeweiligen Seite der Schaltermatrix und für die Speicherzellen, welche vertikal aufeinander oder übereinander gestapelt sind, welche verbunden sind mit dem geteilten Bitleitungskontakt mittels der Auswähleinheit.
In einem anderen Ausführungsbeispiel der Erfindung weist mindestens ein Transistor der Transistoren der Schaltereinheit eine größere Gatelänge auf als die anderen Transistoren der Schaltereinheit. In einem Ausführungsbeispiel der Erfindung ist der mindestens eine Transistor der Transistoren der Schaltereinheit mit einer größeren Gatelänge angeordnet zwischen den Speicherzellen und den anderen Transistoren der Schaltereinheit.
In einem Ausführungsbeispiel der Erfindung ist eine NAND-Speicherzellenanordnung bereitgestellt mit einer Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer Richtung erstreckt, wobei die Finnenstruktur eine erste Isolationsschicht aufweist, eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der ersten Isolationsschicht angeordnet sind, eine zweite Isolationsschicht, welche auf oder über den ersten aktiven Bereichen angeordnet sind, und eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung gekoppelt sind, und welche auf oder über der zweiten Isolationsschicht angeordnet sind. Ferner weist in einem Ausführungsbeispiel der Erfindung die NAND-Speicherzellenanordnung eine Mehrzahl von Ladungsspeicher- Schichtenstrukturen auf, welche auf oder über der Finnenstruktur in einer zweiten Richtung angeordnet sind, wobei die zweite Richtung unterschiedlich ist zu der ersten Richtung, sowie eine Mehrzahl von Steuer-Gate-Schichten, welche auf oder über den Ladungsspeicher-Schichtenstrukturen in der zweiten Richtung angeordnet sind, wobei die Steuer-Gate-Schichten miteinander gekoppelt sind, so dass eine erste Mehrzahl von NAND-gekoppelten Speicherzellen die Mehrzahl von ersten aktiven Bereichen aufweist und eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen die Mehrzahl von zweiten aktiven Bereichen aufweist.
Mindestens einige der Mehrzahl von Ladungsspeicher-Schichtenstrukturen können Floating Gate-Schichtenstrukturen sein.
In einem alternativen Ausführungsbeispiel der Erfindung sind mindestens einige der Mehrzahl von Ladungsspeicher-Schichtenstrukturen Ladungsfänger-Schichtenstrukturen.
Ferner kann die Ladungsspeicher-Schichtenstruktur angeordnet sein auf oder über mindestens zwei gegenüberliegenden Seitenwänden der Finnenstruktur und sie kann mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken.
Ferner kann eine Auswähleinheit vorgesehen sein zum individuellen Auswählen eines Transistors von Transistoren, welche von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich gebildet werden.
In einem Ausführungsbeispiel der Erfindung wird die Auswähleinheit in der Finnenstruktur gebildet.
Die Auswähleinheit kann eine Mehrzahl von Transistoren aufweisen. Gemäß diesem Ausführungsbeispiel der Erfindung können einige der Mehrzahl von Transistoren Normal-Aus- Transistoren sein und einige der Mehrzahl von Transistoren können Normal-An-Transistoren sein.
Gemäß einem anderen Ausführungsbeispiel der Erfindung wird eine NAND-Speicherzellenanordnung bereitgestellt mit einer Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt und welche eine erste Isolationsschicht aufweist, eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der ersten Isolationsschicht angeordnet sind, eine zweite Isolationsschicht, welche auf oder über den ersten aktiven Bereichen angeordnet ist, eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung verbunden sind und auf oder über der zweiten Isolationsschicht angeordnet sind, eine Mehrzahl von Ladungsspeicher-Schichtenstrukturen, welche auf oder über der Finnenstruktur in einer zweiten Richtung angeordnet sind, wobei die zweite Richtung eine andere ist als die erste Richtung, wobei die Ladungsspeicher-Schichtenstrukturen zumindest neben mindestens einer Seitenwand der Finnenstrukturen liegen und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken, eine Mehrzahl von Steuer-Gate-Schichten, welche auf oder über den Ladungsspeicher-Schichtenstrukturen angeordnet sind, wobei die Steuer-Gate-Schichten miteinander verbunden sind, so dass sie eine erste Mehrzahl von NAND-gekoppelten Speicherzellen bilden mit der Mehrzahl von ersten aktiven Bereichen, und eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen mit der Mehrzahl von zweiten aktiven Bereichen der zweiten Richtung, sowie eine Schalteranordnung mit Schaltern zum individuellen Auswählen der Speicherzellen der Speicherzellenanordnung. In einem Ausführungsbeispiel der Erfindung ist jede Ladungsspeicher-Schichtenstruktur angeordnet auf oder über mindestens einer Seitenwand der Finnenstruktur und sie bedeckt mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs.
Die Ladungsspeicher-Schichtenstrukturen können Floating Gate-Schichtenstrukturen sein. In einem alternativen Ausführungsbeispiel der Erfindung sind die Mehrzahl von Ladungsspeicher-Schichtenstrukturen Ladungsfänger-Schichtenstrukturen.
Ferner kann die Ladungsspeicher-Schichtenstruktur auf oder über mindestens einer Seitenwand der Finnenstruktur angeordnet sein und sie kann mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken. In einem anderen Ausführungsbeispiel der Erfindung ist die Ladungsspeicher-Schichtenstruktur angeordnet auf oder über mindestens zwei gegenüberliegenden Seitenwänden der Finnenstruktur und bedeckt mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs.
In einem Ausführungsbeispiel der Erfindung ist die Auswähleinheit in der Finnenstruktur gebildet.
In einem anderen Ausführungsbeispiel der Erfindung weist die Auswähleinheit eine Mehrzahl von Transistoren auf. Einige der Mehrzahl von Transistoren können Normal-Aus-Transistoren sein und einige der Mehrzahl von Transistoren können Normal-An-Transistoren sein.
In einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen einer Speicherzellenanordnung bereitgestellt, wobei gemäß dem Verfahren eine Finnenstruktur gebildet wird, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist eine erste Isolationsschicht in einer ersten Richtung, einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht in der ersten Richtung angeordnet ist, eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich in der ersten Richtung angeordnet ist, einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht in der ersten Richtung angeordnet ist. Das Verfahren weist ferner auf ein Bilden einer Ladungsspeicherschicht auf oder über der Finnenstruktur in einer zweiten Richtung, wobei die zweite Richtung eine andere ist als die erste Richtung, wobei die Ladungsspeicherschicht zumindest neben mindestens einer Seitenwand der Finnenstruktur liegt und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt und ein Bilden einer Steuer-Gate-Schicht auf oder über der Ladungsspeicherschicht in der zweiten Richtung. Die Ladungsspeicher-Schichtenstruktur kann gebildet werden auf oder über mindestens einer Seitenwand der Finnenstruktur und sie kann mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken.
In einem anderen Ausführungsbeispiel der Erfindung werden mindestens ein zusätzlicher erster aktiver Bereich und mindestens ein zusätzlicher zweiter aktiver Bereich in der Finnenstruktur gebildet. Der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich werden miteinander in Serienverbindung in der ersten Richtung gekoppelt und der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich werden miteinander in Serienverbindung in der ersten Richtung gekoppelt.
In einem Ausführungsbeispiel der Erfindung wird mindestens eine zusätzliche Ladungsspeicher-Schichtenstruktur gebildet auf oder über mindestens einem Teil des mindestens einen zusätzlichen ersten aktiven Bereichs und mindestens einem Teil des mindestens einen zusätzlichen zweiten aktiven Bereichs. Ferner wird mindestens ein zusätzliches Steuer-Gate gebildet auf oder über der mindestens einen zusätzlichen Ladungsspeicher-Schichtenstruktur.
In einem Ausführungsbeispiel der Erfindung werden Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich gebildet.
Abstandshalter (Spacer) werden aus den Seitenwänden des Steuer-Gates gebildet.
Das Verfahren weist ferner auf ein Strukturieren einer Schichtenstruktur, wobei die Schichtenstruktur aufweist eine erste Isolationsschicht in einer ersten Richtung, eine erste Halbleiterschicht, welche auf oder über der ersten Isolationsschicht in der ersten Richtung angeordnet ist, eine zweite Isolationsschicht, welche auf oder über der ersten Halbleiterschicht in der ersten Richtung angeordnet ist, und eine zweite Halbleiterschicht, welche auf oder über der zweiten Isolationsschicht in der ersten Richtung angeordnet ist. Das Strukturieren kann durchgeführt werden mittels Ätzens von Teilen der ersten Isolationsschicht, Teilen der ersten Halbleiterschicht, Teilen der zweiten Isolationsschicht und Teilen der zweiten Halbleiterschicht. Ein anisotropes Ätzen wie beispielsweise ein reaktives Ionenätzen (RIE) kann zum Strukturieren verwendet werden.
In einem anderen Ausführungsbeispiel der Erfindung weist das Bilden der Auswähleinheit ein Bilden der Auswähleinheit in der Finnenstruktur auf.
Ferner können zwei Transistoren in der Auswähleinheit gebildet werden. Mindestens zwei der Transistoren können gebildet werden als Normal-Aus-Transistoren. Die mindestens zwei Normal-Aus-Transistoren können unter anderem gebildet werden mittels Implantierens des aktiven Bereichs eines jeden Normal-Aus-Transistors mit schweren Ionen wie beispielsweise Indium oder Borfluorid. Ferner können mindestens zwei der Transistoren gebildet werden als Normal-An-Transistoren. Die mindestens zwei Normal-An-Transistoren können unter anderem gebildet werden mittels Implantierens des aktiven Bereichs eines jeden Normal-An-Transistors mit Arsen oder Phosphor. In einem Ausführungsbeispiel der Erfindung weist das Bilden der mindestens zwei Transistoren ein Implantieren des aktiven Bereichs eines jeden Transistors mit ersten Dotieratomen eines ersten Leitfähigkeitstyps (beispielsweise n-Typ) auf, und ein Implantieren des aktiven Bereichs eines jeden Transistors mit zweiten Dotieratomen eines zweiten Leitfähigkeitstyps (beispielsweise p-Typ), wobei der zweite Leitfähigkeitstyp sich unterscheidet von dem ersten Leitfähigkeitstyp.
In einem Ausführungsbeispiel der Erfindung wird eine Speicherzellenanordnung bereitgestellt mit einer Mehrzahl von Speicherzellen, welche aufeinander oder übereinander in einer Finnenstruktur angeordnet sind, sowie eine Schalterstruktur mit Schalterelementen, wobei mindestens einige der Schalterelemente aufeinander oder übereinander in der Höhen-Richtung der Finnenstruktur angeordnet sind, wobei jedes Schalterelement einer jeweiligen Speicherzelle zugeordnet ist, beispielsweise einer jeweiligen Speicherzelle, welche auf derselben Höhe der Finnenstruktur angeordnet ist.
Obwohl die beschriebenen Ausführungsbeispiele sich auf NAND-Speicher beziehen, ist die Speicherzellen-Struktur unabhängig von der Speicherzellen-Array-Struktur und daher können die Speicherzellen gemäß den Ausführungsbeispielen der Erfindung ebenfalls verwendet werden in einer Speicherzellenarray-Struktur, welche eine andere ist als eine NAND-Speicherzellenarray-Struktur in einem alternativen Ausführungsbeispiel der Erfindung.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- US 2007/0018201 A1 [0002, 0002]

Claims

Integrierter Schaltkreis mit einer Speicherzellenanordnung, wobei die Speicherzellenanordnung aufweist: eine Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist: • eine erste Isolationsschicht; • einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist; • eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist; • einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist; eine Ladungsspeicher-Schichtenstruktur, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt; und ein Steuer-Gate, welches neben der Ladungsspeicher-Schichtenstruktur angeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 1, wobei die Finnenstruktur ferner aufweist: • eine dritte Isolationsschicht, welche auf oder über dem zweiten aktiven Bereich angeordnet ist; • einen dritten aktiven Bereich, welcher auf oder über der dritten Isolationsschicht angeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 1 oder 2, wobei die Finnenstruktur aufweist mindestens einen zusätzlichen ersten aktiven Bereich und mindestens einen zusätzlichen zweiten aktiven Bereich, • wobei der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich miteinander gekoppelt sind in einer Serienverbindung in der ersten Richtung; • wobei der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich miteinander gekoppelt sind in einer Serienverbindung in der ersten Richtung.
Integrierter Schaltkreis gemäß Anspruch 3, ferner aufweisend: • mindestens eine zusätzliche Ladungsspeicher-Schichtenstruktur, welche auf oder über mindestens einem Teil des mindestens einen zusätzlichen ersten aktiven Bereichs und mindestens einem Teil des mindestens einen zusätzlichen zweiten aktiven Bereichs in der zweiten Richtung angeordnet ist; • mindestens ein zusätzliches Steuer-Gate, welches auf oder über der mindestens einen zusätzlichen Ladungsspeicher-Schichtenstruktur in der zweiten Richtung angeordnet ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 4, ferner aufweisend: Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 5, wobei die Finnenstruktur ferner aufweist Source/Drain-Bereiche neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, wobei die Ladungsspeicher-Schichtenstruktur eine Floating Gate-Schichtenstruktur ist.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, wobei die Ladungsspeicher-Schichtenstruktur eine Nanokristall-Typ-Schichtenstruktur ist mit Nanokristallen, welche in einem Dielektrikum eingebettet sind, wobei die Nanokristalle elektrische Ladungen speichern.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, wobei die Ladungsspeicher-Schichtenstruktur eine Ladungsfänger-Schichtenstruktur ist.
Integrierter Schaltkreis gemäß Anspruch 9, wobei die Ladungsfänger-Schichtenstruktur mindestens zwei dielektrische Schichten aufweist.
Integrierter Schaltkreis gemäß Anspruch 9, wobei die Ladungsfänger-Schichtenstruktur eine Ladungsfängerschicht aufweist, welche hergestellt ist aus einem Material, ausgewählt aus einer Gruppe von Materialien bestehend aus: Siliziumnitrid, Yttriumoxid, Hafniumoxid, Zirkoniumoxid, Hafnium-Silikaten, Hafnium-Aluminaten, Aluminiumnitrid, Aluminiumoxid.
Integrierter Schaltkreis gemäß Anspruch 9, wobei die Ladungsfänger-Schichtenstruktur aufweist einen Oxid/Nitrid/Oxid-Schichtenstapel.
Integrierter Schaltkreis gemäß Anspruch 12, wobei die untere Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels hergestellt ist aus Siliziumoxid, einer High-k-Materialschicht oder einer Mehrzahl von High-k-Materialschichten enthaltend Siliziumoxid.
Integrierter Schaltkreis gemäß Anspruch 12 oder 13, wobei die obere Oxidschicht des Oxid/Nitrid/Oxid-Schichtenstapels hergestellt ist aus einem oder einer Mehrzahl von Materialien, ausgewählt aus einer Gruppe von Materialien bestehend aus: Siliziumoxid, Aluminiumoxid, High-k-Material, Mischungen dieser Materialien, Silikaten dieser Materialien, Aluminaten dieser Materialien, Siliziumnitrid, Yttriumoxid, Hafniumoxid, Zirkoniumoxid, Hafnium-Silikaten, Hafnium-Aluminaten, Aluminiumnitrid, Aluminiumoxid.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 14, ferner aufweisend: eine Auswahleinheit zum individuellen Auswählen von Sektoren von Speicherzellen-Transistoren, welche gebildet werden von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich.
Integrierter Schaltkreis gemäß Anspruch 15, wobei die Auswähleinheit in der Finnenstruktur gebildet ist.
Integrierter Schaltkreis gemäß Anspruch 15 oder 16, wobei die Auswähleinheit eine Mehrzahl von Auswählleitungen aufweist.
Integrierter Schaltkreis gemäß Anspruch 17, ferner aufweisend: eine zusätzliche Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die zusätzliche Finnenstruktur aufweist: • eine erste Isolationsschicht; • einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist; • eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist; • einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist; eine Ladungsspeicher-Schichtenstruktur, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt; und ein Steuer-Gate, welches neben der Ladungsspeicher-Schichtenstruktur angeordnet ist.
Integrierter Schaltkreis gemäß Anspruch 17 und 18, ferner aufweisend: die Auswähleinheit, geschaltet zwischen die Finnenstruktur und die zusätzliche Finnenstruktur.
Integrierter Schaltkreis gemäß einem der Ansprüche 17 bis 19, wobei die Mehrzahl von Auswählleitungen in einer Schaltermatrix angeordnet sind.
Integrierter Schaltkreis gemäß Anspruch 20, • wobei einige der Mehrzahl von Auswählleitungen Normal-Aus-Auswähltransistoren aufweisen; • wobei einige der Mehrzahl von Auswählleitungen Normal-An-Auswähltransistoren aufweisen.
Integrierter Schaltkreis gemäß Anspruch 21, wobei die Anzahl von Auswählleitungen mit Normal-An-Auswähltransistoren in der Schaltermatrix gleich ist der Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind.
Integrierter Schaltkreis gemäß Anspruch 21 oder 22, wobei die Gesamtzahl von Auswählleitungen in der Schaltermatrix zwischen dem Bitleitungskontakt und den Speicherzellentransistoren gleich ist der Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind oder größer ist um den Wert eins als die Anzahl von aktiven Bereichen, welche aufeinander oder übereinander in der Finnenstruktur angeordnet sind.
Integrierter Schaltkreis gemäß einem der Ansprüche 21 bis 23, wobei einige oder alle der Normal-Aus-Auswähltransistoren mit schweren Ionen dotiert sind.
Integrierter Schaltkreis gemäß Anspruch 24, wobei einige oder alle der Normal-Aus-Auswähltransistoren mit Indium oder Borfluorid dotiert sind.
Integrierter Schaltkreis gemäß einem der Ansprüche 20 bis 25, wobei die Schaltermatrix ferner aufweist einen Bitleitungskontaktbereich zum Koppeln eines jeden der Speicherzellentransistoren des ersten aktiven Bereichs und des zweiten aktiven Bereichs mittels der Auswählleitungen.
Integrierter Schaltkreis gemäß Anspruch 26, wobei mindestens einer der Transistoren der Schaltermatrix eine größere Gatelänge aufweist als die anderen Transistoren der Schaltermatrix.
Integrierter Schaltkreis mit einer NAND-Speicherzellenanordnung, aufweisend: eine Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist: • eine erste Isolationsschicht; • eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der ersten Isolationssicht angeordnet sind; • eine zweite Isolationsschicht, welche auf oder über den ersten aktiven Bereichen angeordnet ist; • eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen, welche miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sind, und welche auf oder über der zweiten Isolationsschicht angeordnet sind; eine Mehrzahl von Ladungsspeicher-Schichtenstrukturen, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet sind und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken; und eine Mehrzahl von Steuer-Gate-Schichten, welche neben der Ladungsspeicher-Schichtenstrukturen angeordnet sind; wobei die Speicherzellen miteinander gekoppelt sind derart, dass sie eine erste Mehrzahl von NAND-gekoppelten Speicherzellen bilden mit der Mehrzahl von ersten aktiven Bereichen, sowie eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen mit der Mehrzahl von zweiten aktiven Bereichen.
Integrierter Schaltkreis gemäß Anspruch 28, ferner aufweisend: eine Auswähleinheit zum individuellen Auswählen eines Sektors der Mehrzahl von Speicherzellen, welche gebildet werden von dem ersten aktiven Bereich bzw. dem zweiten aktiven Bereich.
Integrierter Schaltkreis gemäß Anspruch 29, wobei die Auswähleinheit in der Finnenstruktur gebildet ist.
Integrierter Schaltkreis mit einer NAND-Speicherzellenanordnung, wobei die NAND-Speicherzellenanordnung aufweist: eine Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist: • eine erste Isolationsschicht; • eine Mehrzahl von ersten aktiven Bereichen einer ersten Mehrzahl von Speicherzellen, welche miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der ersten Isolationsschicht angeordnet sind; • eine zweite Isolationsschicht, welche auf oder über den ersten aktiven Bereichen angeordnet ist, • eine Mehrzahl von zweiten aktiven Bereichen einer zweiten Mehrzahl von Speicherzellen, welche miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sind und welche auf oder über der zweiten Isolationsschicht angeordnet sind; eine Mehrzahl von Ladungsspeicher-Schichten, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet sind und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedecken; eine Mehrzahl von Steuer-Gate-Schichten, welche neben den Ladungsspeicher-Schichten angeordnet sind; wobei die Steuer-Gate-Schichten miteinander gekoppelt sind, so dass sie eine erste Mehrzahl von NAND-gekoppelten Speicherzellen bilden mit der Mehrzahl von ersten aktiven Bereichen, sowie eine zweite Mehrzahl von NAND-gekoppelten Speicherzellen mit der Mehrzahl von zweiten aktiven Bereichen; und eine Schalteranordnung mit Schaltern zum individuellen Auswählen der Speicherzellen.
Integrierter Schaltkreis gemäß Anspruch 31, wobei die Schalteranordnung in der Finnenstruktur gebildet ist.
Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Speicherzellenanordnung, wobei das Verfahren aufweist: Bilden einer Finnenstruktur, welche sich erstreckt in ihrer longitudinalen Richtung als einer ersten Richtung, wobei die Finnenstruktur aufweist: • eine erste Isolationsschicht; • einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist; • eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist; • einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist; Bilden einer Ladungsspeicherschicht auf oder über der Finnenstruktur in einer zweiten Richtung, wobei die zweite Richtung sich unterscheidet von der ersten Richtung, wobei die Ladungsspeicher-Schichtenstruktur gebildet wird zumindest neben mindestens einer Seitenwand der Finnenstruktur und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt; und Bilden einer Steuer-Gate-Schicht neben der Ladungsspeicher-Schicht.
Verfahren gemäß Anspruch 33, ferner aufweisend: • Bilden mindestens eines zusätzlichen ersten aktiven Bereichs und mindestens eines zusätzlichen zweiten aktiven Bereichs in der Finnenstruktur, • wobei der erste aktive Bereich und der mindestens eine zusätzliche erste aktive Bereich miteinander in einer Serienverbindung gekoppelt sind in der ersten Richtung; • wobei der zweite aktive Bereich und der mindestens eine zusätzliche zweite aktive Bereich miteinander in einer Serienverbindung in der ersten Richtung gekoppelt sind.
Verfahren gemäß Anspruch 34, ferner aufweisend: • Bilden von mindestens einer zusätzlichen Ladungsspeicher-Schichtenstruktur auf oder über mindestens einem Teil des mindestens einen zusätzlichen ersten aktiven Bereichs und mindestens einem Teil des mindestens einen zusätzlichen zweiten aktiven Bereichs; • Bilden mindestens eines zusätzlichen Steuer-Gates auf oder über der mindestens einen zusätzlichen Ladungsspeicher-Schichtenstruktur.
Verfahren gemäß einem der Ansprüche 33 bis 35, ferner aufweisend: Bilden von Source/Drain-Bereichen neben dem ersten aktiven Bereich und dem zweiten aktiven Bereich.
Verfahren gemäß einem der Ansprüche 33 bis 36, wobei das Bilden der Finnenstruktur aufweist ein Strukturieren einer Schichtenstruktur, wobei die Schichtenstruktur aufweist: • eine erste Isolationsschicht; • eine erste Halbleiterschicht, welche auf oder über der ersten Isolationsschicht angeordnet ist; • eine zweite Isolationsschicht, welche auf oder über der ersten Halbleiterschicht angeordnet ist; • eine zweite Halbleiterschicht, welche auf oder über der zweiten Isolationsschicht angeordnet ist.
Verfahren gemäß Anspruch 37, wobei das Strukturieren der Schichtenstruktur aufweist ein Ätzen von Teilen der ersten Isolationsschicht, Teilen der ersten Halbleiterschicht, Teilen der zweiten Isolationsschicht und Teilen der zweiten Halbleiterschicht.
Verfahren gemäß Anspruch 38, wobei das Ätzen ein anisotropes Ätzen aufweist.
Verfahren gemäß einem der Ansprüche 33 bis 39, wobei das Bilden der Auswähleinheit aufweist ein Bilden von mindestens zwei Auswählleitungen.
Verfahren gemäß Anspruch 40, wobei das Bilden von mindestens zwei Auswählleitungen aufweist ein Bilden von mindestens zwei Normal-Aus-Transistor-Auswählleitungen.
Verfahren gemäß Anspruch 41, wobei das Bilden der mindestens zwei Normal-Aus-Transistoren aufweist ein Implantieren des aktiven Bereichs eines jeden Normal-Aus-Transistors mit schweren Ionen.
Verfahren gemäß Anspruch 42, wobei das Bilden der mindestens zwei Normal-Aus-Transistoren aufweist ein Implantieren des aktiven Bereichs eines jeden Normal-Aus-Transistors mit Indium.
Verfahren gemäß einem der Ansprüche 40 bis 43, wobei das Bilden von mindestens zwei Auswählleitungen aufweist ein Bilden von Normal-An-Transistoren.
Verfahren gemäß Anspruch 44, wobei das Bilden von Normal-An-Transistoren aufweist ein Implantieren des aktiven Bereichs eines jeden Normal-An-Transistors mit Arsen oder Phosphor.
Verfahren gemäß einem der Ansprüche 40 bis 45, wobei das Bilden der mindestens zwei Transistoren aufweist: • Implantieren des aktiven Bereichs eines jeden Transistors mit ersten Dotieratomen eines ersten Leitfähigkeitstyps; • Implantieren des aktiven Bereichs eines jeden Transistors mit zweiten Dotieratomen eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp ein anderer ist als der erste Leitfähigkeitstyp.
Integrierter Schaltkreis mit einer Speicherzellenanordnung, wobei die Speicherzellenanordnung aufweist: • eine Mehrzahl von Speicherzellen, welche aufeinander oder übereinander in einer Finnenstruktur angeordnet sind; • eine Schalterstruktur mit Schalterelementen, wobei mindestens einige der Schalterelemente aufeinander oder übereinander angeordnet sind, wobei jedes Schalterelement einer jeweiligen Speicherzelle zugeordnet ist.
Speichermodul, aufweisend: eine Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen eine Speicherzellenanordnung aufweist, wobei die Speicherzellenanordnung aufweist: eine Finnenstruktur, welche sich in ihrer longitudinalen Richtung als einer ersten Richtung erstreckt, wobei die Finnenstruktur aufweist: • eine erste Isolationsschicht; • einen ersten aktiven Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist; • eine zweite Isolationsschicht, welche auf oder über dem ersten aktiven Bereich angeordnet ist; • einen zweiten aktiven Bereich, welcher auf oder über der zweiten Isolationsschicht angeordnet ist; eine Ladungsspeicher-Schichtenstruktur, welche zumindest neben mindestens einer Seitenwand der Finnenstruktur angeordnet ist und mindestens einen Teil des ersten aktiven Bereichs und mindestens einen Teil des zweiten aktiven Bereichs bedeckt; und ein Steuer-Gate, welches neben der Ladungsspeicher-Schichtenstruktur angeordnet ist.
Speichermodul gemäß Anspruch 48, wobei das Speichermodul ein stapelbares Speichermodul ist, bei dem mindestens einige der integrierten Schaltkreise aufeinander oder übereinander gestapelte sind.