DE102013215671B4 - Mehrfach programmierbarer Speicher - Google Patents

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Abstract

Vorrichtung, umfassend:ein Substrat (101);eine Finnenstruktur (420), die auf dem Substrat (101) angeordnet ist und als gemeinsamer Körper für n Transistoren (1101, ..., 1102x) dient, wobei n=2xund x eine ganze Zahl größer oder gleich 1 ist; unddie n Transistoren (1101, ..., 1102x), wobei jeder der n Transistoren (1101, ..., 1102x) umfasst:Ladungsspeicherschichten (134), die auf einer oberen Fläche der Finnenstruktur (420) angeordnet sind,ein Dualgate (1301; ...; 1302x) in Kontakt zu der Finnenstruktur (420), wobei das Dualgate (1301; ...; 1302x) jedes der n Transistoren (1101, ..., 1102x) ein erstes Sub-Gate und ein zweites Sub-Gate mit jeweils einer Gate-Elektrode umfasst, underste und zweite dielektrische Gate-Schichten (150), die jeweils auf Seitenwänden der Finnenstruktur (420) und unter den Gate-Elektroden der ersten und zweiten Sub-Gates (1301; ...; 1302x) angeordnet sind,wobei die ersten und zweiten Sub-Gates des Dualgates (1301; ...; 1302x) eine obere Fläche aufweisen, die koplanar zu einer oberen Fläche der Ladungsspeicherschichten (134) ist, undwobei die Vorrichtung so konfiguriert ist, dass einer der n Transistoren (1101, ..., 1102x) von einem Auswahltransistor zu einem Speichertransistor wechseln kann.

Description

  • Nichtflüchtige Speicher (NV-Speicher) wie beispielsweise einmal programmierbare (onetime programmable, OTP) NV-Speicher werden vielfach zur Code- und Datenspeicherung eingesetzt. Allerdings wird in zahlreichen NV-Speichern ein Floating Gate genutzt, so dass sie nur einmal beschrieben werden können. Eine Aktualisierung der Vorrichtung ist somit nicht möglich. Außerdem ist die Zellengröße durch die Gate-to-Gate-Beschränkung und die Überlagerungstoleranz begrenzt. Das bringt wiederum eine Beschränkung des Steuerstroms am Auswahl-Gate (Select Gate, SG) und der verwendbaren Gate-Mindestlänge mit sich. Wünschenswert ist daher die Bereitstellung einer hochskalierbaren Vorrichtung, die mehrfach aktualisiert werden kann.
  • Die Schrift US 2010 / 0 052 043 A1 zeigt eine Flash-Speichervorrichtung mit einer Dual/Tri-Gatestruktur, bei der ein Kanal in einem wandförmigen Körper ausgebildet ist. Source/Drain-Bereiche sind derart gebildet, dass sie nicht von einer Steuerelektrode überlappt zu werden. Die Flash-Speichervorrichtung enthält ferner einen Ladungsspeicherknoten zum Speichern von Ladungen, die unter der Steuerelektrode gebildet sind.
  • Aus der Schrift US 2009 / 0 116 294 A1 ist ein Verfahren zum Programmieren einer ersten Zelle in einem Speicher bekannt, wobei die erste Zelle einen ersten S/D-Bereich aufweist und sich einen zweiten S/D-Bereich mit einer zweiten Zelle teilt, die einen dritten S/D-Bereich aufweist, der dem zweiten S/D-Bereich gegenüberliegt, und ferner eine Ladungsspeicherschicht umfasst. Beim Programmieren werden die Kanäle der ersten und der zweiten Zelle eingeschaltet, an den ersten S/D-Bereich wird eine erste Spannung angelegt, an den zweiten S/D-Bereich wird eine zweite Spannung angelegt und an den dritten S/D-bereich wird eine dritte Spannung angelegt. Dabei liegt die zweite Spannung zwischen der ersten Spannung und der dritten Spannung und die ersten bis dritten Spannungen führen zu einem Fluss von Ladungsträgern vom dritten S/D-Bereich zum ersten S/D-Bereich, wodurch bewirkt wird, dass heisse Ladungsträger aus dem Kanal der ersten Zelle in die Ladungsspeicherschicht der ersten Zelle injiziert werden.
    In der Schrift US 2012 / 0 139 030 A1 ist ein nichtflüchtiger Halbleiterspeicher gezeigt, der erste bis n-te (n ist eine natürliche Zahl größer 1) Halbleiterschichten in einer ersten Richtung aufweist und der sich in einer zweiten Richtung erstreckt. Die Halbleiterschichten weisen ein Stufenmuster in der zweiten Richtung an einem ersten Ende auf. Ferner ist eine gemeinsame Halbleiterschicht vorgesehen, die mit den ersten bis n-ten Halbleiterschichten gemeinsam in der zweiten Richtung an dem ersten Ende verbunden ist. Weiterhin sind erste bis n-te Schichtauswahltransistoren vorgesehen, die in einer Reihe von der Seite einer ersten Elektrodenseite zwischen der ersten Elektrode und den ersten bis n-ten Speicherfolgen bereitgestellt sind. Der nichtflüchtige Halbleiterspeicher umfasst weiterhin erste bis n-te Störstellenbereiche, die den i-ten Schichtauswahltransistor (i gleich 1 bis n) am ersten Ende in der zweiten Richtung der i-ten Halbleiterschicht in einen Normal-Ein-Zustand bringen.
  • Gemäß der Schrift US 2006 / 0278 915 A1 wird eine FinFET-Split-Gate-EEPROM-Struktur offenbart, die ein Halbleitersubstrat und eine langgestreckte Halbleiterfinne umfasst, die sich über einem Substrat erstreckt. Ein Steuergate überlagert die Finne, Seiten der Finne und einen ersten Teil eines Kanals in der Finne nahe einem Drain der FinFET-Struktur. Das Steuergate weist eine Tunnelschicht und eine schwebende Elektrode auf, über die einer ersten isolierenden Schicht und einer ersten leitfähigen Schicht angeordnet ist. Ein Auswahl-Gate überlagert die Finne, ihre Seiten und einen zweiten Teil des Kanals in der Finne nahe einem Source der FinFET-Struktur. Das Auswahl-Gate umfasst eine zweite isolierende Schicht und eine zweite leitfähige Schicht. Dabei sind die isolierenden Schichten Teile einer kontinuierlichen isolierenden Schicht, die das Substrat und die Finne bedeckt und die leitfähigen Schichten sind elektrisch durchgehende Abschnitte einer kontinuierlichen leitfähigen Schicht, die auf der isolierenden Schicht ausgebildet ist.
  • Aus der Schrift US 2013 / 0 119 455 A1 ist ein Herstellungsverfahren für eine Speicheranordnung bekannt. Dabei wird als erstes ein mehrschichtiger Stapel aus dielektrischem Material auf einer Vielzahl von Halbleiterstreifen gebildet und dann wird der mehrschichtige Stapel in Schalttransistorbereichen belichtet. Die in den Schalttransistorbereichen freiliegenden mehrschichtigen Stapel werden bearbeitet, um Gate-Dielektrikumstrukturen zu bilden, die sich von dielektrischen Ladungsfangstrukturen unterscheiden. Es werden dann Wortleitungen und Auswahlleitungen gebildet. Eine 3D-Anordnung aus dielektrischen Ladungsfangspeicherzellen enthält Stapel aus NAND-Reihen von Speicherzellen. Eine Vielzahl von Schalttransistoren sind mit den NAND-Reihen verbunden, wobei die Schalttransistoren Gate-Dielektrikumstrukturen aufweisen, die sich von den dielektrischen Ladungsfangstrukturen unterscheiden.
  • In der Schrift DE 102 41 171 A1 ist ein Halbleiterspeicher beschrieben, der FinFETs als Speichertransistoren nutzt. Hierbei ist der Transistorkanal in einer stegartigen Halbleiterfinne mit dotierten Kontaktbereichen ausgebildet, die in Längsrichtung der Finne aneinander angrenzenden. Zwischen einer Gateelektrode, die eine der Wortleitungen des Halbleiterspeichers darstellt, und dem Transistorkanal ist eine Speicherschicht angeordnet. Die Speicherschicht ist von ihrer Umgebung, insbesondere gegenüber dem Transistorkanal und der Gateelektrode, mittels einer dünnen Isolatorschicht elektrisch getrennt. Unter Anlegen von geeigneten Source-, Drain- und Gatepotentialen werden Elektronen von der Speicherschicht dauerhaft eingefangen, so dass in die Speicherschicht eingebrachte Ladungen zur Speicherung eines „Bits“ in nicht-flüchtiger Weise herangezogen werden.
  • Die Schrift US 7 583 542 B2 zeigt ein Verfahren zum Betreiben einer Speichervorrichtung, umfassend ein Auswählen einer Zelle, die eine Anordnung von Wortleitungen umfasst, ein Auswählen einer Wortleitung dieser Anordnung und ein Anlegen einer Betriebsspannung an die ausgewählte Wortleitung. Dabei wird an die zu der ausgewählten Wortleitung nächstliegenden benachbarten Wortleitung eine Abschirmungsspannung angelegt, während die restlichen nicht-ausgewählten Wortleitungen schwebend gehalten werden.
  • Die Schrift US 7 382 654 B2 offenbart einen EEPROM-Flash-Speicher. Dabei verwendet jede Speicherzelle eine Si-Finne verwendet, in Source- und Drain-Bereiche undotiert sind. Jedes zu einem ausgewählten Poly-Gate in einer Reihe von Nitrid-Einfangspeicherzellen benachbarte Poly-Gate wird verwendet, um den Inversionsbereich zu erzeugen, der als ein Source-Bereich oder ein Drain-Bereich zum Übertragen einer erforderlichen Spannung wirkt. Der in dieser Schrift beschriebene Flash-Speicher weist eine Vielzahl von Polysilizium-Schichten auf, die eine Mehrzahl von Schichten der Si-Finne schneidet.
  • In der Schrift US 2005 / 0 186 738 A1 wird ein Halbleiterspeicher mit Speicherzellen beschrieben, die jeweils einen ersten und einen zweiten leitend dotierten Kontaktbereich und einen zwischen diesen angeordneten Kanalbereich aufweisen, der in einer aus Halbleitermaterial hergestellten und in dieser Richtung entlang einer Längsrichtung hintereinander angeordneten lagenförmigen Finne ausgebildet ist Die Finne hat eine im wesentlichen rechteckige Form mit einer Oberseite und einander gegenüberliegenden Seitenflächen. Eine auf der Oberseite der Finne angeordnete Speicherschicht ist zum Programmieren der Speicherzelle konfiguriert, wobei die Speicherschicht durch eine erste Isolatorschicht beabstandet ist und in der normalen Richtung zu einer Seitenfläche über eine der Seitenflächen der Finne hervorsteht, so dass diese Seitenfläche und die Oberseite der Finne eine Kante bildet, um Ladungsträger aus dem Kanalbereich in die Speicherschicht zu injizieren. Eine Gateelektrode ist von dieser Seitenfläche durch eine zweite Isolatorschicht und von der Speicherschicht durch eine dritte Isolatorschicht beabstandet, die von dem Kanalbereich elektrisch isoliert und derart konfiguriert ist, dass sie ihre elektrische Leitfähigkeit steuert.
  • Angesichts des oben dargestellten Stands der Technik besteht eine Aufgabe darin, kleinere Speicherzellen in kompakter Bauweise bereitzustellen, wobei die Speicherzellen zuverlässig betrieben werden können.
  • Die obige Aufgabe wird gelöst durch eine Vorrichtung nach Anspruch 1. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 2 bis 7 definiert.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den verschiedenen Darstellungen im Allgemeinen auf gleiche Merkmale. Außerdem sind die Zeichnungen nicht unbedingt maßstabsgetreu. Vielmehr liegt der Schwerpunkt im Allgemeinen auf der Veranschaulichung der Prinzipien der Erfindung. Nachfolgend werden verschiedene Ausführungsbeispiele der vorliegenden Erfindung unter Bezug auf die Zeichnungen beschrieben. Diese zeigen in
    • 1a-b eine Draufsicht und eine isometrische Darstellung eines nicht zur Erfindung gehörenden Ausführungsbeispiels einer Speicherzelle;
    • 1c-d eine Draufsicht und eine isometrische Darstellung eines Ausführungsbeispiels einer Speicherzelle;
    • 2 ein Ausführungsbeispiel einer Speicherzelle;
    • 3 und 4 verschiedene Speichervorgänge einer Speicherzelle;
    • 5a-b eine Draufsicht und eine isometrische Darstellung eines nicht zur Erfindung gehörenden Ausführungsbeispiels einer Speicherzelle;
    • 5c-d eine Draufsicht und eine isometrische Darstellung eines Ausführungsbeispiels einer Speicherzelle;
    • 6 ein Ausführungsbeispiel einer Speicherzelle;
    • 7a-e Querschnittdarstellungen eines Ausführungsbeispiels eines Prozesses zum Bilden einer Vorrichtung oder integrierten Schaltung (IC);
    • 8a-b Querschnittdarstellungen eines weiteren Ausführungsbeispiels eines Prozesses zum Bilden einer Vorrichtung oder integrierten Schaltung (IC); und
    • 9a-b Querschnittdarstellungen eines weiteren Ausführungsbeispiels eines Prozesses zum Bilden einer Vorrichtung oder integrierten Schaltung (IC).
  • Die Ausführungsbeispiele betreffen im Allgemeinen Halbleitervorrichtungen. Einige Ausführungsbeispiele betreffen insbesondere Speichervorrichtungen, wie beispielsweise nicht flüchtige Speichervorrichtungen (NV-Speicher). Solche Speichervorrichtungen können zum Beispiel in externe Speichervorrichtungen, wie beispielsweise USB-Speichergeräte oder andere Typen von tragbaren Speichergeräten oder ICs, wie Mikrosteuergeräte oder Systeme auf Chips (Ein-Chip-Systeme), integriert werden. Die Vorrichtungen oder ICs können zum Beispiel in Unterhaltungselektronikprodukte integriert oder dafür verwendet werden bzw. andere Vorrichtungstypen betreffen.
  • 1a-b zeigt verschiedene Ansichten eines nicht zur Erfindung gehörenden Ausführungsbeispiels einer Speicherzelle 100. In 1a ist eine Draufsicht dargestellt, während 1b eine isometrische Darstellung der Speicherzelle aus 1a zeigt. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. Weiterhin kann die Speicherzelle Teil einer IC-Vorrichtung sein. In einem Beispiel ist die Speicherzelle eine Mehr-Bit-Speicherzelle. Eine Dualbit-Speicherzelle kann zwei Datenbits speichern. In einem Beispiel ist die Zelle eine mehrfachprogrammierbare (multi-time programmable, MTP) nichtflüchtige (NV) Dualbit-Speicherzelle. Die Dualbit-Speicherzelle kann als Speicherzelle vom NOR-Typ konfiguriert sein. Es kann ebenfalls sinnvoll sein, weitere Typen von Mehr-Bit-Speicherzellenkonfigurationen oder das Speichern von einer anderen Anzahl von Bits bereitzustellen.
  • Die Speicherzelle ist auf einem Substrat 101 ausgebildet. In einem Beispiel ist das Substrat ein Halbleiter auf einem Isolator. Ein Halbleiter-auf-Isolator-Substrat weist eine Halbleiter-Oberflächenschicht auf, die durch eine Isolatorschicht 105 von einem kristallinen Bulk 103 getrennt ist. Bei der Isolatorschicht kann es sich zum Beispiel um einen dielektrischen Isolierstoff handeln. Die Isolatorschicht kann beispielsweise aus Siliziumoxid bestehen und eine eingebettete Oxidschicht (buried oxide, BOX) enthalten. Ebenso können auch andere Typen von dielektrischen Isolierstoffen verwendet werden. Bei dem Halbleiter-auf-Isolator-Substrat kann es sich zum Beispiel um ein Silizium-auf-Halbleiter-Substrat (SOI) handeln. Die Oberflächenschicht und die Bulkschicht aus kristallinem Material bestehen aus einkristallinem Silizium. Andere Substrattypen, wie beispielsweise Silizium-Germanium (SiGe), Germanium (Ge), Gallium-Arsen (GaAs) oder andere geeignete Halbleitermaterialien können ebenfalls für das Halbleiter-auf-Isolator-Substrat verwendet werden. Es versteht sich, dass die Oberflächen- und Bulkschicht nicht aus demselben Material bestehen müssen.
  • Das Substrat kann leicht dotiert sein. In einem Beispiel ist zumindest die Halbleiter-Oberflächenschicht leicht dotiert. In einem Beispiel ist die Oberflächenschicht leicht mit Dotierstoffen vom p-Typ dotiert. Auch andere Typen dotierter Oberflächenschichten können verwendet werden. So kann die Oberflächenschicht zum Beispiel mit Dotierstoffen vom n-Typ und/oder anderen Dotierstoffkonzentrationen dotiert werden oder eigendotiert sein. Außerdem kann auch ein Bulk-Substrat mit dotierter Oberflächenschicht verwendet werden.
  • In anderen Beispielen kann als Substrat ein Bulk-Halbleitersubstrat verwendet werden. So ist das Bulk-Substrat zum Beispiel kein Halbleiter-auf-Isolator-Substrat. Das Bulk-Substrat kann beispielsweise ein Siliziumsubstrat sein. Alternativ kann das Substrat aus anderen Halbleitermaterialien wie zum Beispiel SiGe, Ge oder GaAs gebildet werden. In einem Beispiel ist das Substrat leicht dotiert. Das Substrat kann mit Dotierstoffen vom p-Typ leicht dotiert sein. Auch andere Substrattypen können verwendet werden. So kann das Substrat zum Beispiel mit Dotierstoffen vom n-Typ und/oder anderen Dotierstoffkonzentrationen dotiert werden oder eigendotiert sein.
  • In einem Beispiel sind die Transistoren 110a-b der Speicherzelle vom Finnen-Typ. Die Transistoren können zum Beispiel Finnen-Feldeffekttransistoren (FinFETs) sein. Auch andere Transistortypen können verwendet werden. Die FinFETs beinhalten eine gemeinsame Finnenstruktur 420, die auf dem Substrat angeordnet ist. In einem Beispiel ist die Finnenstruktur aus dem Halbleitersubstrat geformt. Im Falle eines Halbleiter-auf-Isolator-Substrats ist die Finnenstruktur aus der Oberflächenschicht des Substrats geformt. Eine Unterseite der Finnenstruktur ist zum Beispiel oben auf dem BOX der Halbleiter-auf-Isolator-Schicht angeordnet. Die Dicke der Oberflächenschicht definiert zum Beispiel eine Höhe der Finnenstruktur. Alternativ ist die Finnenstruktur auf einem Oberflächenteil eines Bulk-Halbleitersubstrats ausgebildet. In diesem Fall ist die Finne ein integraler Teil des Bulk-Substrats. An der Unterseite der Finnenstruktur über einer Oberseite des Bulk-Substrats kann eine dielektrische Schicht vorgesehen sein. Die dielektrische Schicht deckt einen unteren Teil der Finnenstruktur ab und isoliert die Speicherzelle von anderen Speicherzellen. Die Oberseite der dielektrischen Schicht definiert zum Beispiel eine Höhe der Finnenstruktur.
  • Die Finnenstruktur dient als Körper der Transistoren. Die Finnenstruktur ist länglich ausgeführt. So erstreckt sich die Finnenstruktur beispielsweise in einer ersten oder x-Richtung. Die Höhe der Finnenstruktur kann zum Beispiel etwa 5 - 100 nm betragen. Es können auch andere Finnenhöhen verwendet werden. Die Breite der Finnenstruktur kann etwa 5 - 100 nm betragen. Die Breite kann zum Beispiel von der Finnenhöhe, der Prozessfähigkeit und den Anforderungen bezüglich der Transistor-Gesamtbreite abhängen. Es können auch andere Finnenstärken verwendet werden. In manchen Fällen kann die Breite der Finnenstruktur in die Bestimmung der Kanalbreite der Vorrichtung einbezogen werden. Auch andere Abmessungen für die Finnenstruktur können nützlich sein. Die Abmessungen der Finnenstruktur können zum Beispiel von den Vorrichtungs- oder Auslegungsanforderungen abhängig sein.
  • Die Finne kann mit Dotierstoffen eines zweiten Polaritätstyps dotiert sein. Beispielsweise kann die Finne undotiert oder leicht mit Dotierstoffen eines zweiten Polaritätstyps dotiert sein. In einem Ausführungsbeispiel beträgt die Dotierstoffkonzentration der Finne etwa 1015-1018 cm-3. Die dotierte Finne bildet die Kanäle der Transistoren unterhalb des Gates.
  • In einem Beispiel sind ein erstes und zweites Gate 130a-b auf dem Substrat ausgebildet, die mit der Finnenstruktur in Kontakt stehen. Das erste und zweite Gate weisen erste und zweite Gate-Elektroden 136a-b auf. Die Gate-Elektroden umfassen zum Beispiel längliche Elemente. In einem Beispiel kreuzen die Gate-Elektroden die Finnenstruktur in einer zweiten oder y-Richtung. In einem Beispiel verläuft die zweite Richtung orthogonal zur ersten Richtung. Ebenso können Gate-Elektroden verwendet werden, welche die Finnenstruktur in anderen Winkeln kreuzen.
  • Wie abgebildet, werden die Finnen gemäß des beschriebenen nicht zur Erfindung gehörenden Ausführungsbeispiels vollständig von den Gate-Elektroden umschlossen. Gate-Elektroden, welche die Finnenstruktur umschließen, bilden einen Transistor mit einem einzelnen Gate. In einem Beispiel umfassen die Gate-Elektroden ein Halbleitermaterial. So umfassen die Gate-Elektroden zum Beispiel Polysilizium. Ebenso kann das Gate aus anderen Materialien gebildet werden. Die Gates können zum Beispiel Metall wie TaN oder TiN umfassen. Außerdem können die Gate-Elektroden mit Dotierstoffen dotiert werden, um den Widerstand und die Poly-Verarmung zu reduzieren. In Abhängigkeit von den Konstruktionsvorgaben wird das Gate mit dem entsprechenden Dotierstofftyp und der erforderlichen Dotierstoffkonzentration dotiert. Zum Beispiel kann der Dotierstoff entweder vom selben oder entgegengesetzten Typ wie die S/-D-Bereiche sein.
  • In einem Beispiel sind dielektrische Ladungsspeicherschichten 134 auf einer oberen Fläche der Finnenstruktur angeordnet, welche die oberen Abschnitte einer Gate-Elektrode (z.B. oberhalb der oberen Fläche der Finnenstruktur) von der Oberseite der Finnenstruktur trennt. Zum Beispiel ist eine erste dielektrische Ladungsspeicherschicht auf der oberen Fläche der Finnenstruktur unter der ersten Gate-Elektrode und eine zweite dielektrische Ladungsspeicherschicht auf der oberen Fläche der Finnenstruktur angeordnet, um die obere Fläche der Finnenstruktur von der zweiten Gate-Elektrode zu trennen. Die dielektrischen Ladungsspeicherschichten 134 können Ladung entsprechend den Bits der Speicherzelle speichern. In einem Beispiel stellen dielektrische Ladungsspeicherschichten einen Verbund oder Stapel aus Ladungsspeicherschichten dar. Der Ladungsspeicherstapel weist beispielsweise einen Sandwich-Aufbau aus Oxid-Nitrid-Oxid (ONO) 460, 461 und 462 auf. In einem Ausführungsbeispiel dient die Oxidschicht 462 als Sperroxid, die Oxidschicht 460 dient als Tunneloxid und die zwischen den zwei Oxidschichten eingeklemmte Nitridschicht 461 dient als Ladungsspeicherschicht zum Speichern von Ladung. Es können auch andere Typen von dielektrischen Ladungsspeicherschichten oder -stapeln verwendet werden. So kann eine dielektrische Ladungsspeicherschicht zum Beispiel dielektrische Speicherstapel wie Oxid/a-Si/Oxid, Oxid/Nanokristall/Oxid, Oxid/Nitrid/Al2O3, in Oxid eingebettetes Nanokristall oder einen Oxid-Metall (High-K)-Oxid-Stapel aufweisen. Es können auch andere Konfigurationen von dielektrischen Ladungsspeicherschichten verwendet werden. So können beispielsweise auch mehrere Speicherstapel als Speicherschicht dienen. Die dielektrische Ladungsspeicherschicht ermöglicht es, dass ein Gate ein Steuer-Gate (MC) ist.
  • In einem Beispiel sind zumindest die Seiten der Nitridschicht 461 der dielektrischen Ladungsspeicherstapelschicht in Längsrichtung der Finnenstruktur von einer Speicherschutzschicht geschützt. Bei der Speicherschutzschicht kann es sich zum Beispiel um Oxid oder Silizium-Oxinitrid handeln. Auch andere Typen von Schutzschichten können verwendet werden.
  • In einem Beispiel ist eine dielektrische Gate-Schicht 150 an Seitenwänden der Finnenstruktur unter einer Gate-Elektrode angeordnet. In manchen Ausführungsformen kann die dielektrische Gate-Schicht auch als die Speicherschutzschicht dienen, welche die Seiten der dielektrischen Ladungsspeicherschichten bedeckt. Ebenso können andere Konfigurationen von Ladungsspeicherschichten und dielektrischen Gate-Schichten verwendet werden. Die dielektrische Gate-Schicht trennt untere Abschnitte eines Gates (z.B. unter der oberen Fläche der Finnenstruktur) von der Finnenstruktur. So ist zum Beispiel eine erste dielektrische Gate-Schicht an Seitenwänden der Finnenstruktur vorgesehen, um untere Abschnitte der ersten Gate-Elektrode von der Finnenstruktur zu trennen, während eine zweite dielektrische Gate-Schicht an Seitenwänden der Finnenstruktur bereitgestellt ist, um untere Abschnitt der zweiten Gate-Elektrode von der Finnenstruktur zu trennen. Bei der dielektrischen Gate-Schicht kann es sich beispielweise um Siliziumoxid handeln. So kann die dielektrische Gate-Schicht zum Beispiel HfSiON, SiON, HfO2 oder eine Kombination daraus sein. Ebenso können auch andere Typen von dielektrischen Gate-Materialien verwendet werden. Die dielektrische Gate-Schicht ermöglicht es, dass ein Gate ein Auswahl-Gate (SG) ist.
  • Ein Transistor weist erste und zweite Source/Drain-Bereiche (S/D) in der Finnenstruktur neben einem Gate auf. So verfügt zum Beispiel der erste Transistor über erste und zweite S/D-Bereiche in der Finnenstruktur neben dem ersten Gate und der zweite Transistor weist erste und zweite S/D-Bereiche in der Finnenstruktur neben dem zweiten Gate auf. Wie abgebildet dient der erste S/D-Bereich des ersten Transistors als erster Zellenanschluss 122, der zweite S/D-Bereich des ersten Transistors und der erste S/D-Bereich des zweiten Transistors bilden einen gemeinsamen S/D-Bereich 126 des Transistors und der zweite S/D-Bereich des zweiten Transistors dient als zweiter Zellenanschluss 124.
  • Die S/D-Bereiche sind mit Dotierstoffen eines ersten Polaritätstyps dotiert. In einem Ausführungsbeispiel sind die S/D-Bereiche stark mit Dotierstoffen eines ersten Polaritätstyps dotiert. Die Dotierstoffkonzentration der S/D-Bereiche kann zum Beispiel etwa 1019 - 1020 cm-3 betragen. Es können auch andere Dotierstoffkonzentrationen sinnvoll sein. Die Dotierstoffe des ersten Polaritätstyps können vom n-Typ sein, so dass eine Speicherzelle mit Transistoren vom n-Typ gebildet wird. Alternativ kann der erste Polaritätstyp der p-Typ zum Bilden einer Speicherzelle vom p-Typ sein. Zu den Dotierstoffen vom p-Typ können Bor (B), Aluminium (AI), Indium (In) oder eine Kombination daraus zählen, während die Dotierstoffe vom n-Typ Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination daraus umfassen können.
  • Am ersten und zweiten Ende der Finnenstruktur können erste und zweite Kontaktpads 421 und 423 vorgesehen sein. Die Kontaktpads bieten eine zusätzliche Oberfläche für eine Kontaktverbindung mit den Zellenanschlüssen. Die Kontaktpads können ein integraler Teil der Finnenstruktur sein. So können die Kontaktpads zum Beispiel aus demselben Material wie die Finnenstruktur und die Dotierstoffe der S/D-Bereiche der Transistoren bestehen. Dabei wird zum Beispiel die Finnenstruktur mit den Padstrukturen geformt und zu demselben Zeitpunkt dotiert, zu dem die S/D-Bereiche der Transistoren gebildet werden. Es können auch andere Konfigurationen der Finnenstrukturen, S/D-Bereiche und Kontaktpads verwendet werden.
  • In einigen Beispielen können die S/D-Bereiche leicht dotierte S/D-Erweiterungsbereiche aufweisen. In einigen Beispielen kann das S/D-Erweiterungsprofil unterhalb des Gates verlaufen. Die Einrichtung der S/D-Erweiterungen verbessert den Kurzkanaleffekt. Um das Bilden der S/D-Erweiterungsbereiche zu erleichtern, können Gate-Seitenwanddistanzhalter (nicht abgebildet) bereitgestellt werden. Die Gate-Seitenwanddistanzhalter können aus einem dielektrischen Material, wie beispielsweise Siliziumoxid gebildet sein. Auch andere Arten von Distanzhaltermaterialien können verwendet werden. Außerdem können die S/D-Erweiterungen ohne die Distanzhalter, dafür aber der Haupt-S/D-Bereich mit den Distanzhaltern ausgebildet sein. Darüber hinaus sind auch andere Konfigurationen der S/D-Erweiterungen, S/D-Bereiche und Distanzhalter möglich.
  • Die Gates können mit Gate-Kontaktpads (nicht dargestellt) ausgebildet werden. In einem Beispiel ist an einem Ende eines Gates ein Gate-Kontaktpad bereitgestellt. Alternativ können Kontaktpads an Enden des Gates vorgesehen sein. Die Kontaktpads bieten eine zusätzliche Oberfläche für eine Kontaktverbindung mit den Steuerleitungen. In einem Beispiel sind die Kontaktpads ein integraler Teil der Gate-Struktur. Die Kontaktpads können aus demselben Material wie das Gate gebildet sein. Ebenso können andere Konfigurationen der Gates und Gatepads zum Einsatz kommen.
  • In Ausführungsbeispielen ist ein Gate eines Transistors ein Dualgate. So ist ein Gate in ein erstes und zweites Sub-Gate unterteilt sein.
  • 1c-d zeigt verschiedene Ansichten eines erfindungsgemäßen Ausführungsbeispiels einer Speicherzelle 100. In 1c ist eine Draufsicht dargestellt, während 1d eine isometrische Darstellung einer Speicherzelle aus 1c zeigt. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In einem weiteren Ausführungsbeispiel ist die Speicherzelle Teil einer IC-Vorrichtung. Wie den Darstellungen zu entnehmen, ist die Speicherzelle eine Dualbit-Speicherzelle ähnlich der unter Bezug auf 1a-b beschriebenen Zelle. Daher werden gleiche Elemente nicht oder nicht näher beschrieben.
  • Wie abgebildet, weist die Speicherzelle Gate-Elektroden 130a-b des ersten und zweiten Transistors 110a-b auf, die auf der ersten und zweiten Seite der Finnenstruktur 420 und nicht darüber angeordnet sind. Eine Gate-Elektrode verfügt zum Beispiel über ein erstes und zweites Sub-Gate, die von den Finnenseitenwänden getrennt sind, eine dielektrische Ladungsspeicherschicht und dielektrische Gate-Schichten 150. Die Sub-Gates verfügen zum Beispiel über eine obere Fläche, die koplanar zu einer oberen Fläche der dielektrischen Ladungsspeicherschicht 134 ist. Durch das Bereitstellen des ersten und zweiten Sub-Gates können die Sub-Gates gesondert unter Vorspannung gesetzt werden.
  • Die Betriebsweise der Speicherzelle, wie unter 1a-d beschrieben, ist in 2 veranschaulicht. Die Dualbit-Speicherzelle verfügt über einen ersten und zweiten Transistor 110a-b, die zwischen dem ersten und zweiten Zellenanschluss 122 und 124 in Reihe geschaltet sind. Ebenso kann eine andere Anzahl von Transistoren für andere Mehr-Bit-Zellen verwendet werden.
  • Der erste Zellenanschluss ist ein Source-Anschluss und der zweite Zellenanaschluss ist ein Drain-Anschluss. In einem Ausführungsbeispiel können der erste und zweite Zellenanschluss als Auswahl- und Bitleitungsanschluss dienen. In einem Ausführungsbeispiel dient der ersten Zellenanschluss als Auswahlanschluss und der zweite Zellenanschluss als Bitleitungsanschluss. Auch andere Anschluss-Konfigurationen können verwendet werden. Der Auswahlanschluss ist mit einer Auswahlleitung (SL) und der Bitleitungsanschluss mit einer Bitleitung (BL) verbunden. SL und BL können wechselseitig austauschbar sein. Die Gates des ersten und zweiten Transistors können als erster und zweiter Gate-Anschluss 176a-b der Speicherzelle dienen. An die Gate-Anschlüsse der Transistoren sind eine erste und zweite Gate-Leitung (GL) angeschlossen. Mithilfe der SLs, BLs und GLs kann eine Vielzahl von Speicherzellen zu einem Speicherfeld zusammengeschlossen werden.
  • Wie beschrieben hinsichtlich 1a und 1b oben beschrieben, verfügt ein Gate eines Transistors sowohl über dielektrische Ladungsspeicherschichten 134 als auch über dielektrische Gate-Schichten 150. Die dielektrischen Ladungsspeicherschichten 134 dienen als Speicherknoten, der einem Bit der Speicherzelle entspricht. So dienen zum Beispiel die ersten dielektrischen Ladungsspeicherschichten als erster Speicherknoten, der einem ersten Bit entspricht, und die zweiten dielektrischen Ladungsspeicherschichten dienen als zweiter Speicherknoten, der einem zweiten Bit entspricht. Die dielektrischen Ladungsspeicherschichten sind von dielektrischen Materialien umgeben. In einem Ausführungsbeispiel sind die dielektrischen Ladungsspeicherschichten mit einem Tunneloxid oben auf der Finne ausgebildet, und zwischen dem Tunneloxid und einem Sperroxid ist eine Ladungsspeicherschicht angeordnet. Der übereinandergeschichtete Stapel ist seinerseits von einer dielektrischen Schicht oder einem Gate-Dielektrikum umgeben. Das Gate-Dielektrikum ist an den Seiten der Finne und ggf. auch an der Seite der dielektrischen Ladungsspeicherschichten ausgebildet. Durch Ausstatten eines Transistor mit einem Gate, das sowohl die dielektrischen Ladungsspeicherschichten als auch dielektrische Gate-Schichten aufweist, kann der Transistor zwischen einem Auswahl-Gate (SG) und einem Steuer-Gate (MC) wechseln. Das SG dient für den Zugriff auf die Speicherzelle, während das MC den Speicherknoten auf der oberen Fläche der Finne steuert. Wenn zum Beispiel auf das zweite Bit zugegriffen wird, ist das erste Gate das SG, während das zweite Gate das MC ist. Wird dagegen auf das erste Bit zugegriffen, ist das zweite Gate das SG und das erste Gate ist das MC.
  • In einem Ausführungsbeispiel wird die Gate-Leitung, die an das SG angeschlossen ist, als Wortleitung (WL) bezeichnet, während die Gate-Leitung, die an das MC angeschlossen ist, als die Steuerleitung (CL) bezeichnet wird. Da das SG und MC wechselseitig austauschbar sind, sind auch die WL und CL vertauschbar. Der Zellenanschluss neben dem SG dient als Auswahlanschluss, der mit der SL verbunden ist, während der Zellenanschluss neben dem Steuer-Gate als Bitleitungs-Anschluss dient, der mit der BL verbunden ist. Somit sind, wie SG und MC, auch SL und BL wechselseitig austauschbar. Durch Bereitstellen einer Speicherzelle mit zwei Gates, die von MC auf SG umstellbar sind, erhält man in vorteilhafter Weise einen Dualbit-Transistor mit zwei Gates. Dies ermöglicht kleinere Speicherzellen in kompakterer Bauweise.
  • Der Zugriff auf ein Bit der Speicherzellen kann verschiedene Typen von Speicherzugriffsoperationen beinhalten. In einem Ausführungsbeispiel beinhalten die Speicherzugriffsoperationen Lese-, Programmier- und Löschvorgänge. Um den erwünschten Speicherzugriffsvorgang auf dem erwünschten Bit der Speicherzelle durchzuführen, können zum Beispiel über die SL, BL, CL und WL geeignete Signale oder Spannungen an den verschiedenen Anschlüssen der Speicherzelle angelegt werden. Tabelle 1a zeigt die verschiedenen Signale, die je nach erwünschter Operation und erwünschtem Zugriffsbit an die Anschlüsse der Speicherzelle angelegt werden. Tabelle 1a
    Vorgang SG SG MC MC BL BL SL SL
    (Sel.) (Unsel.) (Sel.) (Unsel.) (Sel.) (Unsel.) (Sel.) (Unsel.)
    Programmieren Vsel Vunsel Vg,pgm Vunsel Vd,pgm Vinhibit GND GND
    Löschen Vsel Vunsel Vg,ers Vunsel Vd,ers Vinhibit GND GND
    Lesen Vsel Vunsel Vg,read Vunsel Vd,read Vinhibit GND GND
  • Tabelle 1b zeigt einige Ausführungsbeispiele der verschiedenen Signalwerte, die an die Anschlüsse einer Speicherzelle vom n-Typ und einer Speicherzelle vom p-Typ angelegt wurden. Tabelle 1b
    n-Typ
    Zelle (V) Zelle (V)
    Vsel 3 -3
    Vunsel 0 0
    Vd,pgm 6 -6
    Vd,ers 6 -6
    Vd,read 2 -2
    Vg,pgm 5 -5
    Vg,ers -3 3
    Vg,read 0 0
    Vinhibit 0, float 0, float
    Vs 0 0
  • Ebenso können Signale mit anderen Spannungen an die Anschlüsse der Speicherzelle angelegt werden. So kann zum Beispiel anstelle der beispielhaften Werte in Tabelle 1b für die Signale eine Spannung von ±2 V verwendet werden.
  • 3a-c zeigen schematische Diagramme von Speicherzugriffen auf Bit 1 der Speicherzelle. Wie zu sehen, korrespondiert Bit 1 mit dem ersten Transistor der Speicherzelle. Wenn auf Bit 1 zugegriffen wird, dient der erste Transistor als MC und der zweite Transistor als SG.
  • In 3a ist ein Programmiervorgang dargestellt. Zum Durchführen eines Programmiervorgangs auf Bit 1 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. BL) = Vd,pgm;
    • zweiter Zellenanschluss (z.B. SL) = Vs;
    • erste Gate-Leitung (z.B. CL) =Vg,pgm; und
    • zweite Gate-Leitung (z.B. WL) = Vsel.
  • Das an das zweite Gate des zweiten Transistors angelegte Signal Vsel schaltet den Kanal für den Zugriff auf Bit 1 an, und das an das erste Gate des ersten Transistors angelegte Signal Vg,pgm sowie Vd,pgm an BL führen dazu, dass Elektronen durch den Kanal von der Source zur Drain fließen, wie mit dem Pfeil angezeigt. Ein elektrisches Feld wird erzeugt, das groß genug ist, um eine Stoßionisation der Elektron-Loch-Paare nahe der Drain-Seite zu bewirken und die energiereichen Elektronen werden durch das Tunneloxid auf den Ladungsspeicherknoten/die Ladungsspeicherschicht gestoßen. Dadurch steigt die Gate-Schwellenspannung.
  • 3b zeigt einen Löschvorgang an Bit 1 der Speicherzelle. Zum Durchführen eines Löschvorgangs auf Bit 1 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. BL) = Vd,ers;
    • zweiter Zellenanschluss (z.B. SL) = Vs;
    • erste Gate-Leitung (z.B. CL) = Vg,ers; und
    • zweite Gate-Leitung (z.B. WL) = Vsel.
  • Bei einem Löschvorgang wird an das MC und den ersten Zellenanschluss, z.B. BL, eine hohe Spannung der entgegengesetzten Polarität angelegt, was zu einer Band-zu-Band-Heißlochinjektion in den Ladungsspeicherknoten/die Ladungsspeicherschicht führt. Dadurch sinkt die Gate-Schwellenspannung.
  • In 3c ist ein Lesevorgang dargestellt. Zum Durchführen eines Lesevorgangs auf Bit 1 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. BL) = Vd,read;
    • zweiter Zellenanschluss (z.B. SL) = Vs;
    • erste Gate-Leitung (z.B. CL) = Vg,read; und
    • zweite Gate-Leitung (z.B. WL) = Vsel.
  • Wenn ein programmiertes Bit gelesen wird, ist die Lesespannung aufgrund der höheren Gate-Schwellenspannung niedrig. Wenn dagegen ein gelöschtes Bit gelesen wird, ist die Lesespannung aufgrund der niedrigeren Gate-Schwellenspannung hoch. In einem Ausführungsbeispiel speichert ein programmiertes Bit „0“, während ein gelöschtes Bit „1“ speichert. Ebenso können andere Konfigurationen für programmierte und gelöschte Bits verwendet werden.
  • 4a-c zeigen schematische Diagramme von Speicherzugriffen auf Bit 2 der Speicherzelle. Wie zu sehen, korrespondiert Bit 2 mit dem zweiten Transistor der Speicherzelle. Wenn auf Bit 2 zugegriffen wird, dient der zweite Transistor als MC und der erste Transistor als SG.
  • In 4a ist ein Programmiervorgang dargestellt. Zum Durchführen eines Programmiervorgangs auf Bit 2 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. SL) = Vs;
    • zweiter Zellenanschluss (z.B. BL) = Vd,pgm;
    • erste Gate-Leitung (z.B. WL) = Vsel; und
    • zweite Gate-Leitung (z.B. CL) = Vg,pgm.
  • Das an das erste Gate des ersten Transistors angelegte Signal Vsel schaltet den Kanal für den Zugriff auf Bit 2 an, und das an das zweite Gate des zweiten Transistors angelegte Signal Vg,pgm sowie Vd,pgm an BL führen dazu, dass Elektronen durch den Kanal von der Source zur Drain fließen, wie mit dem Pfeil angezeigt. Ein elektrisches Feld wird erzeugt, das groß genug ist, um eine Stoßionisation der Elektron-Loch-Paare nahe der Drain-Seite zu bewirken und die energiereichen Elektronen werden durch das Tunneloxid auf den Ladungsspeicherknoten/die Ladungsspeicherschicht gestoßen. Dadurch steigt die Gate-Schwellenspannung.
  • 4b zeigt einen Löschvorgang an Bit 2 der Speicherzelle. Zum Durchführen eines Löschvorgangs auf Bit 2 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. SL) = Vs;
    • zweiter Zellenanschluss (z.B. BL) = Vd,ers;
    • erste Gate-Leitung (z.B. WL) = Vsel; und
    • zweite Gate-Leitung (z.B. CL) = Vg,ers.
  • Bei einem Löschvorgang wird an das MC und den zweiten Zellenanschluss eine hohe Spannung der entgegengesetzten Polarität angelegt, was zu einer Band-zu-Band-Heißlochinjektion in den Ladungsspeicherknoten/die Ladungsspeicherschicht führt. Dadurch sinkt die Gate-Schwellenspannung.
  • In 4c ist ein Lesevorgang dargestellt. Zum Durchführen eines Lesevorgangs auf Bit 2 der Speicherzelle werden folgende Signale an die Anschlüsse der Speicherzelle angelegt:
    • erster Zellenanschluss (z.B. SL) = Vs;
    • zweiter Zellenanschluss (z.B. BL) = Vd,read;
    • erste Gate-Leitung (z.B. WL) = Vsel; und
    • zweite Gate-Leitung (z.B. CL) = Vg,read.
  • In einem Ausführungsbeispiel ist die Lesespannung eines programmierten Bits aufgrund der höheren Gate-Schwellenspannung niedrig, wogegen die eines gelöschten Bits aufgrund der niedrigeren Gate-Schwellenspannung hoch ist.
  • 5a-b zeigt verschiedene Ansichten eines weiteren nicht zur Erfindung gehörenden Ausführungsbeispiels einer Mehr-Bit-Speicherzelle 100. In 5a ist eine Draufsicht dargestellt, während 5b eine isometrische Darstellung der Speicherzelle 100 aus 5a zeigt. Bei der Speicherzelle 100 handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In weiteren Beispielen ist die Speicherzelle Teil einer IC-Vorrichtung. Wie zu sehen, ist die Speicherzelle eine 2x Mehr-Bit-Speicherzelle. Die Mehr-Bit-Speicherzelle ist ähnlich der unter Bezug auf 1a-b beschriebenen Zelle aufgebaut. Daher werden gleiche Elemente nicht oder nicht näher beschrieben.
  • Die Mehr-Bit-Speicherzelle weist eine Finnenstruktur 420 auf, die auf einem Substrat in einer ersten oder x-Richtung angeordnet ist. Die Finnenstruktur verfügt über Transistoren 1101-2 x . Die Gates 1301-2 x der Transistoren stehen mit der Finnenstruktur in Kontakt. Die Gates weisen zum Beispiel Gate-Elektroden 1361-2x auf. Die Gate-Elektroden umfassen zum Beispiel längliche Elemente. In einem Beispiel kreuzen die Gate-Elektroden die Finnenstruktur in einer zweiten oder y-Richtung. Wie abgebildet, werden die Finnen vollständig von den Gate-Elektroden umschlossen.
  • In einem nicht zur Erfindung gehörenden Ausführungsbeispiel ist eine dielektrische Ladungsspeicherschicht 134 auf einer oberen Fläche der Finnenstruktur angeordnet, welche die oberen Abschnitte einer Gate-Elektrode von der Oberseite der Finnenstruktur trennt, während dielektrische Gate-Schichten an den Finnenseitenwänden die unteren Abschnitte der Gate-Elektroden von der Finnenstruktur trennen. Die dielektrische Ladungsspeicherschicht kann mit einer Speicherschutzschicht auf den Seiten versehen sein, die mit der Gate-Elektrodenschicht in Kontakt stehen.
  • Ein Transistor weist erste und zweite Source/Drain-Bereiche (S/D) in der Finnenstruktur neben einem Gate auf. Benachbarte Transistoren haben erste und zweite S/D-Bereiche, die einen gemeinsamen S/D-Bereich 126 bilden, während der erste S/D-Bereich des ersten Transistors 1101 als erster Zellenanschluss 122 dient und der zweite S/D-Bereich des letzten Transistors 1102 x als zweiter Zellenanschluss 124 dient. Die S/D-Bereiche sind mit Dotierstoffen eines ersten Polaritätstyps dotiert. So sind die S/D-Bereiche z.B. stark mit Dotierstoffen eines ersten Polaritätstyps dotiert. Es können auch andere Dotierstoffkonzentration sinnvoll sein.
  • Am ersten und zweiten Ende der Finnenstruktur können erste und zweite Kontaktpads 421 und 423 vorgesehen sein. Die Kontaktpads bieten eine zusätzliche Oberfläche für eine Kontaktverbindung mit den Zellenanschlüssen. In einem Beispiel sind die Kontaktpads ein integraler Teil der Finnenstruktur. So können die Kontaktpads zum Beispiel aus demselben Material wie die Finnenstruktur und die Dotierstoffe der S/D-Bereiche der Transistoren bestehen. Dabei wird zum Beispiel die Finnenstruktur mit den Padstrukturen geformt und zu demselben Zeitpunkt dotiert, zu dem die S/D-Bereiche der Transistoren gebildet werden. Es können auch andere Konfigurationen der Finnenstrukturen, S/D-Bereiche und Kontaktpads verwendet werden.
  • In einigen Beispielen können die S/D-Bereiche leicht dotierte S/D-Erweiterungsbereiche aufweisen. In einigen Ausführungsbeispielen kann das S/D-Erweiterungsprofil unterhalb des Gates verlaufen. Die Einrichtung der S/D-Erweiterungen verbessert den Kurzkanaleffekt. Um das Bilden der S/D-Erweiterungsbereiche zu erleichtern, können Gate-Seitenwanddistanzhalter (nicht abgebildet) bereitgestellt werden. Die Gate-Seitenwanddistanzhalter können aus einem dielektrischen Material, wie beispielsweise Siliziumoxid gebildet sein. Auch andere Arten von Distanzhaltermaterialien können verwendet werden. Außerdem können die S/D-Erweiterungen ohne die Distanzhalter, dafür aber der Haupt-S/D-Bereich mit den Distanzhaltern ausgebildet sein. Darüber hinaus sind auch andere Konfigurationen der S/D-Erweiterungen, S/D-Bereiche und Distanzhalter möglich.
  • Die Gates können mit Gate-Kontaktpads (nicht dargestellt) ausgebildet werden. In einem Beispiel ist an einem Ende eines Gates ein Gate-Kontaktpad bereitgestellt. Alternativ können Gate-Kontaktpads an Enden des Gates vorgesehen sein. Die Kontaktpads bieten eine zusätzliche Oberfläche für eine Kontaktverbindung mit den Steuerleitungen. In einem Beispiel sind die Kontaktpads ein integraler Teil der Gate-Struktur. Die Kontaktpads können aus demselben Material wie das Gate gebildet sein. Ebenso können andere Konfigurationen der Gates und Gatepads zum Einsatz kommen.
  • 5c-d zeigt verschiedene Ansichten eines erfindungsgemäßen Ausführungsbeispiels einer 2x Mehr-Bit-Speicherzelle 100. In 5c ist eine Draufsicht dargestellt, während 5d eine isometrische Darstellung eines Ausführungsbeispiels einer Speicherzelle aus 5c zeigt. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In einem weiteren Ausführungsbeispiel ist die Speicherzelle Teil einer IC-Vorrichtung. Wie zu sehen, ist die Mehr-Bit-Speicherzelle ähnlich der unter Bezug auf 5a-b beschriebenen Zelle aufgebaut. Daher werden gleiche Elemente nicht oder nicht näher beschrieben.
  • Wie abgebildet, weist die Speicherzelle Gate-Elektroden 1301-2 x des ersten und zweiten Transistors 1101-2 x auf, die auf der ersten und zweiten Seite der Finnenstruktur 420 und nicht darüber angeordnet sind. Eine Gate-Elektrode verfügt zum Beispiel über ein erstes und zweites Sub-Gate, die von den Finnenseitenwänden getrennt sind, eine dielektrische Ladungsspeicherschicht und dielektrische Gate-Schichten 150. Die Sub-Gates verfügen zum Beispiel über eine obere Fläche, die koplanar zu einer oberen Fläche der dielektrischen Ladungsspeicherschicht 134 ist. Durch das Bereitstellen des ersten und zweiten Sub-Gates können die Sub-Gates gesondert unter Vorspannung gesetzt werden.
  • Die Betriebsweise der Speicherzelle, wie unter 5a-d beschrieben, ist in 6 veranschaulicht. In 6 ist ein Ausführungsbeispiel einer Mehr-Bit-Speicherzelle ähnlich der in 2 beschriebenen Zelle abgebildet, mit dem Unterschied, dass die Mehr-Bit-Speicherzelle 2x Bits aufweist, wobei x eine ganze Zahl größer oder gleich 1 ist. Daher werden gleiche Elemente nicht oder nicht näher beschrieben. Der Wert x kann beispielsweise 3-4 betragen, entsprechend einem Byte oder einem Datenwort. In anderen Ausführungsbeispielen kann x der Anzahl der Bits pro Speicherzelle in einer Reihe eines Speicherfelds oder Speicherblocks entsprechen. Ebenso können andere Wert von x verwendet werden. In einem Ausführungsbeispiel ist die 2x-Bit-Speicherzelle als NAND-Speicherzelle konfiguriert. Auch andere Speicherzellenkonfigurationen können verwendet werden. Die Mehr-Bit-Speicherzelle kann eine 2x-Mehr-Bit-Speicherzelle vom n-Typ sein. Ebenso kann auch eine 2x-Mehr-Bit-Speicherzelle vom p-Typ sinnvoll sein.
  • Wie in 2 kann auch der Transistor in 6 wechselweise als MC oder SG dienen. Je nachdem, auf welches Bit der Speicherzelle zugegriffen wird, kann einer der Transistoren als MC dienen und der Rest des Transistors als SG. In einem Ausführungsbeispiel verwenden einige Bits den ersten Anschluss als BL und die anderen Bits den zweiten Anschluss als BL. So können zum Beispiel bei einer 8-Bit-Speicherzelle die ersten 4 Bits den ersten Anschluss als BL nutzen, während die zweiten 4 Bits den zweiten Anschluss als BL verwenden.
  • Um die erwünschten Speicherzugriffsvorgänge auf dem erwünschten Bit der Speicherzelle durchzuführen, können zum Beispiel über die SL, BL, CL und WL geeignete Signale oder Spannungen an den verschiedenen Anschlüssen der Speicherzelle angelegt werden. Tabelle 2a zeigt die verschiedenen Signale, die je nach erwünschter Operation und erwünschtem Zugriffsbit an die Anschlüsse der Speicherzelle angelegt werden. Tabelle 2a
    Vorgang SG/MC SG/MC BL BL SL SL
    (Sel.) (Unsel.) (Sel.) (Unsel.) (Sel.) (Unsel.)
    Programmieren Vg,pgm Vpass Vd,pgm Voff Vs,pgm Voff
    Löschen Vg,ers Vpass Vd,ers Voff Vs,ers Voff
    Lesen Vg,read Vpass Vd,read Voff Vs,read Voff
  • Tabelle 2b zeigt einige Ausführungsbeispiele der verschiedenen Signalwerte, die an die Anschlüsse einer Speicherzelle vom n-Typ und einer Speicherzelle vom p-Typ angelegt wurden. Tabelle 2b
    Signal n-Typ p-Typ
    Zelle (V) Zelle (V)
    Vpass 3 3
    Voff 0, float 0, float
    Vg,pgm 5 -5
    Vd,pgm 6 -6
    Vs,pgm 0 0
    Vg,ers -3 3
    Vd,ers 6 -6
    Vs,ers 0 0
    Vg,read 0 0
    Vd,read 2 -2
    Vs,read 0 0
  • Ebenso können Signale mit anderen Spannungen an die Anschlüsse der Speicherzelle angelegt werden. So kann zum Beispiel anstelle der beispielhaften Werte in Tabelle 2b für die Signale eine Spannung von ±2 V verwendet werden.
  • 7a-d zeigt Querschnittdarstellungen eines Ausführungsbeispiels eines Prozesses 700 zum Bilden einer Speicherzelle. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In einem weiteren Ausführungsbeispiel ist die Speicherzelle Teil einer IC-Vorrichtung. In 7a ist ein Substrat 101 dargestellt. In einem Ausführungsbeispiel ist das Substrat ein Halbleiter auf einem Isolator. Ein Halbleiter-auf-Isolator-Substrat weist eine Halbleiter-Oberflächenschicht 107 auf, die durch eine Isolatorschicht 105 von einem kristallinen Bulk 103 getrennt ist. Bei der Isolatorschicht kann es sich zum Beispiel um einen dielektrischen Isolierstoff handeln. Die Isolatorschicht kann beispielsweise aus Siliziumoxid bestehen und eine eingebettete Oxidschicht (buried oxide, BOX) enthalten. Ebenso können auch andere Typen von dielektrischen Isolierstoffen verwendet werden. Bei dem Halbleiter-auf-Isolator-Substrat kann es sich zum Beispiel um ein Silizium-auf-Halbleiter-Substrat (SOI) handeln. Die Oberflächenschicht und die Bulkschicht aus kristallinem Material bestehen aus einkristallinem Silizium. Andere Substrattypen, wie beispielsweise Silizium-Germanium (SiGe), Germanium (Ge), Gallium-Arsen (GaAs) oder andere geeignete Halbleitermaterialien können ebenfalls für das Halbleiter-auf-Isolator-Substrat verwendet werden. Es versteht sich, dass die Oberflächen- und Bulkschicht nicht aus demselben Material bestehen müssen.
  • Das Substrat kann leicht dotiert sein. In einem Ausführungsbeispiel ist zumindest die Halbleiter-Oberflächenschicht leicht dotiert. In einem Ausführungsbeispiel ist die Oberflächenschicht leicht mit Dotierstoffen vom p-Typ dotiert. Auch andere Typen dotierter Oberflächenschichten können verwendet werden. So kann die Oberflächenschicht zum Beispiel mit Dotierstoffen vom n-Typ und/oder anderen Dotierstoffkonzentrationen dotiert werden oder eigendotiert sein. Außerdem kann auch ein dotiertes Bulk mit der dotierten Oberflächenschicht verwendet werden.
  • In anderen Ausführungsbeispielen kann als Substrat ein Bulk-Halbleitersubstrat verwendet werden. So muss das Bulk-Substrat kein Halbleiter-auf-Isolator-Substrat sein.
  • Das Bulk-Substrat kann beispielsweise ein Siliziumsubstrat sein. Alternativ kann das Substrat aus anderen Halbleitermaterialien wie zum Beispiel SiGe, Ge oder GaAs gebildet werden. In einem Ausführungsbeispiel ist das Substrat leicht dotiert. Das Substrat kann mit Dotierstoffen vom p-Typ leicht dotiert sein. Auch andere Substrattypen können verwendet werden. So kann das Substrat zum Beispiel mit Dotierstoffen vom n-Typ und/oder anderen Dotierstoffkonzentrationen dotiert werden oder eigendotiert sein.
  • In einem Ausführungsbeispiel kann eine Implantation durchgeführt werden, um einen dotierten Bereich zu bilden, der als Körper der Speicherzelle dient. So kann das Substrat zum Beispiel mit Dotierstoffen vom zweiten Polaritätstyp dotiert sein. In einem Ausführungsbeispiel ist das Substrat mit einer Konzentration von 1015-1018 cm-3 mit Dotierstoffen vom zweiten Polaritätstyp dotiert. Das Substrat kann so dotiert werden, dass andere dotierte Bereiche für andere Vorrichtungen gebildet werden. Es versteht sich, dass keine Dotierung zum Bilden des Körpers erforderlich ist, wenn das Substrat bereits über ausreichend Dotierstoffe verfügt, um als Körper der Speicherzelle zu dienen. Die Dotierung kann jedoch trotzdem erforderlich sein, um Bereich für andere Vorrichtungstypen zu bilden.
  • In einem Ausführungsbeispiel ist eine dielektrische Ladungsspeicherschicht 134 auf dem Substrat ausgebildet. Wie abgebildet, ist in einem Ausführungsbeispiel eine dielektrische Ladungsspeicher-Verbundschicht bzw. ein Ladungsspeicherstapel auf dem Substrat angeordnet. Der Ladungsspeicherstapel weist beispielsweise einen Sandwich-Aufbau aus Oxid-Nitrid-Oxid (ONO) 460, 461 und 462 auf. Zum Bilden des ONO-Stapels können verschiedene Techniken eingesetzt werden. So kann zum Beispiel CVD und/oder Oxidation genutzt werden. Die Stärke der ersten Oxidschicht 460 kann etwa 2,0 - 15,0 nm, die Stärke der zweiten Nitridschicht 461 kann etwa 2-20 nm und die Stärke der dritten Oxidschicht 462 etwa 3,0 - 25,0 nm betragen. Zum Bilden des ONO-Stapels können auch andere Stärken und Techniken oder kombinierte Techniken eingesetzt werden. In einem Ausführungsbeispiel weisen die Schichten 460 und 462 andere Materialtypen auf, wie beispielsweise High-k-Material oder andere dielektrische Verbundstapel wie ONO-Stapel. Ebenso können andere Typen von dielektrischen Ladungsspeicherschichten, wie beispielsweise Oxid/a-Si/Oxid, Oxid/Nanokristall/Oxid, Oxid/Nitrid/Al2O3, in Oxid eingebettetes Nanokristall und Oxid-Metall (High-K)-Oxid-Stapel verwendet werden.
  • Wie in 7b dargestellt, ist die dielektrische Ladungsspeicherschicht 134 strukturiert, um die Form der Finne zu definieren. Die Strukturierung der dielektrischen Ladungsspeicher-Verbundschicht kann beispielsweise durch Masken- oder Ätzverfahren bewirkt werden. So kann zum Beispiel eine strukturierte Photolackmaske als Ätzmaske für ein anisotropisches Ätzen, wie beispielsweise reaktives lonenätzen (RIE) verwendet werden, um den Ladungsspeicherstapel zu strukturieren. Zur Verbesserung der lithographischen Auflösung kann eine ARC unter dem Photolack angeordnet werden. Ebenso können auch andere Techniken zur Strukturierung der dielektrischen Schicht genutzt werden. Nach der Strukturierung des Substrats zum Bilden des Ladungsspeicherstapels kann die Maske einschließlich der ARC-Schicht entfernt werden.
  • In einem Ausführungsbeispiel kann die dielektrische Ladungsspeicherschicht als Hartmaske zum Strukturieren der Substrat-Oberflächenschicht dienen, um die Finne zu bilden, wie in 7c dargestellt. Die Oberflächenschicht kann beispielsweise durch ein anisotropisches Ätzen wie RIE strukturiert werden, um die Finnenstruktur zu bilden. Wie bereits erwähnt, kann die Finnenstruktur an ihren Enden die Kontaktpads aufweisen. Die resultierende Finnenstruktur ist oben auf dem BOX des Halbleitersubstrats angeordnet.
  • Wie in 7d dargestellt, ist auf den Seitenwänden der Finne 420 und der dielektrischen Ladungsspeicherschicht 134 eine dielektrische Gate-Schicht 150 ausgebildet. Bei der dielektrischen Gate-Schicht kann es sich beispielweise um Siliziumoxid handeln. In einem Ausführungsbeispiel wird die dielektrische Gate-Schicht durch Oxidation gebildet. In der Oxidation wird eine Oxidschicht auf den Seitenwänden der Finnenstruktur gebildet. Außerdem wird durch die Oxidation eine Schutzschicht auf den Seiten der dielektrischen Ladungsspeicherschicht gebildet. So kann durch den Oxidationsprozess beispielsweise eine Oxinitridschicht auf den Seiten der Nitridschicht gebildet werden. In anderen Ausführungsbeispielen kann die dielektrische Gate-Schicht beispielsweise durch CVD auf die Substratoberfläche aufgedampft werden. Die dielektrische Schicht wird beispielsweise durch RIE anisotropisch geätzt, um die horizontalen Abschnitte abzutragen, so dass nur die vertikalen Abschnitte der Seiten der Finnenstruktur und der dielektrischen Ladungsspeicherschichten übrig bleiben. In einem anderen Ausführungsbeispiel bleibt die dielektrische Schicht auf der Substratoberfläche und wird erst in einem anschließenden Prozess, wie dem Strukturieren einer Gate-Elektrode, entfernt. Die Stärke der dielektrischen Schicht kann etwa 4-20 nm betragen.
  • Ebenso können andere Techniken zum Bilden der dielektrischen Gate-Schicht oder das Bilden anderer Arten von dielektrischen Gate-Schichten eingesetzt werden. Zu den anderen Arten von dielektrischen Gate-Schichten können beispielsweise HfSiON, SiON oder HfO2 zählen.
  • In 7e ist eine Gate-Elektrodenschicht 630 über dem Substrat ausgebildet, welche die dielektrische Gate-Schicht 150 und die dielektrische Ladungsspeicherschicht 134 bedeckt. Die Gate-Elektrodenschicht kann zum Beispiel aus Polysilizium bestehen. Hergestellt werden kann die Gate-Elektrodenschicht beispielsweise durch CVD. Die Stärke der Gate-Elektrodenschicht kann zum Beispiel etwa 40 - 100 nm betragen. Ebenso können anderen Typen von Gate-Elektrodenschichten, Stärken oder Techniken zum Bilden der Gate-Elektrodenschicht verwendet werden. Die Gate-Elektrodenschicht kann beispielsweise eine Gate-Elektroden-Metallschicht, wie TaN und TiN sein.
  • Die Gate-Elektrodenschicht wird so strukturiert, dass ein Gate entsteht, welches die Finne 420 kreuzt. Die Gate-Elektrodenschicht kann beispielsweise unter Verwendung einer weichen Maske, wie einem Photolack, gebildet werden. Zur Verbesserung der lithographischen Auflösung kann eine ARC unter dem Photolack angeordnet werden. Der Photolack kann mittels Belichten durch eine Belichtungsquelle durch eine Zwischenschablone strukturiert werden. Der belichtete Photolack wird entwickelt, wobei die Struktur der Zwischenschablone auf den Photolack übertragen wird. Der strukturierte Photolack dient als Ätzmaske beim Strukturieren der Gate-Elektrodenschicht, um Gates zu formen, welche zu der Finnenstruktur quer angeordnet sind. Das Strukturieren der Gate-Elektrodenschicht kann beispielsweise durch ein anisotropisches Ätzen, etwa RIE, erreicht werden. Mittels RIE kann die ARC unter Verwendung der Photolackmaske strukturiert werden, gefolgt von RIE, um die Gate-Elektrodenschicht zu strukturieren. Andere Techniken zur Strukturierung der Gate-Elektrodenschicht können ebenso genutzt werden. In einem nicht zur Erfindung gehörenden Ausführungsbeispiel wird die Gate-Elektrodenschicht so strukturiert, dass ein erstes und zweites Gate für eine Dualbit-Speicherzelle gebildet werden, wie bezüglich 1a-b beschrieben ist, oder alternativ wird die Gate-Elektrodenschicht so strukturiert, dass eine 2x-Mehr-Bit-Speicherzelle gebildet wird, wie bezüglich 5a-b beschrieben ist. Nach dem Strukturieren des Substrats zum Bilden des Gate-Stapels, kann die Maske einschließlich der ARC-Schicht entfernt werden.
  • Die Gate-Elektrode kann dotiert werden, um den Widerstand zu reduzieren, VT anzupassen, die Arbeitsfunktion anzupassen oder eine Kombination daraus. Der Typ der Dotierstoffe und die Dotierstoffkonzentration kann entsprechend den Konstruktionsvorgaben gewählt werden. Die Gate-Schicht kann in situ während der Bildung oder durch Ionenimplantation nach dem Bilden der Gate-Elektrodenschicht dotiert werden.
  • Der Prozess wird fortgesetzt, um beispielsweise S/D-Bereiche in der Finnenstruktur neben nicht angrenzenden Seiten der Gates oder nicht angrenzenden Seiten des ersten und letzten Gates zu bilden. Die S/D-Bereiche umfassen Dotierstoffe eines ersten Polaritätstyps. Gebildet werden die S/D-Bereiche durch Ionenimplantation. In einem Ausführungsbeispiel werden die S/D-Bereiche durch selbstausrichtende Ionenimplantation mit dem Gate als Implantationsmaske gebildet. In einem Ausführungsbeispiel werden vor dem Bilden der S/D-Bereiche leicht dotierte S/D-Erweiterungsbereiche. Die leicht dotierten Erweiterungsbereiche werden vor dem Bilden der Gate-Seitenwanddistanzhalter gebildet und die S/D-Bereiche werden nach dem Bilden der Gate-Seitenwanddistanzhalter gebildet. Die Prozessparameter der Implantation wie beispielsweise Dosis und Energie werden entsprechend den Konstruktionsvorgaben gewählt. In weiteren Prozessschritten werden die gegenseitigen Verbindungen gebildet und die Vorrichtung durch beispielsweise Passivierung, Dicing und Packaging fertig gestellt. Je nach Vorrichtungstyp können weitere Prozessschritte angelegt sein.
  • Wenn ein Bulk-Substrat anstelle eines Halbeiter-auf-Isolator-Substrats verwendet wird, kann das Substrat zum Bilden einer Finnenstruktur geätzt werden, wobei die dielektrische Ladungsspeicherschicht als Hartmaske dient, wie bezüglich 7c beschrieben. Das Ätzverfahren ist zum Beispiel zeitbestimmt, so dass eine Finnenstruktur mit einer erwünschten Ausgangshöhe H1 produziert wird. Nach Bildung der Finnenstruktur wird eine dielektrische Schicht wie beispielsweise Siliziumoxid auf dem Substrat ausgebildet. Auch andere Typen von dielektrischen Schichten können verwendet werden. Die Stärke der dielektrischen Schicht Td reicht aus, um als Isolationsbereich gegen die Substratoberfläche zu dienen. Die Stärke Td beträgt zum Beispiel etwa 50-500 nm. Auch andere Stärketypen können sinnvoll sein. Die Stärke Td definiert die endgültige Höhe HF der Finne. HF ist zum Beispiel gleich H1 - Td.
  • In einem Ausführungsbeispiel wird die dielektrische Schicht nicht konform aufgedampft. So bedeckt das Dielektrikum beispielsweise nur die Substratoberfläche, jedoch nicht die oberen Abschnitte der Finne. In einem Ausführungsbeispiel kann die dielektrische Schicht durch Elektronenstrahldeposition gebildet werden.
  • In einem anderen Ausführungsbeispiel wird die dielektrische Schicht konform über das Substrat aufgebracht, so dass sie die Zwischenräume zwischen den Finnenstrukturen füllt und abdeckt. Die dielektrische Schicht kann durch CVD gebildet werden. Überschüssiges dielektrisches Material wird in einem Planarisierungsprozess entfernt. In einem Ausführungsbeispiel wird das überschüssige Material durch CMP abgetragen. Ebenso können andere Planarisierungsprozesse eingesetzt werden. Bei der CMP kann beispielsweise die dielektrische Ladungsspeicherschicht als CMP-Stopp verwendet werden. Die CMP bildet eine koplanare Oberfläche bei der dielektrischen Schicht und der dielektrischen Ladungsspeicherschicht. In Fällen, in welchen die oberste Schicht der dielektrischen Ladungsspeicherschicht und der dielektrischen Schicht gleich ist, kann die Nitridschicht als CMP-Stopp dienen. Nach der CMP folgt ein Nass- oder Trockenätzverfahren, um die dielektrische Schicht auf eine erwünschte Stärke Td zu reduzieren.
  • Der Prozess wird fortgesetzt, um ein Gate-Dielektrikum zu bilden, wie bezüglich 7d beschrieben. Wenn die oberste Oxidschicht der dielektrischen Ladungsspeicherschicht entfernt wird, kann sie während des Herstellungsverfahrens des Gate-Dielektrikums erneut gebildet werden. In dem Prozess kann zum Beispiel eine obere Oxidschicht der dielektrischen Ladungsspeicherschicht, der Ladungsschutzschicht und des Gate-Dielektrikums auf den Seiten der Finnenstruktur gebildet werden. Der Prozess wird wie bezüglich 7e beschrieben und weiter fortgesetzt.
  • 8a-b zeigt Querschnittdarstellungen eines weiteren Ausführungsbeispiels eines Prozesses 800 zum Bilden einer Speicherzelle. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In einem weiteren Ausführungsbeispiel ist die Speicherzelle Teil einer IC-Vorrichtung. Der Prozess ist ähnlich dem bezüglich 7a-e beschriebenen Prozess. Daher werden gleiche Elemente nicht oder nicht näher beschrieben.
  • Die in 8a dargestellte Struktur befindet sich in dem in 7b gezeigten Verarbeitungsstadium. Die dielektrische Ladungsspeicherschicht 134 wird zum Beispiel strukturiert, um die Form der Finne zu definieren.
  • Wie in 8b dargestellt, ist die dielektrische Schicht 150 auf den Seitenwänden der dielektrischen Ladungsspeicherschicht 134 ausgebildet. Bei der dielektrischen Schicht kann es sich beispielweise um Siliziumoxid handeln. In einem Ausführungsbeispiel wird die dielektrische Gate-Schicht durch Oxidation gebildet. Außerdem wird durch die Oxidation eine Schutzschicht auf den Seiten der dielektrischen Ladungsspeicherschicht gebildet. So kann durch den Oxidationsprozess beispielsweise eine Schutzschicht auf den Seiten der Nitridschicht gebildet werden. In anderen Ausführungsbeispielen kann die dielektrische Schutz-Schicht beispielsweise durch CVD auf die Substratoberfläche aufgedampft werden. Die dielektrische Schicht wird beispielsweise durch RIE anisotropisch geätzt, um die horizontalen Abschnitte abzutragen, so dass nur die vertikalen Abschnitte der Seiten der dielektrischen Ladungsspeicherschicht übrig bleiben, um als Schutzschicht zu dienen. Die Stärke der dielektrischen Schicht kann etwa 4-20 nm betragen. Ebenso können andere Techniken zum Bilden der Schutzschicht oder das Bilden anderer Arten von Schutzschichten eingesetzt werden.
  • Im Prozess folgt die Bildung der Finnen durch Strukturieren der Substrat-Oberflächenschicht unter Verwendung der dielektrischen Ladungsspeicherschicht mit der dielektrischen Schicht 150 als Hartmaske. Nach dem Definieren der Finne kann das Gate-Dielektrikum auf den Seiten der Finnen gezüchtet oder aufgebracht werden. Der Prozess kann, zum Beispiel wie bezüglich 7e beschrieben, fortgesetzt werden.
  • 9a-b zeigen Querschnittdarstellungen eines weiteren Ausführungsbeispiels eines Prozesses 900 zum Bilden einer Speicherzelle. Bei der Speicherzelle handelt es sich zum Beispiel um einen Teil einer Speichervorrichtung. In einem weiteren Ausführungsbeispiel ist die Speicherzelle Teil einer IC-Vorrichtung. Der Prozess ist ähnlich dem bezüglich 7a-e beschriebenen Prozess. Daher werden gleiche Elemente nicht oder nicht näher beschrieben.
  • Die in 9a dargestellte Struktur befindet sich in dem in 7e gezeigten Verarbeitungsstadium. Beispielhaft ist eine Gate-Elektrodenschicht 630 über dem Substrat ausgebildet, welche die dielektrische Gate-Schicht 150 und die dielektrische Ladungsspeicherschicht 134 bedeckt.
  • In einem Ausführungsbeispiel, wie in 9b dargestellt, wird das überschüssige Gate-Elektrodenmaterial durch einen Planarisierungsprozess entfernt. In einem Ausführungsbeispiel wird das überschüssige Gate-Elektrodenmaterial durch CMP entfernt. Ebenso können andere Planarisierungsprozesse eingesetzt werden. Bei der CMP kann beispielsweise die dielektrische Ladungsspeicherschicht als CMP-Stopp verwendet werden. Die CMP bildet eine koplanare Oberfläche bei der obersten Schicht der dielektrischen Ladungsspeicherschicht. In einem Ausführungsbeispiel besteht ein Gate aus mehreren Sub-Gates, wie einem ersten und zweiten Sub-Gate.
  • Alternativ können Gates mit mehreren Sub-Gates, wie zum Beispiel einem ersten und zweiten Sub-Gate, nach Bildung der Gates gebildet werden. Nach dem Bilden der Gates und der S/D-Bereiche, wie bezüglich. 7e beschrieben, wird eine dielektrische Schicht auf das Substrat aufgebracht, welche die Räume zwischen den Gates füllt und die Gates bedeckt. So dient die dielektrische Schicht zum Beispiel als Teil einer dielektrischen Zwischenebenenschicht. Nach dem Bilden der dielektrischen Schicht wird das Substrat planarisiert. So wird das Substrat beispielsweise durch CMP planarisiert. In der CMP werden überschüssiges dielektrisches Material sowie der Abschnitt des Gates oberhalb der Ladungsspeicherschichten entfernt. So entsteht eine koplanare Fläche zwischen den Ladungsspeicherschichten und den Sub-Gates.

Claims (7)

  1. Vorrichtung, umfassend: ein Substrat (101); eine Finnenstruktur (420), die auf dem Substrat (101) angeordnet ist und als gemeinsamer Körper für n Transistoren (1101, ..., 1102x) dient, wobei n=2x und x eine ganze Zahl größer oder gleich 1 ist; und die n Transistoren (1101, ..., 1102x), wobei jeder der n Transistoren (1101, ..., 1102x) umfasst: Ladungsspeicherschichten (134), die auf einer oberen Fläche der Finnenstruktur (420) angeordnet sind, ein Dualgate (1301; ...; 1302x) in Kontakt zu der Finnenstruktur (420), wobei das Dualgate (1301; ...; 1302x) jedes der n Transistoren (1101, ..., 1102x) ein erstes Sub-Gate und ein zweites Sub-Gate mit jeweils einer Gate-Elektrode umfasst, und erste und zweite dielektrische Gate-Schichten (150), die jeweils auf Seitenwänden der Finnenstruktur (420) und unter den Gate-Elektroden der ersten und zweiten Sub-Gates (1301; ...; 1302x) angeordnet sind, wobei die ersten und zweiten Sub-Gates des Dualgates (1301; ...; 1302x) eine obere Fläche aufweisen, die koplanar zu einer oberen Fläche der Ladungsspeicherschichten (134) ist, und wobei die Vorrichtung so konfiguriert ist, dass einer der n Transistoren (1101, ..., 1102x) von einem Auswahltransistor zu einem Speichertransistor wechseln kann.
  2. Vorrichtung nach Anspruch 1, wobei die Vorrichtung eine Mehr-Bit-Speicherzelle mit einer Anzahl von n Bits ist.
  3. Vorrichtung nach Anspruch 1, wobei eines der Dualgates (1301,..., 1302x) von einem Auswahl-Gate zu einem Steuer-Gate wechseln kann.
  4. Vorrichtung nach Anspruch 3, die dotierte Bereiche in der Finnenstruktur (420) neben dem Gate (130a, 130b) umfasst.
  5. Vorrichtung nach Anspruch 1, wobei die Ladungsspeicherschichten (134) einen Oxid-Nitrid-Oxid-Stapel umfassen.
  6. Vorrichtung nach Anspruch 1, wobei die Transistoren (1101,...,1102 x) jeweils einen ersten und zweiten Source-/Drain-Anschluss umfassen, wobei der erste Source-/Drain-Anschluss des ersten Transistors (1101) mit dem ersten Zellenanschluss (122) verbunden ist, wobei der zweite Source-/Drain-Anschluss des letzten Transistors (1102 x) mit dem zweiten Zellenanschluss (124) verbunden ist, und wobei der zweite Source-/Drain-Anschluss und der erste Source-/Drain-Anschluss benachbarter Transistoren (1101,...,1102 x) einen gemeinsamen Source-/Drain-Bereich in der Finnenstruktur (420) bilden.
  7. Vorrichtung nach Anspruch 6, wobei eines der Dualgates (1301, ..., 1302x) von einem Auswahl-Gate zu einem Steuer-Gate wechseln kann.
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Families Citing this family (167)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
DE112013006687B4 (de) * 2013-03-28 2022-02-17 Intel Corporation Resonanzkanaltransistor mit mehreren gates
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
TWI524351B (zh) * 2014-04-03 2016-03-01 林崇榮 一次編程記憶體及其相關記憶胞結構
US9281065B2 (en) * 2014-08-11 2016-03-08 Empire Technology Development Llc Low-power nonvolatile memory cells with select gates
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9818841B2 (en) 2015-05-15 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10297599B2 (en) * 2015-11-07 2019-05-21 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US9953994B2 (en) * 2015-11-07 2018-04-24 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
KR102327140B1 (ko) 2015-11-30 2021-11-16 삼성전자주식회사 Otp 메모리 소자와 그 제조방법 및 그 메모리 소자를 포함한 전자 장치
US9660107B1 (en) 2016-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. 3D cross-bar nonvolatile memory
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US10879181B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded non-volatile memory with side word line
US10211217B2 (en) 2017-06-20 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10276728B2 (en) 2017-07-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells
KR101999902B1 (ko) * 2017-11-15 2019-10-01 도실리콘 씨오., 엘티디. 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923A1 (de) * 2002-05-10 2003-11-27 Infineon Technologies Ag Nicht-flüchtiger Flash-Halbleiterspeicher und Herstellungsverfahren
DE10241170A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Hochdichter NROM-FINFET
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
US20060278915A1 (en) * 2005-06-09 2006-12-14 Di-Hong Lee FinFET split gate EEPROM structure and method of its fabrication
US7382654B2 (en) * 2006-03-31 2008-06-03 Macronix International Co., Ltd. Trapping storage flash memory cell structure with inversion source and drain regions
US20090116294A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Method of programming cell in memory and memory apparatus utilizing the method
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
US20100052043A1 (en) * 2006-11-25 2010-03-04 Kyungpook National University Industry- Academic Cooperation Foundation High density flash memory device and fabricating method thereof
US20120139030A1 (en) * 2009-06-12 2012-06-07 Kiwamu Sakuma Nonvolatile semiconductor memory
US20130119455A1 (en) * 2011-11-11 2013-05-16 Macronix International Co., Ltd. Nand flash with non-trapping switch transistors

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法
US6963104B2 (en) * 2003-06-12 2005-11-08 Advanced Micro Devices, Inc. Non-volatile memory device
US7091551B1 (en) * 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
US20080237678A1 (en) 2007-03-27 2008-10-02 Suman Datta On-chip memory cell and method of manufacturing same
US7795088B2 (en) * 2007-05-25 2010-09-14 Macronix International Co., Ltd. Method for manufacturing memory cell
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923A1 (de) * 2002-05-10 2003-11-27 Infineon Technologies Ag Nicht-flüchtiger Flash-Halbleiterspeicher und Herstellungsverfahren
DE10241170A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Hochdichter NROM-FINFET
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
US20050186738A1 (en) * 2002-09-05 2005-08-25 Infineon Technologies Ag High-density NROM-FINFET
US20060278915A1 (en) * 2005-06-09 2006-12-14 Di-Hong Lee FinFET split gate EEPROM structure and method of its fabrication
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
US7382654B2 (en) * 2006-03-31 2008-06-03 Macronix International Co., Ltd. Trapping storage flash memory cell structure with inversion source and drain regions
US20100052043A1 (en) * 2006-11-25 2010-03-04 Kyungpook National University Industry- Academic Cooperation Foundation High density flash memory device and fabricating method thereof
US20090116294A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Method of programming cell in memory and memory apparatus utilizing the method
US20120139030A1 (en) * 2009-06-12 2012-06-07 Kiwamu Sakuma Nonvolatile semiconductor memory
US20130119455A1 (en) * 2011-11-11 2013-05-16 Macronix International Co., Ltd. Nand flash with non-trapping switch transistors

Also Published As

Publication number Publication date
CN103633097A (zh) 2014-03-12
DE102013215671A1 (de) 2014-03-13
KR20140024210A (ko) 2014-02-28
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