TWI524351B - 一次編程記憶體及其相關記憶胞結構 - Google Patents

Description

一次編程記憶體及其相關記憶胞結構

本發明是有關於一種記憶體，且特別是有關於具有鰭式場效電晶體(Fin FET)的一次編程記憶體及其相關記憶胞結構。

眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。而根據編程的次數，非揮發性記憶體可進一步區分為多次編程記憶體(multi-time programming memory，簡稱MTP記憶體)，或者一次編程記憶體(one time programming memory，簡稱OTP記憶體)。

基本上，使用者可以對MTP記憶體進行多次的儲存資料修改。相反地，使用者僅可以編程一次OTP記憶體。一旦OTP記憶體編程完成之後，其儲存資料將無法修改。

請參照第1A圖與第1B圖，其所繪示為OTP記憶體的記憶胞及其等效電路示意圖。第1A圖與第1B圖中包括二個記憶胞110、120，每個記憶胞110、120中具有二個電晶體，可稱為2T記憶胞。

如圖第1A圖所示，利用淺溝渠隔離結構(STI)130將P型基板(P-sub)100區分為二個部分以定義出二個記憶胞 110、120的區域。於第一記憶胞110中，二個N摻雜區域111、112之間的P型基板100表面上具有第一閘極結構113，其包括一閘極氧化層(gate oxide layer)、閘極層(gate layer)以及間隙壁(spacer)。再者，N摻雜區域112與淺溝渠隔離結構(STI)130之間的P型基板100表面上具有第二閘極結構114。再者，N摻雜區域111連接至位元線BL0、第一閘極結構113連接至字元線WL0、第二閘極結構114連接至控制線CL0。

同理，於第二記憶胞120中，二個N摻雜區域121、122之間的P型基板100表面上具有第一閘極結構123。再者，N摻雜區域122與淺溝渠隔離結構(STI)130之間的P型基板100表面上具有第二閘極結構124。再者，N摻雜區域121連接至位元線BL1、第一閘極結構123連接至字元線WL1、第二閘極結構124連接至控制線CL1。

如第1B圖所示，第一記憶胞110中包括一開關電晶體T01以及一儲存電晶體T00，開關電晶體T01閘極連接至字元線WL0，其第一汲/源端(drain/source terminal)連接至位元線BL0；儲存電晶體T00閘極連接至控制線CL0，其第一汲/源端連接至開關電晶體T01的第二汲/源端，其第二汲/源端為浮接(floating)。

同理，第二記憶胞120中包括一開關電晶體T11以及一儲存電晶體T10，開關電晶體T11閘極連接至字元線WL1，其第一汲/源端連接至位元線BL1；儲存電晶體T10閘極連接至控制線CL1，其第一汲/源端連接至開關電晶體T11的第二汲/源端，其第二汲/源端為浮接。

舉例來說，於編程第一記憶胞110時，提供0V至位元線BL0、3.3V至字元線WL0、6.5V至控制線CL0。則開關電晶體T01開啟(turn on)，並造成儲存電晶體T00的閘極氧化層被破壞，使得儲存電晶體T00的閘極與第一汲/源端之間呈現短路的低電阻的特性。因此，第一記憶胞110可視為一第一儲存狀態。

另外，於編程第二記憶胞120時，提供0V至位元線BL1、3.3V至字元線WL1、0V至控制線CL1。則開關電晶體T11開啟(turn on)，而儲存電晶體T10的閘極氧化層不會被破壞，使得儲存電晶體T10的閘極與第一汲/源端之間呈現開路的高電阻的特性。因此，第二記憶胞120可視為一第二儲存狀態。

請參照第1C圖，其所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。經由上述的方式編程後，第一記憶胞110中的儲存電晶體T00可等效為一電阻，其具有低電阻的特性，可視為第一儲存狀態。而第二記憶胞120中的儲存電晶體T10可等效為一電容，其具有高電阻的特性，可視為第二儲存狀態。

請參照第2A圖與第2B圖，其所繪示為另一OTP記憶體的記憶胞及其等效電路示意圖。第2A圖與第2B圖中包括二個記憶胞210、220，每個記憶胞210、220中具有一個電晶體，可稱為1T記憶胞。

如第2A圖所示，利用淺溝渠隔離結構(STI)230將P型基板(P-sub)200區分為二個部分以定義出二個記憶胞210、220的區域。於第一記憶胞210中，N摻雜區域212與淺溝渠隔離結構230之間的P型基板200表面上形成第一閘極結構214。再者，N摻雜區域212連接至位元線BL0、第一閘極結構214連接至字元線WL0。

同理，於第二記憶胞220中，N摻雜區域222與淺溝渠隔離結構230之間的P型基板200表面上形成第二閘極結構224。再者，N摻雜區域222連接至位元線BL1、第二閘極結構224連接至字元線WL1。

由第2A圖可知，第一閘極結構214與第二閘極結構224皆包括一閘極氧化層、閘極層以及間隙壁。其中，閘極氧化層被區分為二個部分，靠近N摻雜區域222的第一部分閘極氧化層的厚度較厚，靠近淺溝渠隔離結構230的第二部分閘極氧化層的厚度較薄。

如第2B圖所示，第一記憶胞210中的電晶體可等效為一子開關電晶體T01與一子儲存電晶體T00，子開關電晶體T01的閘極連接至字元線WL0，其第一汲/源端連接至位元線BL0；子儲存電晶體T00閘極連接至字元線WL0，其第一汲/源端連接至子開關電晶體T01的第二汲/源端，其第二汲/源端為浮接。

同理，第二記憶胞220中的電晶體可效為一子開關電晶體T11與一子儲存電晶體T10，子開關電晶體T11的閘極連接至字元線WL1，其第一汲/源端連接至位元線BL1；子儲存電晶體T10閘極連接至字元線WL1，其第一汲/源端連接至子開關電晶體T11的第二汲/源端，其第二汲/源端為浮接。

舉例來說，於編程第一記憶胞210時，提供0V至位元線BL0、5V至字元線WL0。則子開關電晶體T01開啟(turn on)，並造成子儲存電晶體T00中較薄的閘極氧化層被破壞，使得儲存電晶體T00的閘極與第一汲/源端之間呈現短路的低電阻的特性。因此，第一記憶胞210可視為一第一儲存狀態。

另外，於編程第二記憶胞220時，提供0V至位元線BL1、3.3V至字元線WL1。則開關電晶體T11開啟(turn on)，而儲存電晶體T10中較薄的閘極氧化層亦不會被破壞，使得儲存電晶體T10的閘極與第一汲/源端之間呈現開路的高電阻的特性。因此，第二記憶胞220可視為一第二儲存狀態。

請參照第2C圖，其所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。經由上述的方式編程後，第一記憶胞210中的儲存電晶體T00可等效為一電阻，其具有低電阻的特性，可視為第一儲存狀態。而第二記憶胞220中的儲存電晶體T10可等效為一電容，其具有高電阻的特性，可視為第二儲存狀態。

眾所周知，淺溝渠隔離結構(STI)是用來隔絕二個電晶體，使得二個電晶體之間不會形成通道(channel)而產生漏電並互相影響。換句話說，將淺溝渠隔離結構運用在OTP記憶體係用來防止二記憶胞之間形成N型摻雜區，避免於記憶胞編程時產生 漏電至相鄰的記憶胞而造成編程失敗。

再者，在記憶胞中，儲存記憶體的閘極結構需要覆蓋在淺溝渠隔離結構上。而為了防止對準偏差(misalignment)，在記憶胞的製作過程，需要提供一些保留區域(margin)。所以記憶胞的尺寸會較大。另一方面，由於淺溝渠隔離結構的尺寸非常大，也會使得記憶胞之間的距離變大。因此，習知OTP記憶體的尺寸無法進一步的縮小。

再者，習知的OTP記憶體中，其開關電晶體是以平面式的電晶體(planar FET)來實現，其閘極位於通道(channel)上方表面。因此，較難控制電晶體的通道電流(channel current)。

本發明的目的係提出一種一次編程記憶體，其特徵在於記憶胞之間並無淺溝渠隔離結構，用以縮小記憶胞之間的距離，並且有效地縮小OTP記憶體的尺寸。而另一特徵在於OTP記憶體中的開關電晶體係以鰭式場效電晶體(FIN FET)來實現，因此可更有效地控制記憶胞中的驅動電流(driving current)。

本發明係為一種一次編程記憶體，包括：一第一型區域；一鰭狀結構凸出於該第一型區域，且該鰭狀結構中具有一第一第二型摻雜區域、一第二第二型摻雜區域；一第一閘極結構，形成於該鰭狀結構上且位於該第一第二型摻雜區域與該第二第二型摻雜區域之間，其中該第一閘極結構覆蓋於該鰭狀結構的上方以及二側表面；以及一第二閘極結構，形成於該鰭狀結構上且位於該第二第二型摻雜區域之一側，其中該第二閘極結構覆蓋於該鰭狀結構的上方以及二側表面；其中，該鰭狀結構、該第一第二型摻雜區域、該第二第二型摻雜區域與該第一閘極結構形成一第一記憶胞中的一第一開關電晶體；該鰭狀結構、該第二第二型摻雜區域與該第二閘極結構形成該第一記憶胞中的一第一儲存電晶體，該第一開關電晶體的閘極端連接至一第一字元線，該 第一開關電晶體的第一汲/源端連接至一第一位元線，該第一開關電晶體的第二汲/源端連接至該第一儲存電晶體的第一汲/源端，該第一儲存電晶體的第二汲/源端為浮接，該第一儲存電晶體的閘極端連接至一第一控制線。

本發明係為一種一次編程記憶體，包括：一第一型區域；一鰭狀結構凸出於該第一型區域，且該鰭狀結構中具有一第一第二型摻雜區域；以及一第一閘極結構位於該鰭狀結構中該第一第二型摻雜區域之一側，且該第一閘極結構包括一第一閘極氧化層覆蓋於該鰭狀結構上方以及二側表面、一第一閘極層覆蓋於該第一閘極氧化層上、與一第一間隙壁形成於該第一閘極層之側壁；其中，該第一閘極氧化層包括一第一部分第一閘極氧化層與一第二部分第一閘極氧化層，且該第二部分第一閘極氧化層薄於該第一部分第一閘極氧化層；其中，該鰭狀結構、該第一第二型摻雜區域、該第一部分第一閘極氧化層與該第一閘極層形成一第一記憶胞中的一第一開關電晶體；該鰭狀結構、該第二部分第一閘極氧化層與該第一閘極層形成該第一記憶胞中的一第一儲存電晶體，該第一開關電晶體的閘極端連接至一第一字元線，該第一開關電晶體的第一汲/源端連接至一第一位元線，該第一開關電晶體的第二汲/源端連接至該第一儲存電晶體的第一汲/源端，該第一儲存電晶體的第二汲/源端為浮接，該第一儲存電晶體的閘極端連接至該第一字元線。

本發明係為一種為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200‧‧‧P型基板

110、120、210、220‧‧‧記憶胞

111、112、121、122、212、222‧‧‧N型摻雜區域

113、114、123、124、214、224‧‧‧閘極結構

130、230‧‧‧淺溝渠隔離結構

310、320、360、390、410、420、460、480‧‧‧記憶胞

311、312、321、322、412、422‧‧‧N型摻雜區域

365、366、375、376、462、482‧‧‧N型摻雜區域

331、341、351、361、431、441‧‧‧閘極氧化層

368、372、378、382、471、491‧‧‧閘極氧化層

332、342、352、362、432、442‧‧‧閘極層

369、373、379、383、472、492‧‧‧閘極層

333、343、353、363、433、443‧‧‧間隙壁

370、374、377、384、473、493‧‧‧間隙壁

399、499‧‧‧P型重摻雜區域

510、520、530、540‧‧‧記憶胞

第1A圖與第1B圖所繪示為OTP記憶體的記憶胞及其等效電路示意圖。

第1C圖所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。

第2A圖與第2B圖所繪示為另一OTP記憶體的記憶胞及其等效電路示意圖。

第2C圖所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。

第3圖所繪示為鰭式場效電晶體(FIN FET)示意圖。

第4A圖至第4B圖所繪示為本發明第一實施例的OTP記憶體的記憶胞以及等效電路。

第5A圖所繪示為本發明第一實施例OTP記憶體的記憶體陣列之等效電路示意圖。

第5B圖所繪示為記憶體陣列在編程運作(program operation)與讀取運作(read operation)時的供應電壓示意圖。

第5C圖與第5D圖為OTP記憶體於編程運作以及讀取運作的示意圖。

第6圖所繪示為本發明第二實施例的OTP記憶體的記憶胞以及等效電路。

第7A圖至第7B圖所繪示為本發明第三實施例OTP記憶體的記憶胞以及等效電路。

第8A圖所示為多個與第三實施例結構相同的記憶胞組合後之記憶體陣列。

第8B圖所示為記憶體陣列在編程運作與讀取運作時的供應電壓示意圖。

第8C圖與第8D圖為OTP記憶體於編程運作以及讀取運作的示意圖。

第9圖所繪示為本發明OTP記憶體的記憶胞第四實施例示意圖。

請參照第3圖，其所繪示為鰭式場效電晶體(FIN FET)示意圖。鰭式場效電晶體200具有一P型基板(P-sub)210，其具有一凸出平台，此凸出平台即為鰭狀結構(Fin)230。再者，於P型基板(P-sub)210表面的鰭狀結構230底部二側形成二氧化矽(SiO₂)的隔離結構220，或者稱之為淺溝渠隔離結構(STI)。再者，形成一閘極結構覆蓋於鰭狀結構(Fin)230的中間區域以及隔離結構220上，且該閘極結構使得鰭狀結構(Fin)230的二側區域被暴露出來。

如第3圖所示，閘極結構包括一閘極氧化層250覆蓋於鰭狀結構(Fin)230的中間區域上方以及二側表面，而閘極層252覆蓋於閘極氧化層250上。再者，暴露出的鰭狀結構(Fin)230之二側區域經由離子佈植之後成為二個N型區域232與234，作為鰭式場效電晶體200的源極(Source)與汲極(Drain)。

很明顯地，鰭式場效電晶體200的閘極結構係對通道的上方以及兩側進行控制，因此可產生較大的通道電流(或者驅動電流)，並且有效地降低漏電流。而本明即利用鰭式場效電晶體200的優良特性，進一步設計出OTP記憶體。

請參照第4A圖至第4B圖，其所繪示為本發明第一實施例的OTP記憶體的記憶胞以及等效電路。第4A圖中包括二個記憶胞310、320。第一記憶胞310中具有一開關電晶體Ts00與一儲存電晶體Td00；且第二記憶胞320中具有一開關電晶體Ts10與一儲存電晶體Td10。在第一實施例中，開關電晶體Ts00、Ts10為鰭式場效電晶體；且儲存電晶體Td00、Td10為鰭式場效電晶體。再者，上述的四個電晶體係形成於鰭狀結構上。

如4A圖所示，鰭狀結構(Fin)凸出於P型基板(P-sub)表面。再者，P型基板(P-sub)表面，鰭狀結構底部二側形成淺溝渠隔離結構(STI)。

於第一記憶胞310中，二個N摻雜區域311、312形成於鰭狀結構上。再者，二個N摻雜區域311、312之間具有 第一閘極結構，其包括閘極氧化層331、閘極層332以及間隙壁333。其中，鰭狀結構、二個N摻雜區域311、312與第一閘極結構形成第一記憶胞310的開關電晶體Ts00，N摻雜區域311連接至位元線BLx、第一閘極結構的閘極層332連接至字元線WL0。

再者，於N摻雜區域312另一側的鰭狀結構表面上具有第二閘極結構，其包括閘極氧化層341、閘極層342以及間隙壁343。其中，鰭狀結構、N摻雜區域312與第二閘極結構形成第一記憶胞310的儲存電晶體Td00，第二閘極結構的閘極層342連接至控制線CL0。

同理，於第二記憶胞320中，二個N摻雜區域321、322形成於鰭狀結構上。再者，二個N摻雜區域321、322之間具有第三閘極結構，其包括閘極氧化層351、閘極層352以及間隙壁353。其中，鰭狀結構、二個N摻雜區域321、322與第三閘極結構形成第二記憶胞320的開關電晶體Ts10，N摻雜區域321連接至位元線BLy、第三閘極結構的閘極層352連接至字元線WL1。

再者，於N摻雜區域322另一側的鰭狀結構表面上具有第四閘極結構，其包括閘極氧化層361、閘極層362以及間隙壁363。其中，鰭狀結構、N摻雜區域322與第四閘極結構形成第二記憶胞320的儲存電晶體Td10，第四閘極結構的閘極層362連接至控制線CL1。

由本發明的第一實施例可知，第一記憶胞310與第二記憶胞320中的開關電晶體Ts00、Ts10，其閘極結構皆覆蓋於鰭狀結構的上方以及以及二側表面，因此開關電晶體Ts00、Ts01可於編程(program)記憶胞時有效地控制驅動電流，並且於讀取(read)記憶胞時有效地控制讀取電流(read current)。

再者，如第4B圖所示的等效電路，第一記憶胞310中包括一開關電晶體Ts00以及一儲存電晶體Td00，開關電晶體Ts00閘極端連接至字元線WL0，其第一汲/源端連接至位元線BLx；儲存電晶體Td00閘極端連接至控制線CL0，其第一汲/源 端連接至開關電晶體Ts00的第二汲/源端，其第二汲/源端為浮接。第二記憶胞120中包括一開關電晶體Ts10以及一儲存電晶體Td10，開關電晶體Ts10閘極端連接至字元線WL1，其第一汲/源端連接至位元線BLy；儲存電晶體Td10閘極端連接至控制線CL1，其第一汲/源端連接至開關電晶體Ts10的第二汲/源端，其第二汲/源端為浮接。

再者，組合多個第4A圖之結構可形成OTP記憶體。請參照第5A圖，其所繪示為本發明第一實施例OTP記憶體的記憶體陣列(memory array)之等效電路示意圖。

如第5A圖所示，記憶體陣列包括四個記憶胞310、320、510、520。其中，第一記憶胞310連接於字元線WL0、控制線CL0、位元線BL0；第二記憶胞320連接於字元線WL1、控制線CL1、位元線BL0；第三記憶胞510連接於字元線WL0、控制線CL0、位元線BL1；第四記憶胞520連接於字元線WL1、控制線CL1、位元線BL1。

再者，第一記憶胞310中包括一開關電晶體Ts00以及一儲存電晶體Td00；第二記憶胞320中包括一開關電晶體Ts10以及一儲存電晶體Td10；第三記憶胞510中包括一開關電晶體Ts01以及一儲存電晶體Td01；第四記憶胞520中包括一開關電晶體Ts11以及一儲存電晶體Td11。其連接關係不再贅述。

請參照第5B圖，其所繪示為記憶體陣列在編程運作(program operation)與讀取運作(read operation)時的供應電壓示意圖。而第5C圖與第5D圖為OTP記憶體於編程運作以及讀取運作的示意圖。

請參照第5C圖，當P型基板(P-sub)的電壓為P型井區(PW)的0V電壓，字元線WL0、WL1為1.2V，控制線CL0為4V，控制線CL1為0V，位元線BL0為0V，位元線BL1為浮接(F)時，第三記憶胞510與第四記憶胞520為非選擇記憶胞(non-selected cell)；第一記憶胞310與第二記憶胞320為選擇記 憶胞(selected cell)。因此，控制線CL0與位元線BL0之間的電壓(4V)可視為第一編程電壓；而控制線CL1與位元線BL0之間的電壓(0V)可視為第二編程電壓。

由第5C圖可知，當第一記憶胞310的開關電晶體Ts00開啟時，N摻雜區域312的電壓約為0V且閘極層342的電壓約為4V。因此，最接近N摻雜區域312處的閘極氧化層341會被破壞(rupture)，而呈現短路的低電阻的特性。亦即，第一儲存電晶體Td00被破壞。因此，第一記憶胞310可視為第一儲存狀態。

同時，當第二記憶胞320的開關電晶體Ts10開啟時，N摻雜區域322的電壓約為0V且閘極層362的電壓約為0V。因此，閘極氧化層361將不會被破壞，而呈現開路的高電阻的特性。亦即，第二儲存電晶體Td10維持原樣而不會被破壞，可視為一電容器具有高電阻的特性。因此，第二記憶胞320可視為第二儲存狀態。

再者，如第5D圖所示，以讀取第一記憶胞310為例來作說明。於讀取運作時，字元線WL0為0.85V，字元線WL1為0V，控制線CL0為1.5V，控制線CL1為0V，位元線BL0為0V，位元線BL1為浮接。所以，第二記憶胞320、第三記憶胞510與第四記憶胞520為非選擇記憶胞；第一記憶胞310為選擇記憶胞。

如第5D圖所示，於讀取第一記憶胞310時，字元線WL0上的電壓(0.85V)開啟開關電晶體Ts00，而控制線CL0與位元線BL0之間的電壓差(1.5V)，使得儲存電晶體Td00產生一記憶胞電流(Icell)由控制線CL0流向位元線BL0。因此，可在控制線CL0或者位元線BL0上，利用感測放大器(sense amplifier)來感測記憶胞電流Icell的大小並確認第一記憶胞310的儲存狀態。換言之，控制線CL0與位元線BL0之間電壓(1.5V)可視為讀取電壓。

同理，於讀取第二記憶胞320時，字元線WL0為0V，字元線WL1為0.85V，控制線CL0為0V，控制線CL1為1.5V，位元線BL0為0V，位元線BL1為浮接。之後，即可在控制線CL1或者位元線BL0上感測出第二記憶胞320的記憶胞電流。

再者，根據第4A圖所示之第一實施例，於二個記憶胞310、320內，儲存電晶體Td00、Td10中的閘極結構製作的非常靠近，使得間隙壁343、363彼此重疊。而間隙壁343、363彼此重疊下方的鰭狀結構中還是為P型區域。

換句話說，只要儲存電晶體中的閘極層342、362未互相接觸，二個記憶胞310、320之間並不會受到影響。亦即，二個記憶胞340、360皆可順利的進行編程與讀取。而第一實施例中記憶胞310、320彼此非常的靠近，其距離可以小於二倍的間隙壁寬度。

再者，間隙壁的寬度相關於閘極結構的寬度。假設閘極結構的寬度為100nm，則間隙壁的寬度大約為閘極結構寬度的0.25~1.5倍，亦即間隙壁的寬度在25nm~150nm之間。因此，兩個間隙壁最大的寬度為300nm。換句話說，當第二閘極結構與第四閘極結構的寬度皆為100nm時，記憶胞310、320之間的距離會小於兩個間隙壁最大寬度(300nm)，或者小於三個閘極結構之寬度(300nm)。

根據本發明的第一實施例，只要二個記憶胞310、320之間的鰭狀結構與P型基板(P-sub)皆為P型半導體，即可有效地防止二個記憶胞310、320之間互相影響。

當然，在不考量OTP記憶體的尺寸下，在二個記憶胞310、320之間距離大於二個間隙壁的寬度時，只要二個記憶胞310、320之間的鰭狀結構與P型基板(P-sub)皆為P型半導體時，當然也可以有效地防止二個儲存電晶體之間形成通道(channel)而產生漏電並互相影響。

請參照第6圖，其所繪示為本發明第二實施例的OTP記憶體的記憶胞以及等效電路。第6圖中包括二個記憶胞360、390。第一記憶胞360中具有一開關電晶體Ts00與一儲存電晶體Td00；且第二記憶胞370中具有一開關電晶體Ts10與一儲存電晶體Td10。在第二實施例中，開關電晶體Ts00、Ts10為鰭式場效電晶體；且儲存電晶體Td00、Td10為鰭式場效電晶體。再者，上述的四個電晶體係形成於鰭狀結構上。

如6圖所示，鰭狀結構(Fin)凸出於P型基板(P-sub)表面。再者，P型基板(P-sub)表面，鰭狀結構底部二側形成淺溝渠隔離結構(STI)。

於第一記憶胞360中，二個N摻雜區域365、366形成於鰭狀結構上。再者，二個N摻雜區域365、366之間具有第一閘極結構，其包括閘極氧化層368、閘極層369以及間隙壁370。其中，鰭狀結構、二個N摻雜區域365、366與第一閘極結構形成第一記憶胞360的開關電晶體Ts00，N摻雜區域365連接至位元線BLx、第一閘極結構的閘極層369連接至字元線WL0。

再者，於N摻雜區域366另一側的鰭狀結構表面上具有第二閘極結構，其包括閘極氧化層372、閘極層373以及間隙壁374。其中，鰭狀結構、N摻雜區域366與第二閘極結構形成第一記憶胞360的儲存電晶體Td00，第二閘極結構的閘極層373連接至控制線CL0。

同理，於第二記憶胞390中，二個N摻雜區域375、376形成於鰭狀結構上。再者，二個N摻雜區域375、376之間具有第三閘極結構，其包括閘極氧化層378、閘極層379以及間隙壁380。其中，鰭狀結構、二個N摻雜區域375、376與第三閘極結構形成第二記憶胞390的開關電晶體Ts10，N摻雜區域375連接至位元線BLy、第三閘極結構的閘極層379連接至字元線WL1。

再者，於N摻雜區域376另一側的鰭狀結構表面上具有第四閘極結構，其包括閘極氧化層382、閘極層383以及間 隙壁384。其中，鰭狀結構、N摻雜區域376與第二閘極結構形成第二記憶胞390的儲存電晶體Td10，第四閘極結構的閘極層383連接至控制線CL1。

由本發明的第二實施例可知，第一記憶胞360與第二記憶胞390中的開關電晶體Ts00、Ts10，其閘極結構皆覆蓋於鰭狀結構的上方以及以及二側表面，因此開關電晶體Ts00、Ts01可於編程(program)記憶胞時有效地控制驅動電流，並且於讀取(read)記憶胞時有效地控制讀取電流(read current)。

根據本發明的第二實施例，二個記憶胞360、390中的第二閘極結構與第四閘極結構之間的鰭狀結構為一P型重摻雜(P+)區域399。其可更有效地防止二個記憶胞360、390之間互相影響。

同理，第二實施例的記憶胞也可以組合成記憶體陣列，其編程運作與讀取運作與第一實施例相同，此處不再贅述。

請參照第7A圖至第7B圖，其所繪示為本發明第三實施例OTP記憶體的記憶胞以及等效電路。第7A圖中包括二個記憶胞410、420，每個記憶胞410、420中具有一個電晶體，且電晶體的閘極結構中，閘極氧化層區分為厚度不同的二個部分。

如第7A圖所示，鰭狀結構(Fin)凸出於P型基板(P-sub)表面。再者，P型基板(P-sub)表面，鰭狀結構底部二側形成淺溝渠隔離結構(STI)。

於鰭狀結構中，二個N摻雜區域412、422之間的鰭狀結構上具有第一閘極結構以及第二閘極結構，分別屬於第一記憶胞410與第二記憶胞420。第一閘極結構包括閘極氧化層431、閘極層432以及間隙壁433；第二閘極結構包括閘極氧化層441、閘極層442以及間隙壁443。

再者，第一記憶胞410中，N摻雜區域412連接至位元線BLx、第一閘極結構430的閘極層432連接至字元線WL0；第二記憶胞420中，N摻雜區域422連接至位元線BLy、第二閘 極結構的閘極層442連接至字元線WL1。

根據本發明的第三實施例，第一閘極結構的閘極氧化層431根據其厚度可區分為二個部分，第一部分較厚的閘極氧化層靠近較N摻雜區域412，第二部分較薄的閘極氧化層遠離N摻雜區域412。再者，第二閘極結構的閘極氧化層441根據其厚度可區分為二個部分，第一部分較厚的閘極氧化層靠近較N摻雜區域422，第二部分較薄的閘極氧化層遠離N摻雜區域422。

因此，第一記憶胞410中的電晶體可區分為子開關電晶體以及子儲存電晶體。其中，鰭狀結構、N摻雜區域412、第一部分閘極氧化層與閘極層432係形成子開關電晶體；鰭狀結構、第二部分閘極氧化層與閘極層432係形成子儲存電晶體。同理，第二記憶胞420中的電晶體區分為子開關電晶體以及子儲存電晶體。其中，鰭狀結構、N摻雜區域422、第一部分閘極氧化層與閘極層442係形成子開關電晶體；鰭狀結構、第二部分閘極氧化層與閘極層442係形成子儲存電晶體。

如第7B圖所示的等效電路，第一記憶胞410中包括一子開關電晶體Ts00以及一子儲存電晶體Td00，子開關電晶體Ts00與子儲存電晶體Td00的閘極皆連接至字元線WL0，子開關電晶體Ts00的第一端連接至位元線BLx，子開關電晶體Ts00的第二端連接至子儲存電晶體Td00的第一端，子儲存電晶體Td00的第二端為浮接。同理，第二記憶胞420中包括一子開關電晶體Ts10以及一子儲存電晶體Td10，子開關電晶體Ts10與子儲存電晶體Td10的閘極皆連接至字元線WL1，子開關電晶體Ts10的第一端連接至位元線BLy，子開關電晶體Ts10的第二端連接至子儲存電晶體Td10的第一端，子儲存電晶體Td10的第二端為浮接。

如第8A圖所示，將多個與第三實施例結構相同的記憶胞組合後即形成記憶體陣列。記憶體陣列包括四個記憶胞410、420、530、540。其中，第一記憶胞410連接於字元線WL0、 位元線BL0；第二記憶胞420連接於字元線WL1、位元線BL0；第三記憶胞530連接於字元線WL0、位元線BL1；第四記憶胞540連接於字元線WL1、位元線BL1。

如第8B圖所示，其為記憶體陣列在編程運作與讀取運作時的供應電壓示意圖。而第8C圖與第8D圖為OTP記憶體於編程運作以及讀取運作的示意圖。

請參照第8C圖，當字元線WL0為5V，字元線WL1為3.3V，位元線BL0為0V，位元線BL1為浮接(F)時，第三記憶胞530與第四記憶胞540為非選擇記憶胞；第一記憶胞410與第二記憶胞420為選擇記憶胞(selected cell)。

於編程第一記憶胞410時，提供0V至位元線BL0、5V至字元線WL0。換言之，字元線WL0與位元線BL0之間的電壓(5V)可視為第一編程電壓。

同時，於編程第二記憶胞420時，提供0V至位元線BL0、3.3V至字元線WL1。再者，P型基板(P-sub)的電壓可為P型井區(PW)的0V電壓。換言之，字元線WL1與位元線BL0之間的電壓(3.3V)可視為第二編程電壓。

由第8C圖可知，於編程第一記憶胞410時，提供0V至位元線BL0、5V至字元線WL0。則子開關電晶體Ts00開啟，並造成子儲存電晶體Td00的第二部分閘極氧化層被破壞，使得子儲存電晶體Td00的閘極層432與鰭狀結構之間呈現短路的低電阻的特性。因此，第一記憶胞410可視為第一儲存狀態。

另外，於編程第二記憶胞420時，提供0V至位元線BL1、3.3V至字元線WL1。則子開關電晶體開啟，而子儲存電晶體的第二部分閘極氧化層441b不會被破壞，使得子儲存電晶體的閘極層442與鰭狀結構之間可視為電容器，其呈現開路的高電阻的特性。因此，第二記憶胞420可視為一第二儲存狀態。

再者，如第8D圖所示，以讀取第一記憶胞410為例來作說明。於讀取運作時，字元線WL0為2.5V，字元線WL1 為0V，位元線BL0為0V，位元線BL1為浮接。所以，第二記憶胞420、第三記憶胞530與第四記憶胞540為非選擇記憶胞；第一記憶胞410為選擇記憶胞。

如第8D圖所示，於讀取第一記憶胞410時，字元線WL0上的電壓(2.5V)開啟子開關電晶體Ts00，而字元線WL0與位元線BL0之間的電壓差(2.5V)，使得子儲存電晶體Td00產生一記憶胞電流(Icell)由字元線WL0流向位元線BL0。因此，可在位元線BL0上，利用感測放大器來感測記憶胞電流Icell的大小並確認第一記憶胞410的儲存狀態。換言之，字元線WL0與位元線BL0之間的電壓(2.5V)可視為讀取電壓。

同理，於讀取第二記憶胞420時，字元線WL0為0V，字元線WL1為2.5V，位元線BL0為0V，位元線BL1為浮接。之後，即可在位元線BL0上感測出第二記憶胞420的記憶胞電流。

由第7A圖的第三實施例可知，本發明的二個記憶胞410、420之間並未形成其他的隔離結構用來隔離二記憶胞410、420。本發明的二個記憶胞之間410、420僅利用重疊間隙壁433、443下方鰭狀結構的P型半導體即可有效地隔離二個記憶胞410、420。因此，可以二個記憶胞410、420內之閘極結構製作的非常靠近，而二個記憶胞410、420之間也不會受到影響。

由以上的說明可知，本發明可以讓記憶胞410、420彼此非常的靠近，其距離可以小於二倍的間隙壁寬度。

一般來說，間隙壁的寬度相關於閘極結構的寬度。假設閘極結構的寬度為200nm，則間隙壁的寬度大約為閘極結構寬度的0.25~1.5倍，亦即間隙壁的寬度在50nm~300nm之間。因此，兩個間隙壁最大的寬度為600nm。換句話說，當第一閘極結構430與第二閘極結構440的寬度皆為200nm時，記憶胞410、420之間的距離會小於兩個間隙壁最大寬度(600nm)，或者小於三個閘極結構之寬度(300nm)。

根據本發明的第三實施例，只要二個記憶胞410、420之間的鰭狀結構與P型基板皆為的P型半導體，即可有效地防止二個記憶胞410、420之間互相影響。因此，在不考量OTP記憶體的尺寸下，在二個記憶胞410、420之間距離大於二個間隙壁的寬度時，當然也可以有效地防止二個儲存電晶體之間形成通道(channel)而產生漏電並互相影響。

請參照第9圖，其所繪示為本發明OTP記憶體的記憶胞第四實施例示意圖。其中，每個記憶胞460、480中具有一個電晶體。

於二個N摻雜區域462、482之間的鰭狀結構上具有第一閘極結構以及第二閘極結構，分別屬於第一記憶胞460與第二記憶胞480。第一閘極結構包括閘極氧化層471、閘極層472以及間隙壁473；第二閘極結構包括閘極氧化層491、閘極層492以及間隙壁493。

再者，第一記憶胞460中，N摻雜區域462連接至位元線BLx、第一閘極結構的閘極層472連接至字元線WL0；第二記憶胞490中，N摻雜區域482連接至位元線BLy第二閘極結構的閘極層492連接至字元線WL1。

根據本發明的第四實施例，第一閘極結構的閘極氧化層471根據其厚度可區分為二個部分，第一部分較厚的閘極氧化層靠近N摻雜區域462，第二部分較薄的閘極氧化層遠離N摻雜區域462。再者，第二閘極結構的閘極氧化層491根據其厚度可區分為二個部分，第一部分較厚的閘極氧化層靠近N摻雜區域482，第二部分較薄的閘極氧化層遠離N摻雜區域482。

因此，第一記憶胞460中的電晶體可區分為子開關電晶體以及子儲存電晶體。其中，N摻雜區域462、第一部分閘極氧化層與閘極層472係形成子開關電晶體；第二部分閘極氧化層與閘極層472係形成子儲存電晶體。同理，第二記憶胞480中的電晶體區分為子開關電晶體以及子儲存電晶體。其中，N摻雜 區域482、第一部分閘極氧化層與閘極層492係形成子開關電晶體；第二部分閘極氧化層與閘極層492係形成子儲存電晶體。

根據本發明的第四實施例，第一閘極結構470與第二閘極結構490之間的鰭狀結構中為一P型重摻雜(P+)區域499。其可更有效地防止二個記憶胞460、480之間互相影響。

同理，第四實施例的記憶胞也可以組合成記憶體陣列，其編程運作與讀取運作與第三實施例相同，此處不再贅述。

由以上的說明可知，本發明細提出OTP記憶體及其相關記憶胞結構。其可將二記憶胞製作的非常靠近，並且仍舊可以正常操作記憶胞。

再者，由於本發明OTP記憶體的記憶胞之間距離非常的短，可以有效的提高記憶胞的密度，增加OTP記憶體的容量。

再者，上述實施例中皆以P型基板以及N型摻雜區域所組成的N型電晶體來進行說明，在此領域的技術人員當然也可以利用N型基板以及P型摻雜區所形成的P型電晶體來實現本發明。再者，於實際的運用上，P型基板可以由P型井區域(P-well region)來取代，同樣也可以達到發明的成效。

再者，上述的四個實施例皆以相鄰的二個記憶胞結構為例來進行說明。然而，在此領域的技術人員當然也可以僅製作一個記憶胞結構，並組合成OTP記憶體陣列。舉例來說，設計一個鰭狀電晶體作為開關電晶體，並且串接一儲存電晶體形成一記憶胞，並利用多個記憶胞的連接形成OTP記憶體陣列。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

310、320‧‧‧記憶胞

311、312、321、322‧‧‧N型摻雜區域

331、341、351、361‧‧‧閘極氧化層

332、342、352、362‧‧‧閘極層

333、343、353、363‧‧‧間隙壁

Claims (21)

1. 一種一次編程記憶體，包括：一第一型區域；一鰭狀結構，凸出於該第一型區域，且該鰭狀結構中具有一第一第二型摻雜區域、一第二第二型摻雜區域；一第一閘極結構，形成於該鰭狀結構上且位於該第一第二型摻雜區域與該第二第二型摻雜區域之間，其中該第一閘極結構覆蓋於該鰭狀結構的上方以及二側表面；以及一第二閘極結構，形成於該鰭狀結構上且位於該第二第二型摻雜區域之一側，其中該第二閘極結構覆蓋於該鰭狀結構的上方以及二側表面；其中，該鰭狀結構、該第一第二型摻雜區域、該第二第二型摻雜區域與該第一閘極結構形成一第一記憶胞中的一第一開關電晶體；該鰭狀結構、該第二第二型摻雜區域與該第二閘極結構形成該第一記憶胞中的一第一儲存電晶體，該第一開關電晶體的閘極端連接至一第一字元線，該第一開關電晶體的第一汲/源端連接至一第一位元線，該第一開關電晶體的第二汲/源端連接至該第一儲存電晶體的第一汲/源端，該第一儲存電晶體的第二汲/源端為浮接，該第一儲存電晶體的閘極端連接至一第一控制線。
2. 如申請專利範圍第1項所述之一次編程記憶體，其中，該鰭狀結構中具有一第三第二型摻雜區域、一第四第二型摻雜區域，且該一次編程記憶體更包括：一第三閘極結構，形成於該鰭狀結構上且位於該第三第二型摻雜區域與該第四第二型摻雜區域之間，其中該第三閘極結構覆蓋於該鰭狀結構的上方以及二側表面；以及一第四閘極結構，形成於該鰭狀結構上且位於該第四第二型摻雜區域之一側，其中該第四閘極結構覆蓋於該鰭狀結構的上方以及二側表面； 其中，該鰭狀結構、該第三第二型摻雜區域、該第四第二型摻雜區域與該第三閘極結構形成一第二記憶胞中的一第二開關電晶體；該鰭狀結構、該第四第二型摻雜區域與該第四閘極結構形成該第二記憶胞中的一第二儲存電晶體，該第二開關電晶體的閘極端連接至一第二字元線，該第二開關電晶體的第一汲/源端連接至該第一位元線，該第二開關電晶體的第二汲/源端連接至該第二儲存電晶體的第一汲/源端，該第二儲存電晶體的第二汲/源端為浮接，該第二儲存電晶體的閘極端連接至一第二控制線。
3. 如申請專利範圍第2項所述之一次編程記憶體，更包括：一第三記憶胞，包括一第三開關電晶體與一第三儲存電晶體，其中該第三開關電晶體的閘極端連接至該第一字元線，該第三開關電晶體的第一汲/源端連接至一第二位元線，該第三開關電晶體的第二汲/源端連接至該第三儲存電晶體的第一汲/源端，該第三儲存電晶體的第二汲/源端為浮接，該第三儲存電晶體的閘極端連接至該第一控制線；以及一第四記憶胞，包括一第四開關電晶體與一第四儲存電晶體，其中該第四開關電晶體的閘極端連接至該第二字元線，該第四開關電晶體的第一汲/源端連接至該第二位元線，該第四開關電晶體的第二汲/源端連接至該第四儲存電晶體的第一汲/源端，該第四儲存電晶體的第二汲/源端為浮接，該第四儲存電晶體的閘極端連接至該第二控制線。
4. 如申請專利範圍第2項所述之一次編程記憶體，其中該第一閘極結構，包括一第一閘極氧化層覆蓋於該鰭狀結構的上方以及二側表面、一第一閘極層覆蓋於該第一閘極氧化層上、與一第一間隙壁形成於該第一閘極層之側壁；該第二閘極結構，包括一第二閘極氧化層覆蓋於該鰭狀結構的上方以及二側表面、一第二閘極層覆蓋於該第二閘極氧化層上、與一第二間隙壁形成於該第 二閘極層之側壁；該第三閘極結構，包括一第三閘極氧化層覆蓋於該鰭狀結構的上方以及二側表面、一第三閘極層覆蓋於該第二閘極氧化層上、與一第三間隙壁形成於該第三閘極層之側壁；以及該第四閘極結構，包括一第四閘極氧化層覆蓋於該鰭狀結構的上方以及二側表面、一第四閘極層覆蓋於該第四閘極氧化層上、與一第四間隙壁形成於該第四閘極層之側壁。
5. 如申請專利範圍第4項所述之一次編程記憶體，其中該第二間隙壁與該第四間隙壁彼此重疊。
6. 如申請專利範圍第5項所述之一次編程記憶體，其中重疊的該第二間隙壁與該第四間之寬度小於三倍該第二閘極結構之寬度。
7. 如申請專利範圍第2項所述之一次編程記憶體，其中，該鰭狀結構中該第二第二型摻雜區域與該第四第二型摻雜區域之間為一第一型半導體。
8. 如申請專利範圍第7項所述之一次編程記憶體，其中該第二閘極結構與該第四閘極結構之間的該鰭狀結構為一第一型重摻雜區域。
9. 如申請專利範圍第1項所述之一次編程記憶體，其中於一編程運算時，開啟該第一開關電晶體且在該第一控制線與該第一位元線之間提供一第一編程電壓，以破壞該第一儲存電晶體的該第二閘極結構，使得該第一記憶胞記錄一第一儲存狀態；或者，開啟該第一開關電晶體且在該第一控制線與該第一位元線之間提供一第二編程電壓，以維持該第一儲存電晶體的該第二閘極結構，使得該第一記憶胞記錄一第二儲存狀態。
10. 如申請專利範圍第9項所述之一次編程記憶體，其中於一讀取運算時，開啟該第一開關電晶體且在該第一控制線與該第一位元線之間提供一讀取電壓，使得該第一記憶胞產生一記憶胞電流，用以判斷該第一記憶胞為該第一儲存狀態或者該第二儲存狀態。
11. 如申請專利範圍第1項所述之一次編程記憶體，其中該第一型區域係為一第一型基板或者一第一型井區域。
12. 一種一次編程記憶體，包括：一第一型區域；一鰭狀結構凸出於該第一型區域，且該鰭狀結構中具有一第一第二型摻雜區域；以及一第一閘極結構位於該鰭狀結構中該第一第二型摻雜區域之一側，且該第一閘極結構包括一第一閘極氧化層覆蓋於該鰭狀結構上方以及二側表面、一第一閘極層覆蓋於該第一閘極氧化層上、與一第一間隙壁形成於該第一閘極層之側壁；其中，該第一閘極氧化層包括一第一部分第一閘極氧化層與一第二部分第一閘極氧化層，且該第二部分第一閘極氧化層薄於該第一部分第一閘極氧化層；其中，該鰭狀結構、該第一第二型摻雜區域、該第一部分第一閘極氧化層與該第一閘極層形成一第一記憶胞中的一第一開關電晶體；該鰭狀結構、該第二部分第一閘極氧化層與該第一閘極層形成該第一記憶胞中的一第一儲存電晶體，該第一開關電晶體的閘極端連接至一第一字元線，該第一開關電晶體的第一汲/源端連接至一第一位元線，該第一開關電晶體的第二汲/源端連接至該第一儲存電晶體的第一汲/源端，該第一儲存電晶體的第二汲/源端為浮接，該第一儲存電晶體的閘極端連接至該第一字元線。
13. 如申請專利範圍第12項所述之一次編程記憶體，其中，該鰭狀結構中具有一第二第二型摻雜區域，且該一次編程記憶體更包括：一第二閘極結構位於該鰭狀結構中該第二第二型摻雜區域之一側，且該第二閘極結構包括一第二閘極氧化層覆蓋於該鰭狀結構上方以及二側表面、一第二閘極層覆蓋於該第二閘極氧化層上、與一第二間隙壁形成於該第二閘極層之側壁；其中，該第二閘極氧化層包括一第一部分第二閘極氧化層與一第二部分第二閘極氧化層，且該第二部分第二閘極氧化層薄於該第一部分第二閘極氧化層；其中，該鰭狀結構、該第二第二型摻雜區域、該第一部分第二閘極氧化層與該第二閘極層形成一第二記憶胞中的一第二開關電晶體；該鰭狀結構、該第二部分第二閘極氧化層與該第二閘極層形成該第二記憶胞中的一第二儲存電晶體，該第二開關電晶體的閘極端連接至一第二字元線，該第二開關電晶體的第一汲/源端連接至該第一位元線，該第二開關電晶體的第二汲/源端連接至該第二儲存電晶體的第一汲/源端，該第二儲存電晶體的第二汲/源端為浮接，該第二儲存電晶體的閘極端連接至該第二字元線。
14. 如申請專利範圍第13項所述之一次編程記憶體，更包括：一第三記憶胞，包括一第三開關電晶體與一第三儲存電晶體，其中該第三開關電晶體的閘極端連接至該第一字元線，該第三開關電晶體的第一汲/源端連接至一第二位元線，該第三開關電晶體的第二汲/源端連接至該第三儲存電晶體的第一汲/源端，該第三儲存電晶體的第二汲/源端為浮接，該第三儲存電晶體的閘極端連接至該第一字元線；以及一第四記憶胞，包括一第四開關電晶體與一第四儲存電晶 體，其中該第四開關電晶體的閘極端連接至該第二字元線，該第四開關電晶體的第一汲/源端連接至該第二位元線，該第四開關電晶體的第二汲/源端連接至該第四儲存電晶體的第一汲/源端，該第四儲存電晶體的第二汲/源端為浮接，該第四儲存電晶體的閘極端連接至該第二字元線。
15. 如申請專利範圍第13項所述之一次編程記憶體，其中該第一間隙壁與該第二間隙壁彼此重疊。
16. 如申請專利範圍第15項所述之一次編程記憶體，其中重疊的該第二間隙壁與該第四間之寬度小於三倍該第二閘極結構之寬度。
17. 如申請專利範圍第13項所述之一次編程記憶體，其中，該鰭狀結構中該第一第二型摻雜區域與該第二第二型摻雜區域之間為一第一型半導體。
18. 如申請專利範圍第17項所述之一次編程記憶體，其中該第一閘極結構與該第二閘極結構之間的該鰭狀結構為一第一型重摻雜區域。
19. 如申請專利範圍第12項所述之一次編程記憶體，其中於一編程運算時，開啟該第一開關電晶體且在該第一控制線與該第一位元線之間提供一第一編程電壓，以破壞該第一儲存電晶體的該第二部分第一閘極氧化層，使得該第一記憶胞記錄一第一儲存狀態；或者，開啟該第一開關電晶體且在該第一控制線與該第一位元線之間提供一第二編程電壓，以維持該第一儲存電晶體的該第二部分第一閘極氧化層，使得該第一記憶胞記錄一第二儲存狀態。
20. 如申請專利範圍第19項所述之一次編程記憶體，其中於一讀取運算時，開啟該第一開關電晶體且在該第一字元線與該第一位元線之間提供一讀取電壓，使得該第一記憶胞產生一記憶胞電流，用以判斷該第一記憶胞為該第一儲存狀態或者該第二儲存狀態。
21. 如申請專利範圍第12項所述之一次編程記憶體，其中該第一型區域係為一第一型基板或者一第一型井區域。