DE102010037093A1 - Halbleitervorrichtung mit vergrabenen Wortleitungen - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst: eine Isolationsschicht zum Festlegen einer Vielzahl aktiver Gebiete auf einem Substrat, wobei die Isolationsschicht auf dem Substrat angeordnet ist; eine Vielzahl vergrabener Wortleitungen mit oberen Oberflächen, die tiefer liegen als die oberen Oberflächen der aktiven Gebiete und umgeben sind von aktiven Gebieten, wobei sich die Vielzahl vergrabener Wortleitungen in eine erste Richtung parallel zu einer Hauptoberfläche des Substrats erstreckt; einen Gate-Isolationsfilm zwischen den vergrabenen Wortleitungen und den aktiven Gebieten; und eine Vielzahl vergrabener Bitleitungen mit oberen Oberflächen, die tiefer liegen als die oberen Oberflächen der Vielzahl der vergrabenen Wortleitungen und sich parallel zur Hauptoberfläche des Substrats in einer zweiten, von der ersten verschiedenen Richtung, erstrecken.

Description

  • BEZUGNAHME AUF ZUGEHÖRIGE ANMELDUNGEN
  • Diese Anmeldung beansprucht gemäß 35 U.S.C. § 119 die Priorität der koreanischen Patentanmeldung Nr. 10-2009-0090560 , angemeldet beim Koreanischen Patentamt am 24. September 2009, wobei der Inhalt der Prioritätsanmeldung durch Bezugnahme hiermit in seiner Gesamtheit mit aufgenommen wird.
  • HINTERGRUND
  • Die Erfindung bezieht sich auf eine Halbleitervorrichtung, insbesondere auf eine Halbleitervorrichtung mit vergrabenen Wortleitungen.
  • Mit wachsender Integration der Halbleitervorrichtungen werden die Designregelparameter für Bauelemente der Halbleitervorrichtungen verkleinert. Insbesondere wird bei Halbleitervorrichtungen mit einer großen Anzahl von Transistoren die Gatelänge, welche einer der Designregelparameter ist, verkleinert und dementsprechend wird auch die Kanallänge verringert. Um die effektive Kanallänge durch Vergrößern des Abstandes zwischen Source und Drain eines Transistors einer hochintegrierten Halbleitervorrichtung zu erhöhen, wurden Transistoren mit vergrabenem Gate eingeführt. In einem Transistor mit vergrabenem Gate, wird in dem Substrat ein Graben ausgebildet, in welchem das Gate des Transistors ausgebildet wird.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung stellen eine Halbleitervorrichtung mit einem Transistor mit vergrabenen Wortleitungen bereit, welche besonders zuverlässig und hoch integriert ist.
  • Ausführungsformen der vorliegenden Erfindung stellen auch ein Verfahren zum herstellen einer Halbleitervorrichtung bereit, welches die Defekterzeugung aufgrund von Kurzschlüssen zwischen benachbarten leitfähigen Schichten minimiert und die Herstellung hochintegrierter Vorrichtungen vereinfacht.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung bereit gestellt umfassend: eine Isolationsschicht zum festlegen einer Vielzahl aktiver Gebiete auf einem Substrat, wobei die Isolationsschicht auf dem Substrat angeordnet ist; eine Vielzahl vergrabener Wortleitungen mit oberen Oberflächen tiefer als die oberen Oberflächen der aktiven Gebiete und umgeben von den aktiven Gebieten, wobei sich die Vielzahl der vergrabenen Wortleitungen in eine erste Richtung parallel zur Hauptoberfläche des Substrats erstrecken; eine Gate-Isolationsschicht zwischen den vergrabenen Wortleitungen und den aktiven Gebieten; und eine Vielzahl vergrabener Bitleitungen mit oberen Oberflächen tiefer als die oberen Oberflächen der Vielzahl vergrabener Wortleitungen, wobei die Vielzahl der vergrabenen Bitleitungen parallel zur Hauptoberfläche des Substrats verlaufen und sich in eine zweite Richtung, verschieden von der ersten Richtung erstrecken.
  • Die Isolationsschicht kann eine Netzstruktur aufweisen mit einer Vielzahl erster Isolationsbereiche und einer Vielzahl zweiter Isolationsbereiche, wobei sich die Vielzahl der ersten Isolationsbereiche in die zweite Richtung erstreckt und die Vielzahl der zweiten Isolationsbereiche die Vielzahl der ersten Isolationsbereiche kreuzt und sich in die erste Richtung erstreckt. Die Breite der ersten Isolationsbereiche kann größer sein als in die Breite der zweiten Isolationsbereiche. Der Abstand der oberen Oberflächen der aktiven Gebiete zu den tieferen Oberflächen der ersten Isolationsbereiche kann größer sein als der Abstand der oberen Oberflächen der aktiven Gebiete zu den tieferen Oberflächen der zweiten Isolationsbereiche.
  • Von der oberen Oberfläche des Substrats aus betrachtet kann jede der vergrabenen Bitleitungen der Vielzahl von Bitleitungen die Vielzahl der aktiven Gebiete die in einer Linie in der zweiten Richtung angeordnet sind und die Vielzahl der zweiten Isolationsbereiche die in einer Linie zwischen der Vielzahl der aktiven Gebiete angeordnet sind überlappen.
  • Von der oberen Oberfläche des Substrats aus betrachtet kann jegliche der vergrabenen Bitleitungen aus der Vielzahl der vergrabenen Bitleitungen einen ersten und einen zweiten Bitleitungsbereich umfassen, wobei der erste Bitleitungsbereich die Vielzahl der aktiven Gebiete die in einer Linie in der zweiten Richtung angeordnet sind und die Vielzahl der zweiten Isolationsbereiche die in einer Linie zwischen der Vielzahl der aktiven Gebiete angeordnet sind überlappt, und der zweite Bitleitungsbereich sich in eine erste Richtung des ersten Bitleistungsbereichs erstreckt und von ersten Isolationsbereichen umgeben ist. Der erste und der zweite Bitleistungsbereich kann Materialien beinhalten welche voneinander verschieden sind.
  • Die vergrabenen Bitleitungen können außerdem zwischen dem ersten Bitleitungsbereich und dem zweiten Bitleitungsbereich eine Metall-Silizid-Schicht aufweisen.
  • Die Halbleitervorrichtung kann außerdem ein erstes Source/Drain-Gebiet in den aktiven Gebieten aufweisen welches mit den vergrabenen Bitleitungen verbunden ist, und kann ein zweites Source/Drain-Gebiet welches in einer oberen Oberfläche in der aktiven Gebiete ausgebildet ist aufweisen, und kann in den aktiven Gebieten zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet einen Kanalbereich aufweisen. Die Halbleitervorrichtung kann außerdem Kondensatoren umfassen wobei jeder Kondensator auf dem Substrat ausgebildete untere Elektroden umfasst die elektrisch mit dem zweiten Source/Drain-Gebiet verbunden sind.
  • Beide Seitenwände der vergrabenen Wortleitungen können von aktiven Gebieten umgeben sein. Die obere Oberfläche jeglicher der Vielzahl von aktiven Gebieten kann eine erste und eine zweite obere Oberfläche umfassen, welche an beiden Seiten der vergrabenen Wortleitungen angeordnet sind und voneinander beabstandet sind, und in welchen jede der oberen Oberflächen der aktiven Gebiete sich zu der Isolationsschicht des Gate-Isolationsfilm auf den Seitenwänden der begrabenen Wortleitungen hin erstreckt, und wobei das zweite Source/Drain-Gebiet in jede der ersten und zweiten Oberflächen ausgebildet ist.
  • Jede der unteren Elektroden kann direkt mit dem auf der ersten und zweiten oberen Oberfläche ausgebildeten zweiten Source/Drain-Gebiet verbunden sein. Jede der unteren Elektroden kann durch leitfähige Anschlusspads auf den vergrabenen Wortleitungen mit den zweiten Source/Drain-Gebiet auf der ersten und der zweiten oberen Oberfläche elektrisch verbunden werden.
  • Jede der vergrabenen Wortleitungen kann erste Seitenwände und zweite Seitenwände gegenüber der ersten Seitenwände umfassen, wobei die ersten Seitenwände von aktiven Gebieten umgeben sind und die zweiten Seitenwände von der Isolationsschicht umgeben sind. Jede der oberen Oberflächen der aktiven Gebiete kann sich zu der Isolationsschicht des auf den ersten Seitenwänden der vergrabenen Wortleitungen ausgebildeten Gate-Isolationsschicht erstrecken.
  • Jeder der unteren Elektroden kann den zweiten Source/Drain-Bereich auf der oberen Oberfläche der aktiven Bereiche direkt kontaktieren. Jede der unteren Elektroden kann über leitfähige Anschlusspads auf den vergrabenen Wortleitungen mit dem zweiten Source/Drain-Bereich auf der oberen Oberfläche in der aktiven Gebiete elektrisch verbunden sein.
  • Die Breite der vergrabenen Wortleitungen in der zweiten Richtung kann kleiner als die Breite der begrabenen Bitleitungen in der ersten Richtung sein. Die Breite der aktiven Gebiete in der ersten Richtung kann kleiner als der sich wiederholende Abstand der Vielzahl vergrabener Wortleitungen in der zweiten Richtung sein.
  • Der erste Bitleitungsbereich entspricht einem Ionen Implantationsgebiet in dem Substrat in welches Dotierstoffionen implantiert werden. Die vergrabenen Bitleitungen können eine metallhaltige Schicht aufweisen die sich in die erste Richtung der aktiven Gebiete erstreckt und welche von einer Isolationsschicht umgeben ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung bereitgestellt, umfassend: eine Vielzahl von Wortleitungen, die in einem Substrat ausgebildet sind, das eine Vielzahl von aktiven Gebieten mit oberen Oberflächen tiefer als die obere Oberfläche des Substrats enthält und welche sich parallel zur Hauptoberfläche des Substrats erstrecken; eine Vielzahl von vergrabenen Bitleitungen in dem Substrat mit oberen Oberflächen niedriger als die oberen Oberflächen der Vielzahl vergrabener Wortleitungen und welche sich parallel zur Hauptoberfläche des Substrats in eine Richtung verschieden von der Richtung der vergrabenen Wortleitungen erstrecken; ein erstes Source/Drain-Gebiet in den aktiven Gebieten und in Kontakt mit der Vielzahl von vergrabenen Bitleitungen; ein zweites Source/Drain-Gebiet auf der oberen Oberfläche der aktiven Gebiete; und einen Kanalbereich in dem aktiven Gebiet zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei sich das Kanalgebiet senkrecht zur Hauptoberfläche des Substrates erstreckt.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, umfassend: Ausbilden einer Vielzahl vergrabener Bitleitungen, welche sich parallel zueinander in eine Vielzahl von aktiven Gebieten eines Substrates erstrecken; und Ausbilden einer Vielzahl vergrabener Wortleitungen in der Vielzahl aktiver Gebiete mit oberen Oberflächen tiefer als die obere Oberfläche des Substrates, wobei sich die Vielzahl von vergrabenen Wortleitungen parallel zueinander in eine Richtung verschieden von der Richtung in der Vielzahl von vergrabenen Bitleitungen erstreckt.
  • Das Verfahren umfasst außerdem das Ausbilden einer Isolationsschicht zum Festlegen der Vielzahl von aktiven Gebieten auf dem Substrat. Das Ausbilden der Vielzahl vergrabener Bitleitungen kann das Ausbilden eines ersten Ionenimplantationsgebiets in dem Substrat umfassen, wobei erste Isolationsbereiche ausgebildet werden, die sich durch das erste Ionenimplantationsgebiet erstrecken und das erste Ionenimplantationsgebiet in eine Vielzahl von ersten Bitleitungsbereichen einteilt.
  • Das Ausbilden der Vielzahl vergrabener Wortleitungen kann außerdem umfassen, dass nach dem Einteilen des ersten Ionenimplantationsgebiets in eine Vielzahl erster Bitlinebereiche ein Teil der ersten Isolationsbereiche entfernt wird, um eine Vielzahl von Gräben auszubilden, welche Teile der Vielzahl von ersten Bitlinebereichen freilegen, und kann auch das Ausbilden einer Vielzahl zweiter Bitlinebereiche der Vielzahl von Gräben umfassen, welche die freigelegten ersten Bitlinebereiche bedecken. Nachdem die Vielzahl zweiter Bitlinebereiche ausgebildet wurde, kann das Verfahren außerdem eine Reaktion der ersten Bitlinebereiche und der zweiten Bitlinebereiche umfassen, wobei das Reaktionsprodukt einen dritten Bitlinebereich zwischen dem ersten und dem zweiten Bitlinebereich erzeugt. Das Verfahren kann außerdem das Ausbilden einer Vielzahl erster Isolationsbereiche umfassen, die sich parallel zueinander in dem Substrat erstrecken. Das Ausbilden der Vielzahl vergrabener Bitleitungen kann das Entfernen von Teilen zu der Vielzahl der ersten Isolationsbereiche umfassen, um eine Vielzahl von Gräben zu erzeugen, die Teile der aktiven Gebiete freilegen, und kann auch das Ausbilden einer Vielzahl erster Bitlinebereiche umfassen, welche die aktiven Gebiete am Boden der Vielzahl der Gräben kontaktiert.
  • Das Verfahren kann außerdem umfassen, dass nachdem die Vielzahl erster Bitlinebereiche ausgebildet wurde, eine Reaktion der ersten aktiven Gebiete und der zweiten Bitlinegebiete ausgelöst wird, wobei das Reaktionsprodukt einen zweiten Bitlinebereich zwischen den aktiven Gebieten und den ersten Bitlinebereichen bildet.
  • Vor dem Ausbilden der Vielzahl vergrabener Wortleitungen kann das Verfahren außerdem das Ausbilden einer Isolationsschicht zum Festlegen der Vielzahl von aktiven Gebieten auf dem Substrat und das Ausbilden einer Vielzahl erster Source/Drain-Bereiche in dem Substrat umfassen. Das Ausbilden der Vielzahl vergrabener Wortleitungen kann das Ausbilden eines ersten Ionenimplantationsbereichs in dem Substrat umfassen und umfasst auch das Ausbilden eines zweiten Ionenimplantationsbereichs auf dem ersten Ionenimplantationsbereich in Kontakt mit dem ersten Ionenimplantationsbereich, und umfasst auch das Ausbilden einer Vielzahl erster Isolationsbereiche, welche durch den ersten Ionenimplantationsbereich hindurchgehen und umfasst auch das Ausbilden zweiter Ionenimplantationsbereiche zum Vereinzeln des ersten Ionenimplantationsbereichs in die Vielzahl vergrabener Bitleitungen, und um den zweiten Ionenimplantationsbereich in die Vielzahl erster Source/Drain-Bereiche zu vereinzeln.
  • Das Ausbilden der Isolationsschicht kann das Ausbilden der Vielzahl erster Isolationsbereiche, die sich in einer Richtung parallel zur vergrabenen Bitleitung erstrecken und das Ausbilden einer Vielzahl der Isolationsbereiche, die die Vielzahl erster Isolationsbereiche kreuzen und sich in eine Richtung verschieden von der Richtung der ersten Isolationsbereiche erstrecken, umfassen.
  • Vor dem Ausbilden der Vielzahl vergrabener Wortleitungen kann das Verfahren auch das Ausbilden von Gräben umfassen, welche die aktiven Gebiete durch das Herausätzen von Teilen von aktiven Gebieten, die zwischen zwei benachbarten zweiten Isolationsbereichen angeordnet sind, freilegen und umfasst auch das Ausbilden einer Gate-Isolationsschicht auf der Oberfläche der aktiven Gebiete, welche auf den Innenwänden der Gräben freigelegt sind. Das Ausbilden der Vielzahl von vergrabenen Wortleitungen kann auch das Ausbilden einer leitfähigen Schicht auf dem Gate-Isolationsfilm umfassen, um Teile der Gräben aufzufüllen.
  • Vor dem Ausbilden der Vielzahl vergrabener Wortleitungen kann das Verfahren auch das gleichzeitige Ausbilden von Gräben umfassen, die durch das Herausätzen von Teilen der zweiten Isolationsbereiche und der aktiven Gebiete zweite Isolationsbereiche und aktive Gebiete freilegen und einen Gate-Isolationsfilm auf den Oberflächen der aktiven Gebiete, die auf den Innenwänden der Gräben freigelegt wurden, ausbilden. Um die Vielzahl der vergrabenen Wortleitungen auszubilden, kann das Verfahren auch das Ausbilden einer leitfähigen Schicht auf dem Gate-Isolationsfilm umfassen, um Teile der Gräben aufzufüllen.
  • Nach dem Ausbilden der Vielzahl vergrabener Wortleitungen kann das Verfahren auch das Ausbilden einer Vielzahl zweiter Source/Drain-Gebiete umfassen, welche der Vielzahl erster Source/Drain-Gebiete auf den auf der oberen Oberfläche des Substrats freigelegten Teilen zugewandt sind.
  • Die Vielzahl der vergrabenen Wortleitungen kann entlang beider Seitenwände davon ausgebildet werden, um den aktiven Gebieten zugewandt zu sein. Die zweiten Source/Drain-Gebiete in einem aktiven Gebiet können in zwei Gebieten in dem Substrat ausgebildet sein, welche mit den vergrabenen Wortleitungen dazwischen voneinander beabstandet sind.
  • Das Verfahren kann außerdem das Ausbilden eines Kondensators mit einer unteren Elektrode umfassen, wobei die untere Elektrode mit beiden voneinander beabstandeten Gebieten des zweiten Source/Drain-Bereichs auf den vergrabenen Wortleitungen verbunden ist. Die untere Elektrode kann auch ausgebildet sein, um die beiden voneinander entfernten Gebiete des zweiten Source/Drain-Bereichs direkt zu kontaktieren.
  • Vor dem Ausbilden der unteren Elektrode kann das Verfahren auch das Ausbilden von Anschlusspads umfassen, welche die beiden voneinander benachbarten Bereiche des zweiten Source/Drain-Bereichs direkt kontaktieren. Die untere Elektrode kann so ausgebildet sein, dass sie die leitfähigen Anschlusspads direkt kontaktiert.
  • Die Vielzahl vergrabener Wortleitungen kann entlang einer Seitenwand ausgebildet sein, um den aktiven Gebieten zugewandt zu sein und entlang der andere Seitenwand, um der Isolationsschicht zugewandt zu sein. Der zweite Source/Drain-Bereich kann sich in einem aktiven Gebiet kontinuierlich zur Oberfläche des Substrats hin erstrecken.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, das folgende Schritte umfasst: Ausbilden eines ersten Ionenimplantationsbereichs in einem Substrat; Ausbilden eines zweiten Ionenimplantationsbereichs auf dem ersten Ionenimplantationsbereich und in Kontakt mit dem ersten Ionenimplantationsbereich; gleichzeitiges Vereinzeln der ersten Ionenimplantationsbereiche in eine Vielzahl vergrabener Bitleitungen und Vereinzeln des zweiten Ionenimplantationsbereichs in eine Vielzahl erster Source/Drain-Bereiche durch Ausbilden einer Vielzahl erster Isolationsbereiche, welche durch den ersten und den zweiten Ionenimplantationsbereich hindurchgehen; Ausbilden einer Vielzahl paralleler zweiter Isolationsbereiche in dem Substrat, welche die Vielzahl erster Isolationsbereiche kreuzen, um eine Vielzahl aktiver Gebiete in dem Substrat zu erzeugen; Ausbilden einer Vielzahl vergrabener Wortleitungen mit oberen Oberflächen tiefer als die obere Oberfläche des Substrats in der Vielzahl aktiver Gebiete, die sich parallel zu der Vielzahl zweiter Isolationsbereiche erstrecken; und Ausbilden eines zweiten Source/Drain-Bereichs, der der Vielzahl erster Source/Drain-Bereiche auf den auf dem Substrat freigelegten aktiven Gebieten zugewandt ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A zeigt ein Layout einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung.
  • 1B entspricht einer Querschnittsansicht der Halbleitervorrichtung gemäß 1A entlang der Linien X1-X1' und Y1-Y1' von 1A.
  • 2A zeigt eine Draufsicht einer Isolationsschicht, wie sie in den 1A und 1B gezeigt ist.
  • 2B zeigt eine Querschnittsansicht der Isolationsschicht entlang einer Linie X2-X2' in 2A.
  • 2C zeigt eine Querschnittsansicht einer Isolationsschicht entlang einer Linie YA2-YA2' von 2A.
  • 2D zeigt eine Querschnittsansicht einer Isolationsschicht entlang der Linie YB2-YB2' in 2A.
  • 3A zeigt das Layout einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • 3B zeigt eine Querschnittsansicht der Halbleitervorrichtung gemäß 3A entlang der Linien X3-X3' und Y3-Y3' von 3A.
  • 4A zeigt ein Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 4B zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß 4A entlang der Linien X4-X4', YA4-YA4' und YB4-YB4' von 4A.
  • 5A zeigt ein Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5B zeigt eine Querschnittsansicht einer Halbleitervorrichtung aus 5A entlang der Linien X5-X5', YA5-YA5' und YB5-YB5' von 5A.
  • 6A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6B ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß 6A entlang der Linien X6-X6', YA6-YA6' und YB6-YB6' von 6A.
  • 7A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 7B ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß 7A entlang der Linien X7-X7', YA7-YA7' und YB7-YB7' von 7A.
  • 8A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 8B zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß 8A entlang der Linien X8-X8' und Y8-Y8' von 8A.
  • 9A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 9B zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß 9A entlang der Linien X9-X9' und Y9-Y9' von 9A.
  • 10A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 10B zeigt eine Querschnittsansicht einer Halbleitervorrichtung aus 10A entlang der Linien X10-X10', YA10-YA10' und YB10-YB10' von 10A.
  • 11A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 11B zeigt eine Querschnittsansicht einer Halbleitervorrichtung aus 11A entlang der Linien X11-X11', YA11-YA11' und YB11-YB11' von 11A.
  • 12A zeigt das Layout einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 12B zeigt eine Querschnittsansicht einer Halbleitervorrichtung aus 12A entlang der Linien X12-X12', YA12-YA12' und YB12-Y12' von 12A.
  • 13A zeigt das Layout einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • 13B zeigt eine Querschnittsansicht einer Halbleitervorrichtung von 13A entlang der Linien X13-X13', YA13-YA13' und YB13-YB13' von 13A.
  • 14A bis 14O zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung der 1A und 1B gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 15A bis 15C zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der 3A bis 3B gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 16A bis 16H zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der 4A und 4B gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 17 zeigt eine Querschnittsansicht eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der 5A und 5B gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 18A bis 18D zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß 6A und 6B gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 19A bis 19I zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß der 8A und 8B gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung in Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben. Die Erfindung kann jedoch auf verschiedene Arten ausgeführt werden und ist daher nicht auf die im Folgenden beschriebenen Ausführungsformen beschränkt. Gleiche Elemente werden in den Figuren mit gleichen Bezugszeichen gekennzeichnet.
  • 1A zeigt das Layout einer Halbleitervorrichtung 1100 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1100 kann beispielsweise ein dynamischer Zufallszugriffspeicher (DRAM) sein, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2. 1F bezeichnet hierbei eine kleinste charakteristische Größe.
  • 1B zeigt eine Querschnittsansicht der Halbleitervorrichtung 1100 der 1A entlang der Linien X1-X1' und Y1-Y1' gemäß 1A.
  • In Bezug auf die 1A und 1B umfasst die Halbleitervorrichtung 1100 gemäß der vorliegenden Ausführungsform ein Substrat 100, eine Vielzahl aktiver Gebiete 108 auf dem Substrat 100, eine Isolationsschicht 104 zum Festlegen der Vielzahl aktiver Gebiete 108. Das Substrat 100 kann beispielsweise als Halbleiter wie beispielsweise Silizium (Si) ausgeführt sein. In dem Substrat 100 erstrecken sich vergrabene Wortleitungen 150, deren obere Oberflächen tiefer liegen als eine obere Oberfläche 108t der aktiven Gebiete 108 in eine erste Richtung, beispielsweise in eine horizontale Richtung (x-Richtung in 1A), welche parallel zur Hauptoberfläche des Substrats 100 ist. In 1A und 1B sind die Seitenwände und die unteren Oberflächen der Vielzahl der vergrabenen Wortleitungen 150 alle von dem aktiven Gebiet 108 umgeben.
  • Eine Gate-Isolationsschicht 148 ist zwischen den vergrabenen Wortleitungen 150 und dem aktiven Gebiet 108 angeordnet.
  • 2A zeigt eine Draufsicht der Isolationsschicht 104 aus 1A und 1B, 2B zeigt eine Querschnittsansicht der Isolationsschicht 104 entlang der Schnittlinie X2-X2' von 2A, 2C zeigt eine Querschnittsansicht der Isolationsschicht 104 entlang der Schnittlinie YA2-YA2' von 2A und 2B zeigt eine Querschnittsansicht der Isolationsschicht 104 entlang einer Schnittlinie YB2-YB2' von 2A.
  • Wie in den 2A, 2B, 2C und 2D gezeigt, weist die Isolationsschicht 104 eine Netzstruktur mit einer Vielzahl erster Isolationsbereiche 104a und einer Vielzahl zweiter Isolationsbereiche 104b auf. Die Vielzahl der ersten Isolationsbereiche 104a erstrecken sich in eine zweite Richtung (y-Richtung 2A) und die Vielzahl der zweiten Isolationsbereiche 104b schneiden die Vielzahl der ersten Isolationsbereiche 104a und erstrecken sich in eine erste Richtung (x-Richtung in 2A).
  • Eine erste Breite Wa der ersten Isolationsbereiche 104a ist größer als eine zweite Breite Wb der zweiten Isolationsbereiche 104b. Die Dicke der ersten Isolationsbereiche 104a ist größer als die Dicke der zweiten Isolationsbereiche 104b. Ein erster Abstand Da zwischen der oberen Oberfläche 108t des aktiven Gebiets 108 und der unteren Oberfläche des ersten Isolationsbereichs 104a ist größer als ein zweiter Abstand Db zwischen der oberen Oberfläche 108t des aktiven Gebiets 108 und der unteren Oberfläche des zweiten Isolationsbereichs 104b. Dementsprechend gibt es erhöhte und vertiefte Stufenbereiche auf der unteren Oberfläche der Isolationsschicht 104 wegen dem Dickenunterschied zwischen den ersten Isolationsbereichen 104a und den zweiten Isolationsbereichen 104b.
  • Wieder in Bezug auf 1A und 1B sind eine Vielzahl von vergrabenen Bitleitungen 120, deren obere Oberflächen niedriger sind als die Vielzahl der vergrabenen Wortleitungen 150 in dem Substrat 100 ausgebildet. Die Vielzahl der vergrabenen Bitleitungen 120 sind parallel zur Hauptoberfläche des Substrats 100 und erstrecken sich in eine zweite Richtung, die unterschiedlich zur ersten Richtung ist, so wie die vertikale Richtung (y-Richtung in 1A).
  • Von der oberen Oberfläche des Substrats 100 aus gesehen überlappt jede der vergrabenen Bitleitungen 120, die aus der Vielzahl der vergrabenen Bitleitungen 120 ausgewählt wurde, die aktiven Bereiche 180, welche sich entlang einer Linie in die zweite Richtung (y-Richtung in 1A) erstrecken und überlappt auch zweite Relationsbereiche 104b, welche entlang einer Linie und zwischen der Vielzahl von aktiven Gebieten 108, die in 1A und 1B gezeigt angeordnet sind.
  • Ein erstes Source/Drain-Gebiet 132 und ein Source/Drain-Gebiet 134 sind in dem aktiven Bereich 108a ausgebildet. Das erste Source/Drain-Gebiet 132 ist in einem unteren Bereich des aktiven Gebiets 108 nahe der vergrabenen Bitleitung 120 und das zweite Source/Drain-Gebiet 134 ist in einem oberen Bereich des aktiven Gebiets 108 ausgebildet.
  • In den 1A und 1B sind beide Seitenwände und die untere Oberfläche der vergrabenen Wortleitung 150 von dem aktiven Gebiet 108 umgeben. Die Kanalbereiche 108C, in welchen vertikale Kanäle in einer mit Pfeil A gekennzeichneten Richtung in dem aktiven Gebiet 108 ausgebildet sind in 1B sind zwischen dem ersten Source/Drain-Gebiet 132 und dem zweiten Source/Drain-Gebiet 134 nahe der beiden Seitenwände der vergrabenen Wortleitungen 150 ausgebildet.
  • Auf dem Substrat 100 wird ein Kondensator 190 mit einer unteren Elektrode 192, einer Isolationsschicht 194 und einer oberen Elektrode 196 ausgebildet. Die untere Elektrode 192 ist elektrisch mit dem zweiten Source/Drain-Gebiet 134 verbunden, die Isolationsschicht 194 bedeckt die untere Elektrode 192, und die obere Elektrode 196 ist auf der Isolationsschicht 194 ausgebildet. Eine Verschlussschicht 192 ist als Isolierschicht ausgebildet und zwischen der vergrabenen Wortleitung 150 und der unteren Elektrode 192 angeordnet. Die Verschlussschicht 192 ist in das Substrat 100 gefüllt. Die obere Oberfläche der Verschlussschicht 192 kann daher auf dem gleichen Niveau wie die obere Oberfläche 108t des aktiven Gebiets 108 angeordnet sein.
  • In den 1A und 1B umfassen die oberen Oberflächen 108t der aktiven Gebiete 108 jeweils erste obere Oberflächen 108t1 und zweite obere Oberflächen 108t2, welche mit den vergrabenen Wortleitungen 150 dazwischen voneinander entfernt angeordnet sind. Die zweiten Source/Drain-Gebiete 134 sind jeweils in den ersten oberen Oberflächen 108t1 und den zweiten oberen Oberflächen 108t2 angeordnet. Die unteren Elektroden 192 des Kondensators 190 kontaktieren die zweiten Source/Drain-Bereiche 134 direkt. In diesem Fall kontaktiert die untere Elektrode 192 die zweiten Source/Drain-Bereiche 134 an zwei Kontaktpunkten, welche voneinander entfernt angeordnet sind.
  • Entspricht die Halbleitervorrichtung gemäß der 1A und 1B einem DRAM mit einer Einheitszellgröße von 4 F2, kann die Breite Ww der vergrabenen Wortleitungen 150 kleiner als die Breite der vergrabenen Bitleitungen 120 sein. Beispielsweise kann die Breite der vergrabenen Bitleitungen 120 1F sein und die Breite Ww der vergrabenen Wortleitungen 150 kleiner als 1F. Auch die Breite der aktiven Gebiete 108 in der ersten Richtung (x-Richtung in 1A) kann kleiner als der sich wiederholende Abstand der Vielzahl vergrabener Wortleitungen 150 in der zweiten Richtung (y-Richtung in 1A) sein.
  • 3A zeigt das Layout einer Halbleitervorrichtung 1200 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1200 aus 3A kann insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein. 3B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 1200 aus 3A entlang der Schnittlinien X3-X3' und Y3-Y3' von 3A.
  • Gleiche Bezugszeichen in den 3A und 3B bezeichnen dieselben Elemente wie in 1A und 1B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet. Gemäß 3A und 3B kontaktieren leitfähige Anschlusspads 384 die unteren Elektroden 192 elektrisch mit den zweiten Source/Drain-Gebieten 134, welche auf der ersten oberen Oberfläche 108t1 und der zweiten oberen Oberfläche 108t2 des aktiven Gebiets 108 ausgebildet sind.
  • Die leitfähigen Anschlusspads 184 können aus leitfähigem Polisilizium, einem Metall wie beispielsweise Wolfram (W), oder einem Metallnitrid wie beispielsweise Titannitrid (TiN) ausgebildet sein. Die leitfähigen Anschlusspads 384 können auch aus leitfähigem monochristallinem Silizium, wie es beispielsweise durch einen selektiven Epitaxiewachstumsprozess hergestellt wurde, hergestellt sein. Die Materialien zur Herstellung der leitfähigen Anschlusspads 184 sind jedoch nicht darauf beschränkt und jegliches Material, das den Kontaktwiderstand zwischen den unteren Elektroden 192 und dem zweiten Source/Drain-Bereich 134 auf der ersten oberen Oberfläche 108t1 und der zweiten oberen Oberfläche 108t2 reduziert, kann für die Ausbildung der leitfähigen Anschlusspads 384 genutzt werden. Die leitfähigen Anschlusspads 384 sind durch isolierende Zwischenschichten voneinander getrennt.
  • 4A zeigt eine Halbleitervorrichtung 1300 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1300 gemäß 4A kann beispielsweise ein DRAM sein, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2.
  • 4B ist eine Querschnittsansicht der Halbleitervorrichtung 1300 aus 4A entlang der Schnittlinien X4-X4', YA4-YA4', und YB4-YB4' aus 4A.
  • Gleiche Bezugszeichen in den 4A und 4B bezeichnen gleiche Elemente wie in den 1A und 1B. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • In Bezug auf 4A und 4B sind eine Vielzahl von vergrabenen Bitleitungen 420 mit oberen Oberflächen, welche tiefer liegen als die Vielzahl von vergrabenen Wortleitungen 150 auf dem Substrat 100 ausgebildet. Die Vielzahl der vergrabenen Wortleitungen 420 sind parallel zur Hauptoberfläche des Substrats 100 und erstrecken sich in eine zweite Richtung (y-Richtung in 4A), welche senkrecht zur ersten Richtung (x-Richtung in 4A) ist.
  • Betrachtet man das Substrat 100 von oben, umfasst die Vielzahl der vergrabenen Bitleitungen 420 einen ersten Bitleitungsbereich 422, einen zweiten Bitleitungsbereich 424 und einen dritten Bitleitungsbereich 426, welche miteinander verbunden sind.
  • Der erste Bitleitungsbereich 422 überlappt die Vielzahl aktiver Gebiete 108, die entlang einer Linie in zweiter Richtung angeordnet sind (y-Richtung in 4A) und die Vielzahl zweiter Isolationsgebiete 104b, welcher in einer Linie und zwischen der Vielzahl der aktiven Gebiete 108 angeordnet sind.
  • Der zweite Bitleitungsbereich 424 erstreckt sich vom ersten Bitleitungsbereich 422 in die erste Richtung (x-Richtung in 4A). Einige Teile des zweiten Bitlineabschnitts 424 können von den ersten Isolationsbereichen 104a umgeben sein.
  • Der dritte Bitlineabschnitt 426 ist zwischen dem ersten Bitlineabschnitt 422 und dem zweiten Bitlineabschnitt 424 angeordnet.
  • Der erste Bitlineabschnitt 422, der zweite Bitlineabschnitt 424 und der dritte Bitlineabschnitt 426 können jeweils unterschiedliche Materialien enthalten. Beispielsweise kann der erste Bitlineabschnitt 422 ein Ionenimplantationsgebiet sein, in welches Dotierstoffe von dem Substrat 100 ionenimplantiert wurden. Der zweite Bitlineabschnitt 424 kann ein Metall oder ein Metallnitrid umfassen. Der dritte Bitlineabschnitt 426 kann ein Metallsilizid umfassen. Zum Beispiel kann der dritte Bitlineabschnitt 426 ein Metallsilizid umfassen, welches aus einer Silizidreaktion des Siliziums in dem Substrat 100 und dem ersten Bitlineabschnitt 422 mit einer Metallkomponente in dem zweiten Bitlineabschnitt 424 entsteht.
  • 5A zeigt das Layout einer Halbleitervorrichtung 1400 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1400 aus 5A kann beispielsweise ein DRAM sein, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2.
  • 5B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 1400 aus 5A entlang der Schnittlinien X5-X5', YA5-YA5' und YB5-YB5' in 5A.
  • Gleiche Bezugszeichen in den 5A und 5B bezeichnen identische Elemente wie in den 1A, 1B und 4A und 4B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet.
  • Wie in 5A und 5B gezeigt, verbinden leitfähige Anschlusspads 584 die unteren Elektroden 192 elektrisch mit dem zweiten Source/Drain-Gebiet 134, welche auf der ersten oberen Oberfläche 108t1 der zweiten oberen Oberfläche 108t2 des aktiven Gebiets 108 ausgebildet ist.
  • Die leitfähigen Anschlusspads 584 entsprechen den leitfähigen Anschlusspads 384 in den 3A und 3B. Die leitfähigen Anschlusspads 584 sind durch isolierende Zwischenschichten 310 voneinander getrennt.
  • 6A zeigt das Layout einer Halbleitervorrichtung 1500 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1500 gemäß 6A kann beispielsweise ein DRAM sein, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2.
  • 6B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 1500 aus 6A entlang der Schnittlinien X6-X6', YA6-YA6', und YB6-YB6' von 6A.
  • Gleiche Bezugszeichen in den 6A und 6B bezeichnen gleiche Elemente in den 1A und 1B. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet. Wie in den 6A und 6B gezeigt, ist eine Vielzahl von vergrabenen Bitleitungen 520 mit einer oberen Oberfläche, die tiefer liegt als die Vielzahl der vergrabenen Wortleitungen 150 auf dem Substrat 100 ausgebildet. Die Vielzahl vergrabener Bitleitungen 520 verlaufen parallel zur Hauptoberfläche des Substrats 100 und erstrecken sich in eine zweite Richtung (y-Richtung in 6A), welche senkrecht zu einer ersten Richtung (x-Richtung in 6A) liegt.
  • Die Vielzahl der vergrabenen Bitleitungen 520 kann einen ersten Bitlineabschnitt 524 und einen zweiten Bitlineabschnitt 526 umfassen, welche miteinander verbunden sind.
  • Der erste Bitlineabschnitt 524 erstreckt sich über eine vorher festgelegte Breite in die erste Richtung (x-Richtung in 6A) von der Seitenwand des aktiven Gebiets 108A für einige Bereiche des ersten Bitlineabschnitts 524, um von dem ersten Isolationsabschnitt 104a umgeben zu sein. Mit Blick auf das Substrat 100 von oben überlappt der zweite Bitlineabschnitt 526 die Vielzahl der aktiven Gebiete 108, welche in der zweiten Richtung (y-Richtung in 6A) entlang einer Linie angeordnet sind und überlappt die Vielzahl der zweiten Isolationsbereiche 104b, welche zwischen der Vielzahl der aktiven Gebiete 108 angeordnet sind.
  • Der erste Bitlineabschnitt 524 und der zweite Bitlineabschnitt 526 können Materialien umfassen, welche voneinander verschieden sind. Beispielsweise kann der erste Bitlineabschnitt 524 ein Metall oder Metallnitrid umfassen und der zweite Bitlineabschnitt 526 kann ein Metallsilizid umfassen. Zum Beispiel kann der zweite Bitlineabschnitt 526 ein Metallsilizid umfassen, das sich aus einer Silizidreaktion des Siliziums, welches in dem Substrat 100 enthalten ist mit der Metallkomponente des erste Bitlineabschnitts 524 ergibt.
  • In den 6A und 6B sind die Seitenwände und die unteren Oberflächen der Vielzahl der vergrabenen Wortleitungen 150 durch das aktive Gebiet 108 umgeben. Mit Pfeil A in 6B gekennzeichnete vertikale Kanäle sind zwischen dem ersten Source/Drain-Bereich 132 auf dem zweiten Bitlineabschnitt 526 und dem zweiten Source/Drain-Bereich 134 nahe der Seitenwände der vergrabenen Wortleitung 150 ausgebildet.
  • 7A zeigt das Layout einer Halbleitervorrichtung 1600 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1600 gemäß 7A kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 7B ist eine Querschnittsansicht einer Halbleitervorrichtung 1600 aus 7A entlang der Schnittlinien X7-X7', YA7-YA7', und YB7-YB7' aus 7A. Gleiche Bezugszeichen in den 7A und 7B bezeichnen gleiche Elemente wie in den 1A, 1B, 3A, 3B, 6A und 6B. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Bezugnehmend auf die 7A und 7B verbinden leitfähige Anschlusspads 684 die unteren Elektroden 192 elektrisch mit dem zweiten Source/Drain-Gebiet 135 auf der ersten oberen Oberfläche 108t1 und der zweiten oberen Oberfläche 108t2 des aktiven Gebiets 108.
  • Die leitfähigen Anschlusspads 684 entsprechen den leitfähigen Anschlusspads 384 in den 3A und 3B. Die leitfähigen Anschlusspads 684 sind durch isolierende Zwischenschichten 310 voneinander getrennt.
  • 8A zeigt das Layout einer Halbleitervorrichtung 1700 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1700 aus 8A kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 8B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 1700 aus 8A entlang der Schnittlinien X8-X8' und Y8-Y8' aus 8A.
  • Gleiche Bezugszeichen in den 8A und 8B bezeichnen gleiche Elemente in den 1A und 1B. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet. Die Halbleitervorrichtung 1700 aus 8A und 8B entspricht der Halbleitervorrichtung 1100 der 1A und 1B. Ein Unterschied zwischen der Halbleitervorrichtung 1700 der 8A und 8B und der Halbleitervorrichtung 1100 der 1A und 1B besteht darin, dass die ersten Seitenwände 750S1, welche einer Art von zwei Seitenwänden der vergrabenen Wortleitung 750 entsprechen, durch das aktive Gebiet 108A umgeben ist, und die zweiten Seitenwände 750S2, welche zu den ersten Seitenwänden 750S1 gegensätzlich sind, sind umgeben durch die zweiten Isolationsbereiche 104b der Isolationsschicht 104.
  • Ein weiterer Unterschied zwischen der Halbleitervorrichtung 1700 der 8A und 8B und der Halbleitervorrichtung 1100 der 1A und 1B ist, dass die zweiten Isolationsgebiete 104b entlang der zweiten Seitenwände benachbart zu den Gate-Isolationsfilmen 748 sind und dass sich die oberen Oberflächen 108At des aktiven Gebiets 108A von den Gate-Isolationsfilmen 748 auf den ersten Seitenwänden 750S1 zu den zweiten Isolationsgebieten 104b hin erstrecken.
  • Zweiter Source/Drain-Gebiete 734 sind auf den oberen Oberflächen 108At der aktiven Gebiete 108A ausgebildet. Ein zweites Source/Drain-Gebiet 734 ist auf der oberen Oberfläche jeder der aktiven Gebiete 108A ausgebildet.
  • Jede der unteren Elektroden 192 der Kondensatoren 190 kontaktiert die zweiten Source/Drain-Gebiete 734 in einem Kontaktgebiet der unteren Elektrode 192. Die Verschlussschicht 752 entspricht der Verschlussschicht 152 in 1B.
  • 9A zeigt ein Layout einer Halbleitervorrichtung 1800 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1800 gemäß 9A kann beispielsweise ein DRAM sein, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2.
  • 9B ist eine Querschnittsansicht einer Halbleitervorrichtung 1800 aus 9A entlang von Schnittlinien X9-X9' und Y9-Y9' von 9A.
  • Gleiche Bezugszeichen in 9A und 9B bezeichnen gleiche Elemente wie in den 1A, 1B, 3A, 3B, 8A und 8B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet.
  • Bezugnehmend auf die 9A und 9B verbinden leitfähige Anschlusspads 884 jede der unteren Elektroden 182 elektrisch mit dem zweiten Source/Drain-Gebiet 734 auf der oberen Oberfläche 108At des aktiven Gebiets 108.
  • Die leitfähigen Anschlusspads 884 entsprechen den leitfähigen Anschlusspads 384 in den 3A und 3B. Die leitfähigen Anschlusspads 884 sind durch isolierende Zwischenschichten 310 voneinander getrennt.
  • 10A zeigt das Layout einer Halbleitervorrichtung 1900 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 1900 gemäß 10A kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 10B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 1900 von 10A entlang von Schnittlinien X10-X10', YA10-YA10', und YB10-YB10' von 10A.
  • Gleiche Bezugszeichen in den 10A und 10B bezeichnen gleiche Elemente in den 1A, 1B, 8A und 8B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet.
  • Bezugnehmend auf die 10A und 10B weist eine Vielzahl von vergrabenen Bitleitungen 920 obere Oberflächen auf, die tiefer als die Vielzahl der vergrabenen Wortleitungen 750 in dem Substrat 100 liegen. Die Vielzahl der vergrabenen Bitleitungen 920 sind parallel zu einer Hauptoberfläche des Substrats 100 und erstrecken sich in eine zweite Richtung (y-Richtung in 10A), welche senkrecht zu einer ersten Richtung (x-Richtung in 10A) ist.
  • Die Vielzahl vergrabener Bitleitungen 920 kann einen ersten Bitlineabschnitt 922, einen zweiten Bitlineabschnitt 924 und einen dritten Bitlineabschnitt 926 enthalten, welche miteinander verbunden sind.
  • Betrachtet man das Substrat 100 von oben, kann der erste Bitlineabschnitt 922 die in der zweiten Richtung (y-Richtung in 10A) in einer Linie angeordnete Vielzahl aktiver Gebiete 108 und die in einer Linie angeordnete und zwischen der Vielzahl aktiver Gebiete 108 angeordnete Vielzahl zweiter Isolationsbereiche 104b überlappen.
  • Der zweite Bitlineabschnitt 924 erstreckt sich vom ersten Bitlineabschnitt 922 in die erste Richtung (x-Richtung in 10A). Einige Abschnitte des zweiten Bitlineabschnitts 924 können von ersten Isolationsbereichen 104a umgeben sein.
  • Der dritte Bitlineabschnitt 926 ist zwischen dem ersten Bitlineabschnitt 922 und dem zweiten Bitlineabschnitt 924 angeordnet.
  • Der erste Bitlineabschnitt 922, der zweite Bitlineabschnitt 924 und der dritte Bitlineabschnitt 926 kann Materialien beinhalten, welche sich voneinander unterscheiden. Beispielsweise kann der erste Bitlineabschnitt 922 als Ionenimplantationsgebiet in dem Substrat 100 ausgebildet sein. Der zweite Bitlineabschnitt 924 kann ein Metall oder Metallnitrid enthalten. Der dritte Bitlineabschnitt 926 kann ein Metallsilizid enthalten. Beispielsweise kann der dritte Bitlineabschnitt 926 ein Metallsilizid enthalten, das sich aus der Silizidreaktion von Silizium, welches in dem Substrat 100 enthalten ist, mit einer Metallkomponente des zweiten Bitlineabschnitts 924 ergibt.
  • Der erste Bitlineabschnitt 922, der zweite Bitlineabschnitt 924 und der dritte Bitlineabschnitt 926 können in dem gleichen Prozessschritt ausgebildet werden wie der erste Bitlineabschnitt 422, der zweite Bitlineabschnitt 424 und der dritte Bitlineabschnitt 426 aus den 4A und 4B.
  • Der Herstellungsschritt zum Ausbilden des ersten Bitlineabschnitts 422, des zweiten Bitlineabschnitts 424 und des dritten Bitlineabschnitt 426 ist in den 4A und 4B dargestellt und wird mit Bezug auf 16A bis 16H beschrieben.
  • 11A zeigt ein Layout einer Halbleitervorrichtung 2000 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 2000 aus 11A kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 11B ist eine Querschnittsansicht einer Halbleitervorrichtung 2000 aus 11A entlang der Schnittlinien X11-X11', YA11-YA11', und YB11-YB11' von 11A.
  • Gleiche Bezugszeichen in den 11A und 11B bezeichnen die gleichen Elemente wie in den 1A, 1B, 8A, 8B, 10A und 10B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet.
  • Wie in den 11A und 11B gezeigt, verbinden die Anschlusspads 1084 jede der unteren Elektroden 192 elektrisch mit dem zweiten Source/Drain-Gebiet 734 des auf der oberen Oberfläche 108At des aktiven Gebiets 108 ausgebildet ist.
  • Die leitfähigen Anschlusspads 1084 entsprechen den leitfähigen Anschlusspads 384 in den 3A und 3B. Die leitfähigen Anschlusspads 1084 sind durch isolierende Zwischenschichten 310 voneinander getrennt.
  • 12A zeigt das Layout einer Halbleitervorrichtung 2100 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 2100, wie sie in 12A dargestellt ist, kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 12B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 2100 aus 12A entlang der Schnittlinien X12-X12', YA12-YA12', und YB12-YB12' aus 12A.
  • Gleiche Bezugszeichen in 12A und 12B bezeichnen gleiche Elemente der die 1A, 1B, 8A und 8B. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in den 12A und 12B zu entnehmen ist, weist eine Vielzahl der vergrabenen Bitleitungen 1120 obere Oberflächen auf, die tiefer liegen als die Vielzahl vergrabener Wortleitungen 750 in dem Substrat 100. Die Vielzahl der vergrabenen Bitleitungen 1120 sind parallel zur Hauptoberfläche des Substrats 100 und erstrecken sich entlang einer zweiten Richtung (Y-Richtung in 12A), welche senkrecht zu einer ersten Richtung (X-Richtung in 12A) liegt.
  • Die Vielzahl der vergrabenen Bitleitungen 1120 kann jeweils einen ersten Bitlineabschnitt 1124 und einen zweiten Bitlineabschnitt 1126 enthalten, welche miteinander verbunden sind.
  • Der erste Bitlineabschnitt 1124 erstreckt sich in vorgegebener Breite in die erste Richtung (X-Richtung in 12A) von der Seitenwand des aktiven Gebiets 108A, wobei einige Abschnitte des ersten Bitlineabschnitts 1124 von dem ersten Isolationsabschnitt 104a umgeben sind.
  • Der zweite Bitlineabschnitt 1126 kann die in der zweiten Richtung (Y-Richtung in 12A) in einer Linie angeordneten aktiven Gebiet 108 und die Vielzahl zweiter Isolationsbereiche 104b, die zwischen der Vielzahl der aktiven Gebiete 108 in einer Linie angeordnet, sind überlappen.
  • Der erste Bitlineabschnitt 1124 und der zweite Bitlineabschnitt 1126 kann Materialien umfassen, welche sich voneinander unterscheiden. Beispielsweise kann der erste Bitlineabschnitt 1124 ein Metall oder Metallnitrid enthalten und der zweite Bitlineabschnitt 1126 kann ein Metallsilizid enthalten. Beispielsweise kann der zweite Bitlineabschnitt 1126 ein Metallsilizid enthalten, das sich aus einer Silizidreaktion des im Substrat 100 enthaltenen Siliziums mit einer Metallkomponente des ersten Bitlineabschnitts 1124 ergibt.
  • In den 12A und 12B sind die ersten Seitenwände 750S1 der vergrabenen Wortleitungen 750 jeweils von den aktiven Gebieten 108A umgeben, und die zweiten Seitenwände 750S2 gegenüber der ersten Seitenwände 750S1 sind von zweiten Isolationsgebieten 104b der Isolationsschicht 104 umgeben. Durch den Pfeil A in 12B gekennzeichnete vertikale Kanäle liegen in dem aktiven Gebiet 108A zwischen dem ersten Source/Drain-Gebiet 132 auf dem zweiten Bitlineabschnitt 1126 und dem zweiten Source/Drain-Gebiet 734 nahe der ersten Seitenwände 750S1 der vergrabenen Wortleitung 750.
  • Der erste Bitlineabschnitt 1124 und der zweite Bitlineabschnitt 1126 können in dem gleichen Herstellungsprozess hergestellt werden, wie er genutzt wird, um den ersten Bitlineabschnitt 524 und den zweiten Bitlineabschnitt 526 aus den 6A und 6B herzustellen. Der Prozess zur Herstellung des ersten Bitlineabschnitts 524 und des zweiten Bitlineabschnitts 526 aus den 6A und 6B wird in Bezug auf die 18A bis 18D beschrieben.
  • 13A zeigt das Layout einer Halbleitervorrichtung 2200 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 2200 aus 13A kann beispielsweise ein DRAM, insbesondere ein DRAM mit einer Einheitszellgröße von 4 F2 sein.
  • 13B zeigt eine Querschnittsansicht einer Halbleitervorrichtung 2200 aus 13A entlang der Schnittlinien X13-X13', YA13-YA13', YB13-YB13' aus 13A.
  • Gleiche Bezugszeichen in den 13A und 13B bezeichnen die gleichen Elemente wie in den 1A, 1B, 8A, 8B, 12A und 12B. Auf eine detaillierte Beschreibung der gemeinsamen Elemente wird daher verzichtet.
  • Wie den 13A und 13B zu entnehmen ist, verbinden leitfähige Anschlusspads 1284 jede der unteren Elektroden 192 elektrisch mit dem zweiten Source/Drain-Gebiet 734, das auf der oberen Oberfläche 108at des aktiven Gebiets 108 ausgebildet ist.
  • Die leitfähigen Anschlusspads 1284 entsprechen den leitfähigen Anschlusspads 384 in den 3A und 3B. Die leitfähigen Anschlusspads 1284 sind durch isolierende Zwischenschichten 310 voneinander getrennt.
  • Im Folgenden wird ein Verfahren zur Herstellung der Halbleitervorrichtungen 1100, 1200, 1300, 1400, 1500, 1600, 1700, 1800, 1900, 2000, 2100 und 2200 gemäß der Ausführungsformen der vorliegenden Erfindung detailliert beschrieben.
  • Die 14A bis 14O sind Querschnittsansichten, die das Verfahren zur Herstellung der Halbleitervorrichtung 1100 der 1A und 1B gemäß einer Ausführungsform der vorliegenden Erfindung der Reihe nach zeigen.
  • 14A bis 14O zeigen die Querschnittsansichten der Halbleitervorrichtung 1100 entlang der Schnittlinien X1-X1' und Y1-Y1' aus 1A gemäß 1B. Gemäß 14A werden Dotierstoffionen in das Substrat 100 implantiert, beispielsweise ein Siliziumsubstrat, wodurch sich in der ersten Tiefe D1 unterhalb der oberen Oberfläche des Substrats 100 ein erstes Ionenimplantationsgebiet 120BL zum Ausbilden der vergrabenen Bitleitungen ergibt. Beispielsweise können n-Typ-Dotierstoffe in das Substrat 100 implantiert werden, um das erste Ionenimplantationsgebiet 120BL zu bilden.
  • Das erste Ionenimplantationsgebiet 120BL wird in dem Substrat 100 durchgehend ausgebildet.
  • Ein zweites Ionenimplantationsgebiet 132SD zum Ausbilden des ersten Source/Drain-Gebiets wird in dem Substrat 100 gebildet. Das zweite Ionenimplantationsgebiet 132SD wird auf dem ersten Ionenimplantationsgebiet 120BL gebildet und kontaktiert das erste Ionenimplantationsgebiet 120BL.
  • Das zweit Ionenimplantationsgebiet 132SD wird in der zweiten Tiefe D2 unterhalb der oberen Oberfläche des Substrats 100 ausgebildet, wobei die zweite Tiefe D2 kleiner ist als die erste Tiefe D1.
  • Erste Padoxidschichtmuster 112 und erste Maskenmuster 114, die das Substrat 100 freilegen, werden auf dem Substrat 100 abgeschieden. Jedes der ersten Maskenmuster 114 ist ein Hartmaskenmuster mit einer Nitridschicht oder einer Polysiliziumschicht. Das erste Maskenmuster 114 kann auch eine Struktur umfassen, in der ein Hartmaskenmuster und ein Fotolackmuster übereinander gestapelt sind.
  • Wie in 14B dargestellt, wird das erste Maskenmuster 114 des freigelegten Substrats 100 als Ätzmaske genutzt, um eine Vielzahl erster Gräben 136 mit einer dritten Tiefe D3 auszubilden, die größer ist als die erste Tiefe D1. Die Vielzahl der ersten Gräben 136 entsprechen der Form der Vielzahl von Linienmustern, die sich parallel zueinander in dem Substrat 100 in einer Richtung (Y-Richtung in 1A) erstrecken.
  • Durch das Ausbilden der ersten Gräben 136 wird das erste Ionenimplantationsgebiet 120BL und das zweite Ionenimplantationsgebiet 132SD jeweils in eine Vielzahl erster Source/Drain-Gebiete 132 und eine Vielzahl begrabener Bitleitungen 120 aufgeteilt.
  • Wie in 14C gezeigt, wird auf das Substrat 100 ein isolierendes Material abgeschieden, um die Vielzahl erster Gräben 136 komplett aufzufüllen und das abgeschiedene Isolationsmaterial wird bis zur oberen Oberfläche des Substrats 100 planarisiert, wodurch sich eine Vielzahl erster Isolationsgebiete 104a ergeben, welche die Vielzahl erster Gräben 136 füllen.
  • Das Isolationsmaterial, das die ersten Isolationsgebiete 104a bildet, kann beispielsweise ein Oxid sein, wie beispielsweise Tonen SilaZene (TOSZ).
  • Um einen Teil des Substrats 100 freizulegen wird, wie in 14D gezeigt, ein zweites Padoxidmuster 122p und ein zweites Maskenmuster 124P auf die ersten Isolationsgebiete 104a und das Substrat 100 abgeschieden. Das zweite Maskenmuster 124p kann ein Hartmaskenmuster aus einer Nitridschicht oder einem Polysiliziumfilm sein. Das zweite Maskenmuster 124p kann auch eine Struktur umfassen, auf der ein Hartmaskenmuster und ein Fotolackmuster übereinander gestapelt sind.
  • Mit Hilfe des zweiten Maskenmusters 124p als Ätzmaske wird, wie in 14E gezeigt, in dem freigelegten Substrat 100 ein Vielzahl zweiter Gräben 138 ausgebildet, welche eine vierte Tiefe D4 aufweisen, die kleiner ist als die erste Tiefe D1. Die Vielzahl zweiter Gräben 138 entsprechend er Form der Vielzahl von Linienmustern, die sich parallel zueinander in einer Richtung (Y-Richtung in 1A) in dem Substrat 100 erstrecken.
  • Wie in 14F gezeigt, wird eine Isolationsschicht auf dem Substrat 100 ausgebildet, um die zweiten Gräben 138 komplett aufzufüllen und ein chemisch-mechanischer Polierprozess (CMP) oder ein Rückätzprozess wird auf die Isolationsschicht angewandt, bis die obere Oberfläche der zweiten Maskenmuster 124p freigelegt ist, so dass sich eine Vielzahl zweiter Isolationsbereiche 104b ergibt, welche die Vielzahl zweiter Gräben 138 auffüllt.
  • Das Isolationsmaterial, das die zwei Isolationsgebiete 104b bildet, kann ein Oxid, z. B. TOSZ enthalten.
  • Die zweiten Isolationsgebiete 104b können sich derart erstrecken, dass sie die ersten Isolationsgebiete 104a schneiden, und senkrecht zur Richtung der ersten Isolationsgebiete 104a laufen. Die ersten Isolationsgebiete 104a und die zweiten Isolationsgebiete 104b bilden eine netzartige Isolationsschicht 104, die eine Vielzahl inselartiger aktiver Gebiete 108 bildet, wie es den 2A, 2B, 2C und 2D zu entnehmen ist.
  • Die gestapelte Struktur der zweiten Padoxidschichtmuster 122p und der zweiten Maskenmuster 124p werden erneut strukturiert und es bildet sich eine Struktur, welche die obere Oberfläche der aktiven Gebiete 108a freilegt, welche sich zwischen zwei benachbarten zwei Isolationsgebieten 104b befindet.
  • Das zweite Maskenmuster 124p wird benutzt, um die freigelegte aktive Fläche 108 zu ätzen, wodurch sich ein dritter Graben 140 zum Ausbilden der Wortleitungen im aktiven Gebiet 108 bildet. Wie in 14G gezeigt, wird auf der inneren Wand des dritten Grabens 140 der Gate-Isolationsfilm 148 ausgebildet. Der Gate-Isolationsfilm 148 kann eine Schicht aus thermischem Oxid sein.
  • Wie in 14H gezeigt, werden die vergrabenen Wortleitungen 150 auf dem Gate-Isolationsfilm 148 in dem dritten Graben 140 ausgebildet.
  • Die vergrabenen Wortleitungen 150 weisen obere Oberflächen auf, die tiefer liegen als die obere Oberfläche des Substrats 100 in dem aktiven Gebiet 108. Nachdem die vergrabenen Wortleitungen 150 ausgebildet sind, verbleibt der obere Abschnitt des dritten Grabens 140 oberhalb der vergrabenen Wortleitung 150 leer. Die vergrabenen Wortleitungen 150 erstrecken sich parallel zur Vielzahl der zweiten Isolationsgebiete 104b. Um die vergrabenen Wortleitungen 150 auszubilden, wird in der Struktur gemäß 14G eine leitfähige Schicht abgeschieden, die den dritten Graben 140, in dem der Gate-Isolationsfilm 148 angeordnet ist, komplett aufgefüllt, wobei die leitfähige Schicht dann zurückgeätzt wird, um die vergrabenen Wortleitungen 150 in dem dritten Graben 140 zu bilden.
  • Die vergrabenen Wortleitungen 150 können aus dotiertem Polysilizium gebildet sein. Die vergrabenen Wortleitungen 150 können auch ein Metall, wie beispielsweise Wolfram (W), Aluminium (Al), Kupfer (Cu), Molybdän (Mo), Titan (Ti), Tantal (Ta), oder Ruthenium (Ru) enthalten. Außerdem können die vergrabenen Wortleitungen 150 auch einen Teil Nitrid, wie beispielsweise TiN, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, TaSiN, oder WSiN aufweisen.
  • Um den Raum am oberen Ende des dritten Grabens 140 komplett aufzufüllen, wird wie in 14I gezeigt, auf der vergrabenen Wortleitung 150 und dem zweiten Maskenmuster 124p eine Isolationsschicht abgeschieden und dann ein CMP oder ein Rückätzprozess auf der Isolationsschicht durchgeführt, bis die obere Oberfläche des zweiten Maskenmusters 124p freigelegt ist, wodurch sich eine Verschlussschicht 152 ergibt, die den Innenraum des oberen Abschnitts des dritten Grabens 140 komplett füllt.
  • Die Isolationsschicht, welche die Verschlussschicht 152 bildet, kann ein Oxid oder Nitrid enthalten.
  • Wie in 14J gezeigt, wird das zweite Maskenmuster 124p entfernt, um das zweite Padoxidmuster 122t freizulegen.
  • Wie in 14K gezeigt, kann das zweite Padoxidmuster 122p durch Nassätzen entfernt werden. Enthalten der zweite Isolationsbereich 104b, die Verschlussschicht 152 und das zweite Padoxidmuster 122t eine Oxidschicht, wir eine vorgegebene Menge der zweiten Isolationsabschnitte 104b und der Verschlussschicht 152 entfernt, bis das zweite Padoxidmuster 122p entfernt ist, so dass die oberen Oberflächen der zweiten Isolationsabschnitte 104b und der Verschlussschicht 152 auf dem gleichen Niveau liegen, wie die obere Oberfläche des Substrats 100.
  • Das zweite Padoxidmuster 122p, der zweite Isolationsabschnitt 104b und die Verschlussschicht 152 können mittels einer HF Ätzlösung, einer LAL Lösung (HF + NH4F + destilliertes Wasser) oder einer Kombination davon nass geätzt werden.
  • Wie in 14L gezeigt, werden Dotierstoffionen von der oberen Oberfläche des aktiven Gebiets 108 her implantiert um die zweiten Source/Draingebiete 134 zu bilden.
  • Der Ionenimplantationsprozess zum Bilden der zweiten Source/Drain-Gebiete 134 kann gleichzeitig mit dem Ionenimplanatationsprozess zum Ausbilden der Source/Drain-Gebiete eines Transistors (nicht gezeigt) eines umgebenen Schaltkreises in einer (nicht gezeigten) Umgebung des Substrats 100 durchgeführt werden.
  • Die unteren Elektroden 192 kontaktieren, wie in 14M gezeigt, das zweite Source/Drain-Gebiet 134 direkt und sind auf dem zweiten Source/Drain-Gebiet 134 und der Verschlussschicht 152 ausgebildet.
  • Um die unteren Elektroden 192 zu bilden, werden Opferisolationsschichtmuster 180 mit einer Vielzahl von Speicherknotenlöchern 180h auf den ersten Isolationsgebieten 104a und den zweiten Isolationsgebieten 104b ausgebildet. Die Verschlussschicht 152 und das zweite Source/Drain-Gebiet 134, das auf beiden Seiten der Verschlussschicht 152 angeordnet ist, werden jeweils durch die Speicherknotenlöcher 180h der Opferisolationsschichtmuster 180 freigelegt.
  • Die Opferisolationsschichtmuster 180 können ein Bor-Phosphor-Silikatglas (BPSG), ein Hochdichteplasma (HDP) Oxid, oder ein Polysilazan basierten anorganischen Silizium-auf-Glasfilm (TOSZ) enthalten. Auch wenn es nicht dargestellt ist, kann das Opferisolationsfilmmuster 180 auch eine Ätzstoppschicht am Boden aufweisen. Die Ätzstoppschicht hat die Funktion eines Ätzstopps während des Ätzprozesses zum Ausbilden der Speicherknotenlöcher 180h.
  • Auf den Innenseiten jedes der Vielzahl von Speicherknotenlöcher 180h wird eine leitfähige Schicht ausgebildet, und die oberen Oberflächen der Opferisolationsschichtmuster 180 und der leitfähigen Schicht werden zurückgeätzt bis die oberen Oberflächen der Opferisolationsschichtmuster 180 freigelegt sind, wodurch eine Vielzahl unterer Elektroden 192 enthaltender Abschnitte in der Vielzahl in der Speicherknotenlöcher 180h verbleiben. Die Vielzahl der unteren Elektroden 192 ist in den 1A und 1B dargestellt.
  • Die unteren Elektroden 192 können Ti, TiN, oder eine Struktur, in der Ti und TiN übereinander gestapelt sind, sowie beispielsweise eine Ti/TiN Struktur enthalten.
  • Die unteren Elektroden 192 kontaktieren den zweiten Source/Drain-Bereich 134 auf dem aktiven Gebiet 108, wie auf beiden Seiten der Verschlussschicht 152 angeordnet ist, direkt. Gemäß dem Prozess zur Herstellung der Halbleitervorrichtung 1100 gemäß der vorliegenden Erfindung kontaktieren beide Bereiche der unteren Elektrode 192, welche voneinander entfernt angeordnet sind, den zweiten Source/Drain-Bereich 134 direkt.
  • Wie in 14N gezeigt, werden die Opferisolationsschichtmuster 180 entfernt und dann Isolationsschichten 194 ausgebildet, welche die unteren Elektroden 192 bedecken.
  • Um die Opferisolationsschichtmuster 180 zu entfernen, kann eine HF Ätzlösung, eine LAL Lösung (HF + NH4F + destilliertes Wasser) oder eine Kombination davon benutzt werden.
  • Wie in 14O gezeigt, wird die obere Elektrode 196 auf dem Isolationsfilm 194 ausgebildet, wodurch die Herstellung des Kondensators 190 abgeschlossen wird.
  • Die 15A bis 15C zeigen Querschnittsansichten, welche die Herstellung einer Halbleitervorrichtung 1200 der 3A und 3B gemäß einer Ausführungsform der vorliegenden Erfindung der Reihe nach zeigen.
  • Die 15A bis 15C zeigen Querschnittsansichten der Halbleitervorrichtung 1200 entlang der Schnittlinien X3 bis X3' und Y3 bis Y3' der 3A wie in 3B gezeigt.
  • Gleiche Bezugszeichen in den 15A bis 15C bezeichnen gleiche Elemente wie in den 14A bis 14O. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in 15A gezeigt, werden auf der Struktur wie sie in den Herstellungsschritten gemäß der 14A bis 14L gezeigt sind, isolierende Zwischenschichtmuster 310 ausgebildet, in welchem eine Vielzahl von Öffnungen 310h gebildet werden.
  • Die Verschlussschicht 152 und das zweite Source/Drain-Gebiet 134 auf beiden Seiten der Verschlussschicht 152 werden durch die Vielzahl der Öffnungen 310h freigelegt.
  • Die isolierenden Zwischenschichtmuster 310 können eine Oxidschicht umfassen.
  • Wie in 15B gezeigt, wird ein leitfähiges Material in die Vielzahl der Öffnungen 310h gefüllt, wodurch sich eine Vielzahl leitfähiger Anschlusspads 384 ergeben.
  • Die leitfähigen Anschlusspads 384 können ein leitfähiges Polysilizium, ein Metall wie beispielsweise Wolfram, oder ein Metallnitrid wie beispielsweise TiN enthalten.
  • Zum Ausbilden der leitfähigen Anschlusspads 384 wird auf der Verschlussschicht 152 und den zweiten Source/Drain-Gebiet 134 durch die Vielzahl der Öffnungen 310h und den isolierenden Zwischenschichtmuster 310 die leitfähigen Schichten erzeugt, und die leitfähigen Schichten werden zurückgeätzt bis die isolierenden Zwischenschichtmuster 310 freigelegt sind, wodurch sich die leitfähigen Anschlusspads 384 in der Vielzahl der Öffnungen 310h ausbilden.
  • Die leitfähigen Anschlusspads 384 können außerdem leitfähiges monokristallines Silizium umfassen, welches durch einen selektiven Epitaxiewachstumsprozess (SEG) erzeugt wurde.
  • Wie in 15C gezeigt, werden die Opferisolationsschichtmuster 180, welche eine Vielzahl an Speicherknotenlöcher 180h zum Belichten der Vielzahl leitfähiger Anschlusspads 384 enthalten, auf den isolierenden Zwischenschichtmustern 310 gebildet. Die Vielzahl der unteren Elektroden 192, welche die Vielzahl der leitfähigen Anschlusspads 384 kontaktiert, werden dann in der Vielzahl der Speicherknotenlöcher 180h erzeugt.
  • Der Isolationsfilm 194 und die obere Elektrode 196 werden wie in dem Prozess gemäß der 14N und 14O auf der Vielzahl der unteren Elektroden 192 erzeugt, wodurch die Vielzahl der Kondensatoren 190 gebildet wird.
  • Die 16A bis 16H zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung 1300 aus den 4A und 4B gemäß einer Ausführungsform der vorliegenden Erfindung der reihe nach zeigen.
  • 16A bis 16H zeigen Querschnittsansichten einer Halbleitervorrichtung 1300 entlang der Schnittlinien X4 bis X4', YA4 bis YA4', und YB4 bis YB4' aus 4A wie in 4B gezeigt.
  • Gleiche Bezugszeichen in den 16A bis 16H bezeichnen gleiche Elemente wie in den 14A bis 14O. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in 16A gezeigt, wird eine Vielzahl erster Isolationsgebiete 104a, eine Vielzahl vergrabener Bitleitungen 120, und eine Vielzahl erster Source/Drain-Gebiete 132 auf dem Substrat 100 mittels der in den 14A bis 14C gezeigten Herstellungsschritten erzeugt. In jedem der Vielzahl der ersten Isolationsbereiche 104a werden dann Maskenmuster 410, in welchen eine Vielzahl von Öffnungen 410h zum Belichten eines Bereichs der Vielzahl der ersten Isolationsgebiete 104a ausgebildet.
  • Einige Bereiche der Vielzahl der vergrabenen Bitleitungen 120 können den ersten Bitleitungsabschnitt 422 der vergrabenen Bitleitung 420 bilden, wie es in den 4A und 4B dargestellt ist, und wie es später in Bezug auf 16D dargestellt wird.
  • Das Maskenmuster 410 kann ein Material umfassen, das eine Ätzselektivität für den ersten Isolationsbereich 104a aufweist. Wenn beispielsweise der erste Isolationsbereich 104a einen Oxidfilm enthält, kann das Maskenmuster 410 einen Nitridfilm, eine Polysiliziumschicht oder eine Kombination davon umfassen.
  • Wie in 16B gezeigt, werden die Maskenmuster 410 als Ätzmaske genutzt um die freigelegten Bereiche des ersten Isolationsabschnitts 104a zu Ätzen und um eine Vielzahl vierter Gräben 428 auszubilden, welche eine fünfte Tiefe D5 aufweisen, die geringer ist als die dritte Tiefe D3 der Vielzahl erster Gräben 136. Die Seitenwände der vergrabenen Bitleitungen 120 sind in dem vierten Graben 428 freigelegt.
  • Dann werden die Maskenmuster 410 entfernt.
  • Wie in 16C gezeigt, wird eine vergrabene leitfähige Schicht 122 mit einer vorher festgelegten Dicke am Boden der vierten Gräben 428 gebildet. Die vergrabene leitfähige Schicht 122 kann, wie in den 4A und 4B gezeigt, den zweiten Bitleitungsabschnitt 424 der vergrabenen Bitleitung 420 bilden.
  • Die vergrabene leitfähige Schicht 122 wird ausgebildet um die in den vierten Gräben 428 freigelegten Seitenwände der vergrabenen Bitleitung 120 zu bedecken. Nachdem die vergrabene leitfähige Schicht 122 ausgebildet wurde, verbleibt der obere Abschnitt der vierten Gräben 428 über der vergrabenen leitfähigen Schicht 122 leer.
  • Um die vergrabene leitfähige Schicht 122 auszubilden, wird eine leitfähige Schicht, welche die vierten Gräben 428 füllt, auf den ersten Isolationsbereichen 104a in dem Substrat 100 ausgebildet und in die leitfähige Schicht wird dann zurückgeätzt, wodurch die vergrabene leitfähige Schicht 122 in den vierten Gräben 428 gebildet wird.
  • Die vergrabene leitfähige Schicht 12 kann ein Metall oder Metallnitrid enthalten. Zum Beispiel kann die vergrabene leitfähige Schicht 122 W oder WN enthalten.
  • Wie in 16D gezeigt, wird eine Silizidreaktion des Siliziums in den vergrabenen Bitleitungen 120 und einer Metallkomponente in der vergrabenen leitfähigen Schicht 122 herbeigeführt, um eine Metallsilizidschicht 124 zwischen den vergrabenen Bitleitungen 120 und der vergrabenen leitfähigen Schicht 122 auszubilden. Die Metallsilizidschicht 124 wird ausgebildet nachdem ein Teil des Metalls von den Seitenwänden der vergrabenen leitfähigen Schicht 122 in die vergrabenen Bitleitungen 120 diffundiert ist. Die Metallsilizidschicht 124 kann beispielsweise Wolframsilizid enthalten.
  • Die Breite der vergrabenen Bitleitung 120 nach dem Ausbilden der Metallsilizidschicht 124 ist geringer als die Breite der vergrabenen Bitleitung 120 bevor die Metallsilizidschicht 124 geformt wurde. Die vergrabenen Bitleitungen 120 mit verringerter Breite bilden den ersten Bitleitungsabschnitt 422 der vergrabenen Bitleitung 420 wie es in den 4A und 4B dargestellt ist. Die Metallsilizidschicht 124 kann den dritten Bitleitungsabschnitt 426 der vergrabenen Bitleitung 420 bilden und die vergrabene leitfähige Schicht 122 kann den dritten Bitleitungsabschnitt 426 der vergrabenen Bitleitung 420 bilden wie es in den 4A und 4B dargestellt ist.
  • Bezug nehmend auf 16E wird ein isolierendes Material auf dem Substrat 100 abgeschieden um die Vielzahl vierter Gräben 428 komplett zu füllen, wobei das abgeschiedene isolierende Material planarisiert wird bis die obere Oberfläche des Substrats 100 freiliegt, und dabei eine Vielzahl dritter Isolationsabschnitte 106 bildet, welche die Vielzahl vierter Gräben 428 füllt.
  • Wie in 4A gezeigt, wird die Breite des aktiven Gebiets 108 in erster Richtung (x Richtung in 4A) durch die ersten isolierenden Abschnitte 104a und den dritten isolierenden Bereich 106 festgelegt.
  • Das isolierende Material, das die dritten isolierenden Abschnitte 106 bildet, kann ein Oxid, wie beispielsweise TOSZ, enthalten.
  • Wie in 16F gezeigt, werden die zweiten Padoxidschichtmuster 122p und das zweite Maskenmuster 124p als gestapelte Struktur auf den ersten Isolationsgebieten 104a, den dritten Isolationsgebieten 106 und dem Substrat 100 ausgebildet, um einen Bereich des Substrats 100 freizulegen. Ein Verfahren zum Ausbilden der gestapelten Struktur aus den zweiten Padoxidschichtmuster 122p von dem zweiten Maskenmuster 124p ist in Bezug auf 14D beschrieben.
  • Wie in 16G gezeigt, wird das zweite Source/Drain-Gebiet 134 auf dem aktiven Gebiet 108 gemäß der in den 14E bis 14L gezeigten Herstellungsschritte ausgebildet.
  • Wie in 16H gezeigt, werden die in den 14M bis 14O gezeigten Schritte der Reihe nach durchgeführt um die Kondensatoren 190 auf der Struktur gemäß 16G auszubilden.
  • 17 zeigt eine Querschnittsansicht, welche der Reihe nach ein Verfahren zur Herstellung einer Halbleitervorrichtung 1400 der 5A und 5B gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • 17 zeigt eine Querschnittsansicht in der Halbleitervorrichtung 1400 entlang der Schnittlinien X5-X5', YA5-YA5' und B5-YB5' von 5A wie in 5B gezeigt.
  • Gleiche Bezugszeichen in 17A bezeichnen gleiche Elemente wie in den 14A bis 14O, 15A bis 15C und in den 16A bis 16H. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in 17 gezeigt, werden die isolierenden Zwischenschichtmuster 310 gemäß der in den 15A und 15B gezeigten Schritte auf der Struktur, welche durch die in den Schritten 16A bis 16G dargestellten Schritten erhalten wird, hergestellt.
  • Die leitfähigen Anschlusspads 584 werden dann auf dem zweiten Source/Drain-Bereich 134 ausgebildet, welche durch die Isolationszwischenschichtmuster 310 durch ein in 15B gezeigtes Verfahren zur Herstellung der leitfähigen Anschlusspads 384 freigelegt worden sind.
  • Als nächstes wird die Vielzahl der unteren Elektroden 192, welche die leitfähigen Anschlusspads 584 kontaktieren, ausgebildet indem ein in 15C beschriebenes Verfahren genutzt wird. Dann werden die isolierende Schicht 194 und die obere Elektrode 196 jeweils auf der Vielzahl der unteren Elektroden 192 ausgebildet, wodurch die in den 5A und 5B gezeigte Struktur erzeugt wird, welche die Vielzahl an Kondensatoren 190 umfasst.
  • Die 18A bis 18D zeigen Querschnittsansichten, welche der Reihe nach ein Verfahren zum Herstellen einer Halbleitervorrichtung 1500, in den 6A und 6B gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Die 18A bis 18D zeigen eine Querschnittsansicht einer Halbleitervorrichtung 1500 entlang der Schnittlinien X6-X6', YA6-YA6' und YB6-XB6' der 6A wie in 6B gezeigt.
  • Gleiche Bezugszeichen in den 18A bis 18D kennzeichnen gleiche Elemente in den 14A bis 14O, 15A bis 15C und 16A bis 16H. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in 18A gezeigt, wird die Vielzahl der ersten Isolationsbereiche 104a und der Vielzahl der ersten Source/Drain-Gebiete 132 durch die gleichen Prozesse wie sie in den 14A bis 14C beschreiben sind auf dem Substrat 100 hergestellt. In der vorliegenden Ausführungsform wird auf einen Prozess zum Ausbilden eines ersten Ionenimplantationsgebiets 120BL wie in 14A beschrieben, verzichtet. Dementsprechend ist die Vielzahl der ersten Source/Drain-Gebiete 132 wie in 18A gezeigt zwischen der Vielzahl der ersten Isolationsabschnitte 104a in dem Substrat 100 abgeordnet.
  • Dann werden die Maskenmuster 410, in welchen die Vielzahl der Öffnungen 410h zum Belichten eines Bereichs in der Vielzahl erster Isolationsbereiche 104a ausgebildet sind, in jedem der Vielzahl der ersten Isolationsabschnitt 104a gemäß einer in 16A beschriebenen Methode ausgebildet.
  • Wie in 18B dargestellt, ist die Vielzahl der vierten Gräben 428 in der Vielzahl erster Gräben 136 ausgebildet, und die vergrabene leitfähige Schicht 122 mit einer vorher festgelegten Dicke wird am Boden des vierten Grabens 428 mittels einer in den 16B und 16C beschriebenen Methode ausgewählt. Die vergrabene leitfähige Schicht 122 kann ausgebildet sein um den ersten Source/Drain-Bereich 132 in den vierten Gräben 428 zu kontaktieren. Die vergrabene leitfähige Schicht 122 kann den in den 6A und 6B dargestellten ersten Bitleitungsabschnitt 524 der vergrabenen Bitleitung 120 ausbilden.
  • Bezug nehmend auf 18C kann eine Silizidreaktion des Siliziums in den ersten Source/Drain-Gebiet 132 und einer Metallkomponente in der vergrabenen leitfähigen Schicht 122 herbeigeführt werden um die Metallsilizidschicht 124 zwischen dem ersten Source/Drain-Gebiet 132 und den vergrabenen leitfähigen Schicht 122 durch ein 16D dargestelltes Verfahren herzustellen. Die Metallsilizidschicht 124 wird ausgebildet, nachdem ein Teil des Metalls von der Seitenwand der vergrabenen leitfähigen Schicht 122 in das erste Source/Drain-Gebiet 132 diffundiert. Die Metallsilizidschicht 124 kann beispielsweise Wolframsilizid enthalten.
  • Die Metallsilizidschicht 124 kann einen zweiten Bitleitungsabschnitt 526 der vergrabenen Bitleitungsschicht 520, wie es in den 6A und 6B dargestellt ist, bilden.
  • Bezug nehmend auf 18D werden die dritten Isolationsbereiche 106, welche die Vielzahl vierter Gräben 428 füllen, durch einen in 16E dargestelltes Verfahren hergestellt.
  • Danach werden die Schritte gemäß der 16F bis 16G der Reihe nach durchgeführt.
  • Das Verfahren zur Herstellung einer Halbleitervorrichtung 1600, wie in den 7A und 7B gezeigt, entspricht dem Verfahren zur Herstellung einer Halbleitervorrichtung 1500, wie es in den 18A bis 18D beschrieben ist. Ein Unterschied zwischen dem Verfahren zur Herstellung einer Halbleitervorrichtung 1600 gemäß der 7a und B und dem Verfahren zur Herstellung einer Halbleitervorrichtung 1500 wie es in den 18A bis 18D beschrieben ist, ist das isolierende Zwischenschichtmuster 310 und die leitfähigen Anschlusspads 184 in einem in 17 beschriebenen Verfahren hergestellt werden, bevor die Opferisolationsschichtmuster 180 zum Bilden der unteren Elektroden 192 hergestellt wurden. Der Prozess zur Herstellung der leitfähigen Anschlusspads 684 entspricht dem in 15B gezeigten Prozess zur Herstellung der leitfähigen Anschlusspads 384.
  • Die 19A bis 19I zeigen Querschnittsansichten, die das Verfahren zur Herstellung einer Halbleitervorrichtung 1700 der 8A und 8B gemäß einer Ausführungsform der vorliegenden Erfindung der Reihe nach darstellen.
  • Die 19A bis 19I zeigen Querschnittsansichten einer Halbleitervorrichtung 1700 entlang der Schnittlinien X8-X8' und Y8-Y8' der 8A wie in 8B gezeigt.
  • Gleiche Bezugszeichen in den 19A bis 19I bezeichnen gleiche Elemente wie in den 14A bis 14O. Auf eine detaillierte Beschreibung gemeinsamer Elemente wird daher verzichtet.
  • Wie in 19A gezeigt, wird die Vielzahl der zweiten Gräben 138 durch die in den 14A bis 14E beschriebene Schritte auf dem Substrat 100 ausgebildet.
  • Wie in 19b gezeigt, werden die zweiten Isolationsbereiche 104b in der Vielzahl der zweiten Gräben 138 bezüglich den in 14F beschriebenen Verfahren ausgebildet.
  • Die Vielzahl der aktiven Gebiete 108A sind durch die Vielzahl der ersten Isolationsgebiete 104a und die Vielzahl der zweiten Isolationsgebiete 104b festgelegt.
  • Bezug nehmend auf 19C legt ein (nicht gezeigtes) Maskenmuster die gestapelte Struktur aus dem zweiten Padoxidschichtmuster 122p und dem zweiten Maskenmuster 124p und einem Teil der Vielzahl der zweiten Isolationsabschnitte 104b frei. Dieses Maskenmuster wird als Ätzmaske genutzt um die freigelegte gestapelte Struktur aus dem zweiten Padoxidschichtmuster 122p und dem zweiten Maskenmuster 124p und einem Teil der Vielzahl der zweiten Isolationsbereiche 104b zu ätzen. Das belichtete Substrat 100 und die Vielzahl der zweiten Isolationsbereiche 104b werden kontinuierlich geätzt, wodurch dritte Gräben 740 zum Ausbilden von Wortleitungen gebildet werden, welche gleichzeitig die aktiven Gebiete 108A und die zweiten Isolationsgebiete 104b freilegen.
  • Wie in 19D gezeigt, werden die Gate-Isolationsfilme 748 auf der Innenwand der dritten Gräben 740 ausgebildet. Die Gate-Isolationsfilme 748 können beispielsweise eine thermische Oxidschicht umfassen.
  • Wie in 19E gezeigt, werden die vergrabenen Wortleitungen 750 auf den Gate-Isolationschichten 748 in den dritten Gräben 740 ausgebildet.
  • Die oberen Oberflächen der vergrabenen Wortleitungen 750 sind tiefer als die obere Oberfläche des Substrats 100 in dem aktiven Gebiet 108A. Nachdem die vergrabenen Wortleitungen 750 ausgebildet wurden, verbleibt der obere Abschnitt der dritten Gräben 740 üben den vergrabenen Wortleitungen 750 leer. Die vergrabenen Wortleitungen 750 erstrecken sich parallel zur Vielzahl der zweiten Isolationsbereiche 104b.
  • Um die vergrabenen Wortleitungen 750 auszubilden, wird ein in 14H beschriebener Prozess zum Ausbilden vergrabener Wortleitungen 150 genutzt. Das Material zum Ausbilden der vergrabenen Wortleitungen 750 entspricht dem Material zum Ausbilden der vergrabenen Wortleitungen 150 gemäß 14H.
  • Wie in 19F gezeigt, wird, um die dritten Gräben 740 komplett zu füllen, eine Isolationsschicht auf den vergrabenen Wortleitungen 750, die Maskenmuster 124P und des Gate-Isolationsfilms 148 ausgebildet, und dann wird ein CMP oder Rückätzprozess auf der Isolationsschicht durchgeführt bis die oberen Oberflächen der zweiten Maskenmuster 124P freigelegt sind, wodurch eine Verschlussschicht 752 gebildet wird, welche die dritten Gräben 740 komplett schließt.
  • Die Isolationsschicht, welche die Verschlussschicht 752 bildet, kann ein Oxid oder Nitrid enthalten.
  • Wie in 19G gezeigt, wird das zweite Maskenmuster 124p von der Struktur gemäß 19F, in welcher die Verschlussschicht 752 ausgebildet ist, um das zweite Padoxidschichtmuster 122p auszubilden, entfernt.
  • Bezug nehmend auf 19H kann das zweite Padoxidschichtmuster 122p durch Nassätzen entfernt werden. Falls die zweiten Isolationsgebiete 104b und die Verschlussschicht 752 jeweils eine Oxidschicht enthalten, werden die zweiten Isolationsabschnitte 104b und die Verschlussschicht 752 mit einer vorher festgelegten Dicke ausgehend von den oberen Oberflächen heruntergeätzt, während die zweiten Padoxidschichtmuster 122p entfernt werden, und dadurch haben die oberen Oberflächen der zweiten Isolationsgebiete 104b und der Verschlussschicht 752 das gleiche Niveau wie die obere Oberfläche des Substrats 100.
  • Das zweite Padoxidschichtmuster 122p, die zweiten Isolationsgebiete 104b und die Verschlussschicht 752 kann mit einem, wie in 14K beschriebenen Prozess nass geätzt werden.
  • Wie in 19I gezeigt, werden Dotierstoffionen von der oberen Oberfläche des Substrats 100 her implantiert, wodurch sich auf dem aktiven Gebiet 108A ein zweiter Source/Drainbereich 734 ergibt.
  • Der Ionenimplantationsprozess zum Ausbilden der zweiten Source/Drain-Gebiete 734 kann gleichzeitig mit dem Ionenimplantationsprozess zum Ausbilden eines Source/Drain-Gebiets eines nicht gezeigten Transistors eines umgebenden Schaltkreises in einer Umgebung des Substrats 100 durchgeführt werden.
  • Der Prozess zum Ausbilden der zweiten Source/Drain-Gebiete 734 entspricht den in 14L dargestellten Prozess zum Ausbilden des zweiten Source/Drain-Gebiets 134.
  • Die in den 14M bis 14O dargestellten Verfahrensschritte werden dann der Reihe nach durchgeführt.
  • Das Oberflächengebiet des zweiten Source/Drain-Gebiets 734 auf dem aktiven Gebiet 108A auf der oberen Oberfläche des Substrats 100 kann relativ zu dem Oberflächengebiet der zweiten Source/Drain-Gebiete anderer Ausführungsformen zunehmen. Beispielsweise kann das Oberflächengebiet, das von dem zweiten Source/Drain-Gebiet 734 in dem aktiven Gebiet 108A belegt wird, größer sein als das Oberflächengebiet, das von dem zweiten Source/Drain-Gebiet 734 in dem aktiven Gebiet 108 belegt wird, welches zwei aktive Gebiete umfasst, die voneinander entfernt angeordnet sind, wie es in dem in 14L dargestellten Prozess ausgebildet wurde. In diesem Fall nimmt die Kontaktfläche zwischen dem zweiten Source/Drain-Gebiet 734 und den unteren Elektroden 192 auf dem zweiten Source/Drain-Gebiet 734 zu und als Ergebnis kann der Widerstand dazwischen reduziert werden.
  • Eine Halbleitervorrichtung 1800 gemäß der 9A und 9B, eine Halbleitervorrichtung 1900 gemäß der 10A und 10B, eine Halbleitervorrichtung 2000 gemäß der 11A und 11B, eine Halbleitervorrichtung 2100 gemäß der 12A und 12B, und eine Halbleitervorrichtung 2200 gemäß der 13A und 13B lassen sich durch Verfahren zur Herstellung von Halbleitervorrichtungen, wie es in den 14A bis 14O, 15A bis 15C, 16A bis 16H, 17, 18A bis 18D und 19A bis 19I oder Kombinationen davon, herstellen.
  • Gemäß der vorliegenden Erfindung lassen sich hoch entwickelte Halbleitervorrichtungen ohne einen separaten leitfähigen Kontaktstöpsel zum elektrischen Verbinden des Source/Drain-Gebiets mit den Bitleitungen und ohne einen separaten leitfähigen Kontaktstöpsel zum elektrischen Verbinden des Source/Drain-Gebiets mit der unteren Elektrode des Kondensators herstellen. Dementsprechend lässt sich die Wahrscheinlichkeit von Defekten aufgrund von Kurzschlüssen zwischen leitfähigen Schichten durch den sich wiederholenden Abstand reduzieren und eine hohe Integrationsdichte kann leicht erreicht werden, wodurch eine hohe Zuverlässigkeit erreicht wird.
  • Auch wenn die vorliegende Erfindung anhand von beispielhaften Ausführungsformen beschreiben wurde, soll klargestellt werden, dass auch Änderungen in Form und Detail davon gemacht werden können ohne vom Geist und dem Umfang der folgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2009-0090560 [0001]

Claims (21)

  1. Halbleitervorrichtung umfassend: eine Isolationsschicht zum Festlegen einer Vielzahl aktiver Gebiete auf einem Substrat, wobei die Isolationsschicht auf dem Substrat angeordnet ist; eine Vielzahl vergrabener Wortleitungen mit oberen Oberflächen tiefer als die oberen Oberflächen der aktiven Gebiete und umgeben von den aktiven Gebieten, wobei sich die Vielzahl der vergrabenen Wortleitungen in eine erste Richtung parallel zur Hauptoberfläche des Substrats erstrecken; eine Gate-Isolationssschicht zwischen den vergrabenen Wortleitungen und den aktiven Gebieten; und eine Vielzahl vergrabener Bitleitungen mit oberen Obeflächen tiefer als die oberen Oberflächen der Vielzahl vergrabener Wortleitungen, wobei die Vielzahl der vergrabenen Bitleitungen parallel zur Hauptoberfläche des Substrats verlaufen und sich in eine zweite Richtung, verschieden von der ersten Richtung, hin erstrecken, wobei die Isolationsschicht eine Netzstruktur mit einer Vielzahl erster Isolationsgebiete und einer Vielzahl zweiter Isolationsgebiete aufweist und sich die Vielzahl der ersten Isolationsgebiete in die zweite Richtung erstrecken und die Vielzahl der zweiten Isolationsgebiete die Vielzahl der ersten Isolationsgebiete kreuzt und sich in die erste Richtung erstreckt, und der Abstand der oberen Oberflächen der aktiven Gebiete zu den unteren Oberflächen der ersten Isolationsgebiete größer ist als der Abstand der oberen Oberflächen der aktiven Gebiete zu den unteren Oberflächen der zweiten Isolationsgebiete.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Breite der ersten Isolationsgebiete größer ist als die Breite der zweiten Isolationsgebiete.
  3. Halbleitervorrichtung nach Anspruch 1, wobei von der oberen Oberfläche des Substrats aus betrachtet, jede vergrabene Bitleitung der Vielzahl der vergrabenen Bitleitungen die entlang einer, in der zweiten Richtung verlaufenden Linie angeordnete Vielzahl aktiver Gebiete und die in einer Linie und zwischen der Vielzahl der aktiven Gebiete angeordnete Vielzahl von zweiten Isolationsgebieten überlappt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei von der oberen Oberfläche des Substrats betrachtet jede der aus der Vielzahl vergrabener Bitleitungen ausgewählte Bitleitung einen ersten Bitleitungsabschnitt und einen zweiten Bitleitungsabschnitt aufweist, wobei der erste Bitleitungsabschitt von den entlang einer Linie in der zweiten Richtung verlaufenden Vielzahl aktiver Gebiete und den zwischen der Vielzahl aktiver Gebiete und entlang einer Linie angeordneten Vielzahl zweiter Isolationsgebiete überlappt wird, und der zweite Bitleitungsabschnitt sich in die erste Richtung des ersten Bitleitungsabschnittes erstreckt und von den ersten Isolationsgebieten umgeben ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der erste Bitleitungsabschnitt und der zweite Bitleitungsabschnitt voneinander unterschiedliche Materialien aufweist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die vergrabenen Bitleitungen zwischen dem ersten Bitleitungsabschnitt und dem zweiten Bitleitungsabschnitt eine Metallsilizidschicht aufweisen.
  7. Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: ein in den aktiven Gebieten angeordnetes und mit dem vergrabenen Bitleitungen verbundenes erstes Source/Drain-Gebiet; ein in der oberen Oberfläche der aktiven Gebiete angeordnetes zweites Source/Drain-Gebiet; und ein zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet in den aktiven Gebieten angeordnetes Kanalgebiet.
  8. Halbleitervorrichtung nach Anspruch 7 mit Kondensatoren, wobei jeder Kondensator auf dem Substrat ausgebildete untere Elektroden enthält welche elektrisch mit dem zweiten Source/Drain-Gebiet verbunden sind.
  9. Halbleitervorrichtung nach Anspruch 8, wobei beide Seitenwände der vergrabenen Wortleitungen von aktiven Gebieten umgeben sind.
  10. Halbleitervorrichtung nach Anspurch 9, wobei die obere Oberfläche von jedem der Vielzahl aktiver Gebiete auf beiden Seiten der vergrabenen Wortleitungen eine erste Oberfläche und eine zweite Oberfläche aufweist, welche voneinander entfernt sind, wobei jede der oberen Oberflächen der aktiven Gebiete sich zu der Isolationsschicht der auf den Seitenwänden der vergrabenen Wortleitungen ausgebildeten Gate-Isolationsschichten erstreckt, und wobei das zweite Source/Drain-Gebiet in jedem der ersten und zweiten Oberflächen ausgebildet ist.
  11. Halbleitervorrichtung nach Anspruch 8, wobei jede der vergrabenen Wortleitungen erste Seitenwände und zweite Seitenwände gegenüber der ersten Seitenwände umfasst, wobei die ersten Seitenwände von den aktiven Gebieten und die zweiten Seitenwände von der Isolationsschicht umgeben sind.
  12. Halbleitervorrichtung nach Anspruch 11, wobei jede der oberen Obeflächen der aktiven Gebiete sich zu der Isolationsschicht der Gate-Isolationsschichten auf den ersten Seitenwänden der vergrabenen Wortleitungen hin erstreckt.
  13. Halbleitervorrichtung nach Anspruch 10, wobei jede der unteren Elektroden das zweite Source/Drain-Gebiet auf der ersten oberen Oberfläche und der zweiten oberen Oberfläche direkt kontaktiert.
  14. Halbleitervorrichtung nach Anspruch 10, wobei jede der unteren Elektroden mit dem zweiten Source/Drain-Gebiet auf der ersten oberen Oberfläche über leitfähige Anschlusspads auf den vergrabenen Wortleitung elektrisch verbunden ist.
  15. Halbleitervorrichtung nach Anspruch 11, wobei jede der unteren Elektroden das zweite Source/Drain-Gebiet auf der oberen Oberfläche der aktiven Gebiete direkt kontaktiert.
  16. Halbleitervorrichtung nach Anspruch 11, wobei jede der unteren Elektroden über leitfähige Anschlusspads auf den vergrabenen Wortleitungen mit dem zweiten Source/Drain-Gebiet auf den oberen Oberflächen der aktiven Gebiete elektrisch verbunden ist.
  17. Halbleitervorrichtung nach Anspruch 1, wobei die Breite der vergrabenen Wortleitungen in der zweiten Richtung kleiner ist als die Breite der vergrabenen Bitleitungen in der ersten Richtung.
  18. Halbleitervorrichtung nach Anspruch 1, wobei die Breite der aktiven Gebiete in der ersten Richtung kleiner ist als der sich wiederholende Abstand der Vielzahl vergrabener Wortleitungen in der zweiten Richtung.
  19. Halbleitervorrichtung nach Anspruch 5, wobei der erste Bitlineabschnitt ein Ionenimplantationsgebiet in dem Substrat ist, in welches Dotierstoffionen implantiert wurden.
  20. Halbleitervorrichtung nach Anspruch 1, wobei die vergrabenen Bitleitungen eine Metallschicht enthalten und sich in die erste Richtung der aktiven Gebiete erstrecken und von der Isolationsschicht umgeben sind.
  21. Halbleitervorrichtung umfassend: eine Vielzahl vergrabener Wortleitungen in einem Substrat mit einer Vielzahl aktiver Gebiete mit oberen Oberflächen tiefer als die obere Oberfläche des Substrates, wobei sich die Vielzahl der vergrabenen Wortleitungen parallel zur Hauptoberfläche des Substrats erstreckt; eine Vielzahl vergrabener Bitleitungen in dem Substrat mit oberen Oberflächen tiefer als die oberen Obeflächen der Vielzahl vergrabener Wortleitungen, wobei sich die Vielzahl vergrabener Bitleitungen parallel zur Hauptoberfläche des Substrats in eine Richtung verschieden von der Richtung der vergrabenen Wortleitungen erstreckt; ein erstes Source/Drain-Gebiet in den aktiven Gebieten, das in Kontakt mit der Vielzahl vergrabener Bitleitungen steht; ein zweites Source/Drain-Gebiet auf der oberen Oberfläche der aktiven Gebiete; und ein Kanalgebiet in den aktiven Gebieten zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet, welches sich senkrecht zur Hauptoberfläche des Substrats erstreckt.
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