JP2023139945A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向（Ｚ）に並ぶ複数の第１導電層（ＷＬ）と、複数の第１導電層に対して第１方向の一方側に設けられたビット線（ＢＬ）と、複数の第１導電層とビット線との間に設けられた第２導電層（ＳＧＤＴ）及び第１絶縁層（ＳＨＥ）と、複数の第１導電層及び第２導電層と対向する第１半導体柱（１２０）と、第１半導体柱のビット線側の端部に接続された第１ビアコンタクト電極（Ｃｈ）と、を備える。第１絶縁層のビット線側の端部の第１方向における位置を第１位置（ＰＺＳＨＥ）、第１ビアコンタクト電極のビット線側の端部の第１方向における位置を第２位置（ＰＺＣｈ）、第２導電層のビット線側の面の第１方向における位置を第３位置（ＰＺＳＧＤＴ）とすると、第１位置と第３位置との間の距離（Ｄ１）は、第２位置と第３位置との間の距離（Ｄ２）以上である。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体柱と、導電層及び半導体柱の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
米国特許出願公開第２０２０／０３０３３９７号明細書
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、複数の第１導電層に対して第１方向の一方側に設けられ第１方向と交差する第２方向に延伸するビット線と、複数の第１導電層とビット線との間に設けられた第２導電層と、複数の第１導電層とビット線との間に設けられ第２導電層と第２方向に並ぶ第１絶縁層と、第１方向に延伸し複数の第１導電層及び第２導電層と対向する第１半導体柱と、複数の第１導電層と第１半導体柱との間に設けられた第１電荷蓄積膜と、第１半導体柱の第１方向におけるビット線側の端部に接続された第１ビアコンタクト電極と、を備える。第１絶縁層の第１方向におけるビット線側の端部の第１方向における位置を第１位置とし、第１ビアコンタクト電極の第１方向におけるビット線側の端部の第１方向における位置を第２位置とし、第２導電層の第１方向におけるビット線側の面の第１方向における位置を第３位置とすると、第１位置と第３位置との間の距離は、第２位置と第３位置との間の距離以上である。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図２のＡで示した部分の模式的な拡大図である。 図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図４のＣで示した部分の模式的な拡大図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図４の一部の構成を示す模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳ，ＳＴＳＢと、を備える。ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢを、単に選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体柱の一部、ゲート絶縁膜、及び、ゲート電極を備える。半導体柱の一部は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、半導体柱の一部、ゲート絶縁膜、及び、ゲート電極を備える。半導体柱の一部はチャネル領域として機能する。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）が接続される。１つのドレイン側選択ゲート線ＳＧＤＴは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳＢは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳ、ＳＧＳＢ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
次に、図２～図７を参照して、第１実施形態に係る半導体記憶装置の構成例について説明する。図２は、同半導体記憶装置の一部の構成を示す模式的な平面図である。図３は、図２のＡで示した部分の模式的な拡大図である。尚、図３の一部は、後述する導電層１１０（ＷＬ）に対応する高さ位置のＸＹ断面を示している。また、図３の一部は、ビット線ＢＬ及び後述する絶縁層１０２を省略した平面を示している。また、図３の一部には、ビット線ＢＬを図示している。図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＣで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、同半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図６の一部は、後述する導電層１１０（ＳＧＤＴ）に対応する高さ位置のＸＹ断面を示している。また、図６の一部は、ビット線ＢＬ及び後述する絶縁層１０２を省略した平面を示している。図７は、図４の一部の構成を示す模式的な拡大図である。
第１実施形態に係る半導体記憶装置は、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、４つのメモリセルアレイ領域ＲＭＣＡには、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
メモリブロックＢＬＫは、例えば図３に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられる。
メモリブロックＢＬＫは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。また、複数の半導体柱１２０の上端はビアコンタクト電極Ｃｈに接続されており、ビアコンタクト電極Ｃｈの上端はビアコンタクト電極Ｖｙに接続されており、ビアコンタクト電極Ｖｙの上端はビット線ＢＬに接続されている。
導電層１１０は、Ｘ方向に延伸する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、Ｚ方向に並ぶ複数の導電層１１０の上方には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳＢ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳＢのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳＢ）と呼ぶ場合がある。導電層１１０（ＳＧＳＢ）は、メモリブロックＢＬＫ毎に電気的に独立している。導電層１１０（ＳＧＳＢ）は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。導電層１１０（ＳＧＳ）は、メモリブロックＢＬＫ毎に電気的に独立している。導電層１１０（ＳＧＳ）は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。導電層１１０（ＷＬ）は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。また、図３には、後述する導電層１１０（ＳＧＤＴ）を示している。導電層１１０（ＳＧＤ）は、導電層１１０（ＳＧＤＴ）と同様の形状を有する。即ち、図３に示す様に、Ｙ方向において隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
また、図３に示す様に、導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬよりも小さい。例えば、図３の例では、１つの導電層１１０（ＷＬ）に対応して、Ｙ方向に並ぶ５つの導電層１１０（ＳＧＤ）と、Ｙ方向に並ぶ４つのストリングユニット間絶縁層ＳＨＥと、が設けられている。従って、図示の例において、導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬの１／５よりも小さい。ただし、１つのメモリブロックＢＬＫに対応してＹ方向に並ぶ５つの導電層１１０（ＳＧＤ）のうち、Ｙ方向の一方側から数えて１番目及び５番目の導電層１１０（ＳＧＤ）のＹ方向の長さは、その他３つの導電層１１０（ＳＧＤ）のＹ方向の長さＹＳＧＤより大きくても良いし、導電層１１０（ＷＬ）のＹ方向の長さＹＷＬの１／５以上であっても良い。
また、導電層１１０（ＳＧＤ）は、それぞれ、複数の半導体柱１２０に対応する複数の貫通孔１１３と、複数の半導体柱１２０に対応する複数の凹部１１４と、を備える。複数の貫通孔１１３の内周面は、それぞれ、対応する半導体柱１２０の外周面を全周にわたって囲んでおり、対応する半導体柱１２０の外周面と対向している。複数の凹部１１４は、それぞれ、導電層１１０（ＳＧＤ）のＹ方向の側面１１５と接続されており、対応する半導体柱１２０の外周面の一部と対向している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤＴ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤＴ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤＴ）と呼ぶ場合がある。導電層１１０（ＳＧＤＴ）は、基本的には、導電層１１０（ＳＧＤ）と同様に構成されている。ただし、１つのメモリブロックＢＬＫ内に含まれる複数の導電層１１０（ＳＧＤＴ）は、配線等を介してお互いに電気的に接続されている。
半導体柱１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、メモリブロックＢＬＫは、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２０個の半導体柱列ＳＣを備える。これら２０個の半導体柱列ＳＣは、それぞれ、Ｘ方向に並ぶ複数の半導体柱１２０を備える。これら２０個の半導体柱列ＳＣは、ピッチＰＳＣでＹ方向に並ぶ。即ち、Ｙ方向に隣り合う２つの半導体柱列ＳＣに着目した場合、一方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣと、他方の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとは、Ｙ方向においてピッチＰＳＣと等しい距離だけ離れている。
尚、ピッチＰＳＣは、種々の方法によって規定することが可能である。
例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様な導電層１１０（ＷＬ）に対応するＸＹ断面を観察し、このＸＹ断面において、着目するメモリブロックＢＬＫに対応する２０個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら２０個の中央位置ＹＳＣに対応する１９個の距離を測定し、これら１９個の距離の平均値又は中間値をピッチＰＳＣとしても良い。また、例えば、このＸＹ断面において、着目するストリングユニットＳＵに対応する４個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣを測定し、これら４個の中央位置ＹＳＣに対応する３個の距離を測定し、これら３個の距離の平均値又は中間値をピッチＰＳＣとしても良い。
また、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によって図３に例示する様なＸＹ断面を観察し、このＸＹ断面において、着目する半導体柱列ＳＣに含まれる少なくとも一つの半導体柱１２０のＹ方向における中央位置を測定し、いずれかの中央位置、複数の中央位置の平均値、又は、複数の中央位置の中間値を、半導体柱列ＳＣのＹ方向における中央位置ＹＳＣとしても良い。また、半導体柱１２０のＹ方向における中央位置は、このＸＹ断面における、半導体柱１２０の外接円の中心点のＹ方向における位置であっても良いし、半導体柱１２０の画像上の重心のＹ方向における位置であっても良い。
以下、Ｙ方向の一方側から数えて１番目、４ｎ（ｎは１以上４以下の整数）番目、４ｎ＋１番目及び２０番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｏと呼ぶ場合がある。また、Ｙ方向の一方側から数えて２番目、３番目、４ｎ＋２番目及び４ｎ＋３番目の半導体柱列ＳＣに対応する半導体柱１２０を、半導体柱１２０Ｉと呼ぶ場合がある。
半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２７が設けられている。
半導体柱１２０は、下端に設けられた領域１２１と、一又は複数の導電層１１０（ＳＧＳＢ）及び一又は複数の導電層１１０（ＳＧＳ）に対向する領域１２２と、複数の導電層１１０（ＷＬ）に対向する領域１２３と、一又は複数の導電層１１０（ＳＧＤ）に対向する領域１２４と、一又は複数の導電層１１０（ＳＧＤＴ）に対向する領域１２５と、上端に設けられた領域１２６と、を備える。
領域１２１は、リン（Ｐ）等のＮ型の不純物を含む。領域１２１は、略円筒状の形状を備える。領域１２１は、導電層１１２に接続されている。
領域１２２は、ソース側選択トランジスタＳＴＳＢ，ＳＴＳのチャネル領域として機能する。領域１２２の下端部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。また、領域１２２のその他の部分は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。領域１２２は、略円筒状の形状を備える。
領域１２３は、メモリセルＭＣのチャネル領域として機能する。領域１２３は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。領域１２３は、略円筒状の形状を備える。
尚、半導体柱１２０Ｉの領域１２１，１２２，１２３は、Ｚ方向から見て、ストリングユニット間絶縁層ＳＨＥと重ならない。一方、半導体柱１２０Ｏの領域１２１，１２２，１２３は、それぞれ、Ｚ方向から見てストリングユニット間絶縁層ＳＨＥと重なる部分を備える。
領域１２４は、ドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。領域１２４は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。
ここで、図３の例では、半導体柱１２０Ｉがストリングユニット間絶縁層ＳＨＥから離間している。また、半導体柱１２０Ｉの領域１２４は、略円筒状の形状を備える。半導体柱１２０Ｉの領域１２４の外周面は、導電層１１０（ＳＧＤ）に設けられた上記貫通孔１１３の内周面と対向している。
また、図３の例では、半導体柱１２０Ｏがストリングユニット間絶縁層ＳＨＥに接している。半導体柱１２０Ｏの領域１２４は、略円筒状の形状を備えていても良いし、例えば図６に示す様に、Ｚ方向から見て円弧状の形状を備えていても良い。半導体柱１２０Ｏの領域１２４の外周面の一部の領域は、導電層１１０（ＳＧＤ）に設けられた上記凹部１１４と対向している。以下、この様な領域を、領域ＲＣＨと呼ぶ場合がある。また、半導体柱１２０Ｏの領域１２４の外周面のその他の領域は、ストリングユニット間絶縁層ＳＨＥと接している。以下、この様な領域を、領域ＲＥＧと呼ぶ場合がある。
尚、図６に例示するＸＹ断面において、半導体柱１２０ＯのＹ方向における長さＹ１２０Ｏは、半導体柱１２０ＩのＹ方向における長さＹ１２０Ｉよりも小さい。また、半導体柱１２０Ｏの断面積Ｓ１２０Ｏは、半導体柱１２０Ｉの断面積Ｓ１２０Ｉよりも小さい。
領域１２５（図４）は、ドレイン側選択トランジスタＳＴＤＴのチャネル領域として機能する。領域１２５の上端部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。また、領域１２５のその他の部分は、リン（Ｐ）等のＮ型の不純物を含んでいなくても良い。半導体柱１２０Ｉの領域１２５は、略円筒状の形状を備える。半導体柱１２０Ｏの領域１２５は、略円筒状の形状を備えていても良いし、Ｚ方向から見て円弧状の形状を備えていても良い。
領域１２６（図４）は、リン（Ｐ）等のＮ型の不純物を含む。領域１２６は、略円柱状の形状を備えていても良い。領域１２６は、ビアコンタクト電極Ｃｈの下端に接続されている。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図５に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、一部の領域を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。例えば図４に示す様に、半導体柱１２０と導電層１１２との接触部には、トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３が設けられていない。また、例えば図６及び図７に示す様に、半導体柱１２０Ｏの外周面の領域ＲＥＧには、トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３が設けられていなくても良い。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ビアコンタクト電極Ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
ビアコンタクト電極Ｃｈは、例えば図３に示す様に、半導体柱１２０に対応して、Ｘ方向及びＹ方向に所定のパターンで並ぶ。例えば、図３には、Ｙ方向の一方側からＹ方向の他方側にかけて設けられた２０個のビアコンタクト電極列ＣｈＣを例示している。これら２０個のビアコンタクト電極列ＣｈＣは、それぞれ、Ｘ方向に並ぶ複数のビアコンタクト電極Ｃｈを備える。
以下、Ｙ方向の一方側から数えて１番目、４ｎ番目、４ｎ＋１番目及び２０番目のビアコンタクト電極列ＣｈＣに対応するビアコンタクト電極Ｃｈを、ビアコンタクト電極ＣｈＯと呼ぶ場合がある。また、Ｙ方向の一方側から数えて２番目、３番目、４ｎ＋２番目及び４ｎ＋３番目のビアコンタクト電極列ＣｈＣに対応するビアコンタクト電極Ｃｈを、ビアコンタクト電極ＣｈＩと呼ぶ場合がある。
例えば、ビアコンタクト電極ＣｈＩを含むビアコンタクト電極列ＣｈＣのＹ方向における中央位置を、中央位置ＹＣｈＣＩとする。また、Ｘ方向に並ぶ複数のビアコンタクト電極ＣｈＯに着目した場合に、これら複数のビアコンタクト電極ＣｈＯに対応する複数の外接円ＣＣｈのＹ方向における中央位置を、中央位置ＹＣｈＣＯとする。この場合、複数の中央位置ＹＣｈＣＩ，ＹＣｈＣＯは、上述したピッチＰＳＣでＹ方向に並ぶ。即ち、Ｙ方向に並ぶ複数の中央位置ＹＣｈＣＩ，ＹＣｈＣＯのうちの隣り合う２つに着目した場合、これらの一方と他方とは、Ｙ方向においてピッチＰＳＣと等しい距離だけ離れている。
尚、ビアコンタクト電極ＣｈＩを含むビアコンタクト電極列ＣｈＣのＹ方向における中央位置ＹＣｈＣＩは、種々の方法によって規定することが可能である。例えば、ＳＥＭ、ＴＥＭ等の手段によってビアコンタクト電極ＣｈＩを含むＸＹ断面を観察し、このＸＹ断面において、着目するビアコンタクト電極列ＣｈＣに含まれる少なくとも一つのビアコンタクト電極ＣｈＩのＹ方向における中央位置を測定し、いずれかの中央位置、複数の中央位置の平均値、又は、複数の中央位置の中間値を、ビアコンタクト電極列ＣｈＣのＹ方向における中央位置ＹＣｈＣＩとしても良い。また、ビアコンタクト電極ＣｈＩのＹ方向における中央位置は、このＸＹ断面における、ビアコンタクト電極ＣｈＩの外接円の中心点のＹ方向における位置であっても良いし、ビアコンタクト電極ＣｈＩの画像上の重心のＹ方向における位置であっても良い。
また、上述した、ビアコンタクト電極ＣｈＯに対応する中央位置ＹＣｈＣＯも、中央位置ＹＣｈＣＩと、ほぼ同様の方法によって規定することが可能である。ただし、中央位置ＹＣｈＣＯは、ビアコンタクト電極ＣｈＯのＹ方向における中央位置ではなく、ビアコンタクト電極ＣｈＯの外接円ＣＣｈのＹ方向における中央位置を基準にして規定される。
図６の例では、ビアコンタクト電極ＣｈＩがストリングユニット間絶縁層ＳＨＥから離間している。また、ビアコンタクト電極ＣｈＩは、Ｚ方向から見て、略円状の形状を備える。
一方、図６の例では、ビアコンタクト電極ＣｈＯがストリングユニット間絶縁層ＳＨＥに接している。ビアコンタクト電極ＣｈＯは、Ｚ方向から見て、円の一部が欠けた形状を備える。例えば、図６の例では、ビアコンタクト電極ＣｈＯの外周面の一部が、ビアコンタクト電極ＣｈＯの外接円ＣＣｈに沿って形成されている。以下、この様な領域を、領域ＲＣと呼ぶ場合がある。また、ビアコンタクト電極ＣｈＯの外周面のその他の領域は、この外接円ＣＣｈの内側に設けられており、ストリングユニット間絶縁層ＳＨＥに接している。以下、この様な領域を、領域ＲＩと呼ぶ場合がある。ここで、ビアコンタクト電極ＣｈＯにおける領域ＲＣの外周面の曲率と領域ＲＩの外周面の曲率とは、互いに異なる。
尚、図６に例示するＸＹ断面において、ビアコンタクト電極ＣｈＯのＹ方向における長さＹＣｈＯは、ビアコンタクト電極ＣｈＩのＹ方向における長さＹＣｈＩよりも小さい。また、ビアコンタクト電極ＣｈＯの断面積ＳＣｈＯは、ビアコンタクト電極ＣｈＩの断面積ＳＣｈＩよりも小さい。
図６に例示するＸＹ断面において、各ビアコンタクト電極ＣｈＯの外周面の領域ＲＩはそれぞれＸ方向に延伸し、１つのビアコンタクト電極列ＣｈＣ内に含まれる複数のビアコンタクト電極ＣｈＯの外周面の領域ＲＩは、Ｘ方向に沿って並ぶ。また、図７に例示するＹＺ断面において、半導体柱１２０Ｏの外周面の領域ＲＥＧと、ビアコンタクト電極ＣｈＯの外周面の領域ＲＩとは、連続している。
ストリングユニット間絶縁層ＳＨＥは、例えば図６及び図７に示す様に、Ｘ方向及びＺ方向に延伸する。ストリングユニット間絶縁層ＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）等を含む。ストリングユニット間絶縁層ＳＨＥのＹ方向における長さＹＳＨＥ（図６）は、導電層１１０（ＳＧＤ）及び導電層１１０（ＳＧＤＴ）のＹ方向における長さＹＳＧＤ（図３）よりも小さい。また、ストリングユニット間絶縁層ＳＨＥのＹ方向における長さＹＳＨＥ（図６）は、複数の半導体柱列ＳＣのＹ方向におけるピッチＰＳＣ（図３）よりも小さい。ストリングユニット間絶縁層ＳＨＥは、Ｙ方向において隣り合う２つの半導体柱列ＳＣに含まれる半導体柱１２０Ｏの間に配置されるが、それ自身には半導体柱１２０に対応する貫通孔は設けられていない。
また、ストリングユニット間絶縁層ＳＨＥのＺ方向における長さＺＳＨＥ（図７）は、導電層１１０（ＳＧＤ）のＺ方向における長さＺＳＧＤよりも大きい。また、図７に示す様に、ストリングユニット間絶縁層ＳＨＥの下端は、最上層に位置する導電層１１０（ＷＬ）の下面よりも上方に位置する。また、ストリングユニット間絶縁層ＳＨＥの下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。また、ストリングユニット間絶縁層ＳＨＥの上端は、ビアコンタクト電極Ｃｈの上端よりも上方に設けられている。従って、例えば、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向における位置をＰＺＳＨＥとし、ビアコンタクト電極Ｃｈの上端のＺ方向における位置をＰＺＣｈとし、導電層１１０（ＳＧＤＴ）の上面のＺ方向における位置をＰＺＳＧＤＴとすると、位置ＰＺＳＨＥと位置ＰＺＳＧＤＴとの間の距離Ｄ１は、位置ＰＺＣｈと位置ＰＺＳＧＤＴとの間の距離Ｄ２よりも大きい。
ブロック間構造ＳＴは、例えば図３及び図４に示す様に、Ｘ方向及びＺ方向に延伸する導電層１４１と、導電層１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４２と、を備える。導電層１４１の下端は、導電層１１２に接続されている。また、導電層１４１の上端は、半導体柱１２０の上端よりも上方、ビアコンタクト電極Ｃｈの上端よりも下方に位置する。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１４１は、例えば、ソース線ＳＬ（図１）の一部として機能する。
ビット線ＢＬは、図３に示す様に、Ｙ方向に延伸し、Ｘ方向に並ぶ。ビット線ＢＬのＸ方向におけるピッチは、半導体柱列ＳＣにおける半導体柱１２０のＸ方向におけるピッチの半分である。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。上述したビアコンタクト電極Ｖｙは、Ｚ方向から見て、ビット線ＢＬとビアコンタクト電極Ｃｈとが重なる位置に設けられている。
［製造方法］
次に、図８～図２３を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８～図２３は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図８に示す様に、図示しない半導体基板の上方に、絶縁層１０１を形成する。次に、絶縁層１０１上に、シリコン等の半導体層１１２Ａ、酸化シリコン等の犠牲層１１２Ｂ、シリコン等の犠牲層１１２Ｃ、酸化シリコン等の犠牲層１１２Ｄ及びシリコン等の半導体層１１２Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。また、絶縁層１０２の一部を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図９に示す様に、半導体柱１２０に対応する位置に、メモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、犠牲層１１２Ｄ、犠牲層１１２Ｃ及び犠牲層１１２Ｂを貫通し、半導体層１１２Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１０に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０、半導体柱１２０及び絶縁層１２７を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１１に示す様に、ＣＶＤ等の方法によって、絶縁層１０２の一部を形成する。また、ブロック間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ及び犠牲層１１２ＤをＹ方向に分断し、犠牲層１１２Ｃの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１２に示す様に、犠牲層１１２Ｂ、犠牲層１１２Ｃ、犠牲層１１２Ｄ、及び、ゲート絶縁膜１３０の一部を除去し、導電層１１２を形成する。犠牲層１１２Ｂ、犠牲層１１２Ｃ、犠牲層１１２Ｄ、及び、ゲート絶縁膜１３０の一部の除去は、例えば、ウェットエッチング等の方法によって行う。導電層１１２の形成は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図１３に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１及び絶縁層１０２と、これらを支持するメモリホールＭＨ内の構造（半導体柱１２０、ゲート絶縁膜１３０及び絶縁層１２７）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１４に示す様に、犠牲層１１０Ａが除去されて生じた空間に導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１５に示す様に、溝ＳＴＡ内にブロック間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、ＣＶＤ等の方法によって、絶縁層１０２の一部を形成する。
次に、例えば図１７に示す様に、ビアコンタクト電極Ｃｈに対応する位置に、コンタクトホールＣｈＡを形成する。コンタクトホールＣｈＡは、Ｚ方向に延伸し、絶縁層１０２を貫通し、半導体柱１２０の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１８に示す様に、絶縁層１０２の上面及びコンタクトホールＣｈＡの内部に、導電層ＣｈＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１９に示す様に、導電層ＣｈＢの一部を除去する。この工程では、導電層ＣｈＢのうち、絶縁層１０２の上面に形成された部分が除去される。また、コンタクトホールＣｈＡの内部に形成された部分が残存して、ビアコンタクト電極Ｃｈとなる。この工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の方法によって行う。
次に、例えば図２０に示す様に、ＣＶＤ等の方法によって、絶縁層１０２の一部を形成する。
次に、例えば図２１に示す様に、ストリングユニット間絶縁層ＳＨＥに対応する位置に、溝ＳＨＥＡを形成する。溝ＳＨＥＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０２、導電層１１０（ＳＧＤＴ）及び導電層１１０（ＳＧＤ）、並びに、これらの間に設けられた絶縁層１０１をＹ方向に分断する。この工程は、例えば、ＲＩＥ等の方法によって行う。
尚、この工程では、半導体柱１２０Ｏの一部及びビアコンタクト電極ＣｈＯの一部が除去される。これにより、半導体柱１２０Ｏの領域１２４，１２５（図４）は、図６を参照して説明した様に、Ｚ方向から見て円弧状の形状となる場合がある。ビアコンタクト電極ＣｈＯは、図６を参照して説明した様に、Ｚ方向から見て、円の一部が欠けた形状となる場合がある。また、半導体柱１２０Ｏの、溝ＳＨＥＡへの露出面は、図６及び図７を参照して説明した領域ＲＥＧとなる。ビアコンタクト電極ＣｈＯの、溝ＳＨＥＡへの露出面は、図６及び図７を参照して説明した領域ＲＩとなる。図２１の例では、ビアコンタクト電極ＣｈＯと半導体柱１２０Ｏとの接触面の一部が、溝ＳＨＥＡの形成に伴って除去されている。この様な場合、半導体柱１２０Ｏの外周面の領域ＲＥＧと、ビアコンタクト電極ＣｈＯの外周面の領域ＲＩとは、連続することとなる。
次に、例えば図２２に示す様に、絶縁層１０２の上面及び溝ＳＨＥＡの内部に、絶縁層ＳＨＥＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２３に示す様に、絶縁層ＳＨＥＢの一部を除去する。この工程では、絶縁層ＳＨＥＢのうち、絶縁層１０２の上面に形成された部分が除去される。また、溝ＳＨＥＡの内部に形成された部分が残存して、ストリングユニット間絶縁層ＳＨＥとなる。この工程は、例えば、ＲＩＥ等の方法によって行う。尚、この工程は、省略しても良い。
その後、ビアコンタクト電極Ｖｙ及びビット線ＢＬを形成することにより、図４を参照して説明した構造が形成される。
［比較例］
［構成］
次に、図２４及び図２５を参照して、比較例に係る半導体記憶装置の構成について説明する。図２４は、比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図２４は、ビット線ＢＬ及び絶縁層１０２を省略した平面を示している。図２５は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
比較例に係る半導体記憶装置は、ビアコンタクト電極Ｃｈのかわりに、ビアコンタクト電極Ｃｈ´を備える。また、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ´を備える。
比較例に係る半導体記憶装置においては、ストリングユニット間絶縁層ＳＨＥ´が、ビアコンタクト電極Ｃｈ´よりも前に形成される。
従って、ビアコンタクト電極Ｃｈ´は、ストリングユニット間絶縁層ＳＨＥ´を形成する際に、円の一部が欠けた形状とはならない。従って、比較例に係る半導体記憶装置においては、図２４に示す様に、全てのビアコンタクト電極Ｃｈ´が、Ｚ方向から見て略円状の形状を備える。また、一部のビアコンタクト電極Ｃｈ´は、ストリングユニット間絶縁層ＳＨＥに接している。
また、図２５に示す様に、比較例に係る半導体記憶装置においては、ビアコンタクト電極Ｃｈ´の上端が、ストリングユニット間絶縁層ＳＨＥ´の上端よりも上方に設けられている。
［第１実施形態に係る半導体記憶装置の効果］
次に、図２６を参照して、第１実施形態に係る半導体記憶装置の効果について説明する。図２６は、比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置の製造に際しては、溝ＳＨＥＡの全体にストリングユニット間絶縁層ＳＨＥ´を埋め込むことが出来ず、空隙が形成されてしまう場合がある。この空隙は、ビアコンタクト電極Ｃｈ´に対応するコンタクトホールと連通して、ビアコンタクト電極Ｃｈ´の形成に際して、例えば図２６に例示する様に、その内部にタングステン（Ｗ）等の導電層が形成されてしまう場合がある。この様な場合、空隙内部に形成された導電層を介して、ビアコンタクト電極Ｃｈ´と導電層１１０（ＳＧＤ），１１０（ＳＧＤＴ）との間で、リーク電流が発生してしまう可能性がある。
ここで、第１実施形態に係る半導体記憶装置の製造に際しては、図１７～図１９を参照して説明した工程においてビアコンタクト電極Ｃｈを形成し、その後、図２１～図２３を参照して説明した工程においてストリングユニット間絶縁層ＳＨＥを形成する。従って、もし仮に図２１を参照して説明した溝ＳＨＥＡの内部に空隙が形成されてしまっても、ビアコンタクト電極Ｃｈの形成に際して、この空隙の内部に導電層が形成されることはない。従って、上述の様なリーク電流の発生を抑制可能である。
［第２実施形態］
次に、図２７を参照して、第２実施形態に係る半導体記憶装置について説明する。図２７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図７を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、ストリングユニット間絶縁層ＳＨＥの上端がビアコンタクト電極Ｃｈの上端よりも上方に設けられている。しかしながら、この様な構成はあくまでも例示である。以下、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向における位置が、ビアコンタクト電極Ｃｈの上端のＺ方向における位置と等しい例について説明する。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ２を備える。
ストリングユニット間絶縁層ＳＨＥ２は、基本的には、ストリングユニット間絶縁層ＳＨＥと同様に構成されている。ただし、第２実施形態に係る半導体記憶装置においては、ストリングユニット間絶縁層ＳＨＥ２の上端のＺ方向における位置が、ビアコンタクト電極Ｃｈの上端のＺ方向における位置と等しい。従って、例えば、ストリングユニット間絶縁層ＳＨＥ２の上端のＺ方向における位置をＰＺＳＨＥ２とすると、位置ＰＺＳＨＥ２と位置ＰＺＳＧＤＴとの間の距離Ｄ３は、位置ＰＺＣｈと位置ＰＺＳＧＤＴとの間の距離Ｄ２と等しい。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。ただし、第２実施形態に係る半導体記憶装置の製造に際しては、図２３を参照して説明した工程において、絶縁層ＳＨＥＢの一部と共に絶縁層１０２の一部も除去して、ビアコンタクト電極Ｃｈの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法ではなく、ＣＭＰ等の方法によって行っても良い。
第２実施形態に係る半導体記憶装置の製造に際しても、ストリングユニット間絶縁層ＳＨＥ２を、ビアコンタクト電極Ｃｈよりも後で形成する。従って、上述の様なリーク電流の発生を抑制可能である。
［第３実施形態］
次に、図２８及び図２９を参照して、第３実施形態に係る半導体記憶装置について説明する。図２８及び図２９は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図２８の一部は、導電層１１０（ＷＬ）に対応する高さ位置のＸＹ断面を示している。また、図２８の一部及び図２９は、ビット線ＢＬ及び絶縁層１０２を省略した平面を示している。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置においては、ビアコンタクト電極Ｃｈが、第１実施形態と異なるパターンで配置されている。
例えば、図２８の例では、Ｙ方向の一方側から数えて４ｎ（ｎは１以上４以下の整数）－１番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＩと、Ｙ方向の一方側から数えて４ｎ番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＯと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。以下、この距離を、ピッチＰＳＣ１１と呼ぶ。
また、例えば、図２８の例では、Ｙ方向の一方側から数えて４ｎ番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＯと、Ｙ方向の一方側から数えて４ｎ＋１番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＯと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも大きい。以下、この距離を、ピッチＰＳＣ１２と呼ぶ。
また、図２８の例では、Ｙ方向の一方側から数えて４ｎ＋１番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＯと、Ｙ方向の一方側から数えて４ｎ＋２番目のビアコンタクト電極列ＣｈＣに対応する上記中央位置ＹＣｈＣＩと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。この距離は、上記ピッチＰＳＣ１１と等しい。
図２９には、ビアコンタクト電極ＣｈＯの外接円のＹ方向における中央位置ＹＣｈＣＯと、半導体柱１２０Ｏの外接円のＹ方向における中央位置ＹＳＣと、ストリングユニット間絶縁層ＳＨＥのＹ方向における中央位置ＰＹＳＨＥと、を例示している。図２９の例では、中央位置ＹＣｈＣＯと中央位置ＰＹＳＨＥとの間の距離Ｄ５が、中央位置ＹＳＣと中央位置ＰＹＳＨＥとの間の距離Ｄ４よりも大きい。距離Ｄ４は、ピッチＰＳＣの半分の大きさであっても良い。尚、距離Ｄ４は、例えば、導電層１１０（ＳＧＤ）又は導電層１１０（ＳＧＤＴ）を含むＸＹ断面において規定しても良い。また、距離Ｄ５は、ピッチＰＳＣ１２の半分の大きさであっても良い。
ここで、図３を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、複数の中央位置ＹＣｈＣＩ，ＹＣｈＣＯが、上述したピッチＰＳＣでＹ方向に並ぶ。しかしながら、この様な構成では、ビアコンタクト電極ＣｈＯのＺ方向から見た面積が小さくなってしまい、ビアコンタクト電極ＣｈＯの抵抗値が大きくなってしまう可能性がある。また、ビアコンタクト電極ＶｙのＹ方向における位置決めのマージンが小さくなってしまう場合がある。
そこで、第３実施形態に係る半導体記憶装置においては、ビアコンタクト電極ＣｈＯに対応する上記中央位置ＹＣｈＣＯをストリングユニット間絶縁層ＳＨＥから遠ざけている。これにより、ビアコンタクト電極Ｃｈの抵抗値の上昇、及び、ビアコンタクト電極ＶｙのＹ方向における位置決めのマージンが小さくなってしまうことを抑制可能である。
［第４実施形態］
次に、図３０及び図３１を参照して、第４実施形態に係る半導体記憶装置について説明する。図３０は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。尚、図３０の一部は、導電層１１０（ＷＬ）に対応する高さ位置のＸＹ断面を示している。また、図３０の一部は、ビット線ＢＬ及び絶縁層１０２を省略した平面を示している。図３１は、同半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、半導体柱１２０及びゲート絶縁膜１３０のかわりに、半導体柱４２０及びゲート絶縁膜４３０を備えている。
半導体柱４２０は、例えば図３１に示す様に、部分４２１と、部分４２２と、を備える。部分４２１，４２２は、例えば、多結晶シリコン（Ｓｉ）等を含む。部分４２１は、図４を参照して説明した半導体柱１２０の領域１２１～領域１２３に対応する領域を備える。部分４２２は、図４を参照して説明した半導体柱１２０の領域１２４～１２６に対応する領域を備える。部分４２１，４２２は、略円筒状の形状を有し、中心部分には酸化シリコン等（ＳｉＯ２）等の絶縁層４２３，４２４が設けられている。尚、半導体柱４２０Ｏの部分４２２の一部領域は、Ｚ方向から見て円弧状の形状を有していても良い。
ここで、図３０に示す様に、第４実施形態においては、導電層１１０（ＷＬ）に対応するＸＹ断面において、２０個の半導体柱列ＳＣのＹ方向における中央位置ＹＳＣが、ピッチＰＳＣでＹ方向に均等に並んでいる。一方、導電層１１０（ＳＧＤＴ）に対応するＸＹ断面においては、２０個の半導体柱列ＳＣが、Ｙ方向に均等には並んでいない。
例えば、導電層１１０（ＳＧＤＴ）に対応するＸＹ断面において、半導体柱４２０Ｉを含む半導体柱列ＳＣのＹ方向における中央位置を、中央位置ＹＳＣＩとする。また、導電層１１０（ＳＧＤＴ）に対応するＸＹ断面において、Ｘ方向に並ぶ複数の半導体柱４２０Ｏに着目した場合に、これら複数の半導体柱４２０Ｏに対応する複数の外接円Ｃ４２０のＹ方向における中央位置を、中央位置ＹＳＣＯとする。
図３０の例では、Ｙ方向の一方側から数えて４ｎ（ｎは１以上４以下の整数）－１番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＩと、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。以下、この距離を、ピッチＰＳＣ２１と呼ぶ。
また、例えば、図３０の例では、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯと、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも大きい。以下、この距離を、ピッチＰＳＣ２２と呼ぶ。
また、図３０の例では、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯと、Ｙ方向の一方側から数えて４ｎ＋２番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＩと、の間のＹ方向における距離が、上記ピッチＰＳＣよりも小さい。この距離は、上記ピッチＰＳＣ２１と等しい。
ここで、図３０の例では、ピッチＰＳＣ１１が、ピッチＰＳＣ２１よりも小さい。また、ピッチＰＳＣ１２が、ピッチＰＳＣ２２よりも大きい。
また、図３１には、半導体柱４２０の部分４２１に対応する中央位置ＹＳＣと、半導体柱４２０の部分４２２に対応する中央位置ＹＳＣＯと、ストリングユニット間絶縁層ＳＨＥのＹ方向における中央位置ＰＹＳＨＥと、を例示している。図３１の例では、中央位置ＹＳＣＯと中央位置ＰＹＳＨＥとの間の距離Ｄ６が、中央位置ＹＳＣと中央位置ＰＹＳＨＥとの間の距離Ｄ７よりも大きい。
ゲート絶縁膜４３０は、例えば図３１に示す様に、部分４３１と、部分４３２と、を備える。
部分４３１は、基本的には、図４及び図５を参照して説明したゲート絶縁膜１３０と同様に構成されている。ただし、部分４３１は、一部の領域を除く半導体柱４２０の部分４２１の外周面に沿ってＺ方向に延伸する。例えば図３１に示す様に、部分４２１と導電層１１２との接触部には、部分４３１が設けられていない。
部分４３２は、基本的には、図４及び図５を参照して説明したゲート絶縁膜１３０と同様に構成されている。部分４３２は、一部の領域を除く半導体柱４２０の部分４２２の外周面に沿ってＺ方向に延伸する。例えば図３１に示す様に、部分４２２とストリングユニット間絶縁層ＳＨＥとの接触部には、部分４３２が設けられていなくても良い。
ここで、第４実施形態に係る半導体記憶装置においては、図３０に示す様に、Ｙ方向の一方側から数えて４ｎ番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯと、Ｙ方向の一方側から数えて４ｎ＋１番目の半導体柱列ＳＣに対応する上記中央位置ＹＳＣＯとを、ストリングユニット間絶縁層ＳＨＥから遠ざけている。これにより、第３実施形態に係る半導体記憶装置と比較して、ビアコンタクト電極ＣｈＯに対応する上記中央位置ＹＣｈＣＯを、ストリングユニット間絶縁層ＳＨＥから、より遠ざけることが可能である。
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。以下、図３２を参照して、その他の実施形態に係る半導体記憶装置について説明する。図３２は、その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
図７の例では、半導体柱１２０Ｏの外周面の領域ＲＥＧと、ビアコンタクト電極ＣｈＯの外周面の領域ＲＩとが、連続している。しかしながら、例えば、図２１を参照して説明した工程では、ビアコンタクト電極ＣｈＯと半導体柱１２０Ｏとの接触面が、溝ＳＨＥＡから離間する場合がある。この様な場合には、図３２に示す様に、半導体柱１２０Ｏの外周面の領域ＲＥＧと、ビアコンタクト電極ＣｈＯの外周面の領域ＲＩとが、連続しない。
また、例えば、第３実施形態及び第４実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ２（図２７）を備えていても良い。
また、図３、図２８及び図３０を参照して説明した様に、第１実施形態～第４実施形態では、導電層１１０（ＷＬ）に対応するＸＹ断面において、複数の半導体柱列ＳＣが、Ｙ方向に一定のピッチＰＳＣで並ぶ。しかしながら、導電層１１０（ＷＬ）に対応するＸＹ断面において、半導体柱列ＳＣのＹ方向におけるピッチは、一定でなくても良い。例えば、メモリブロックＢＬＫに対応する２０個の半導体柱列ＳＣのうち、Ｙ方向の一方側から数えて１番目の半導体柱列ＳＣに対応する中央位置ＹＳＣと、２番目の半導体柱列ＳＣに対応する中央位置ＹＳＣとの距離は、上記ピッチＰＳＣより大きくても良い。また、例えば、メモリブロックＢＬＫに対応する２０個の半導体柱列ＳＣのうち、Ｙ方向の一方側から数えて１９番目の半導体柱列ＳＣに対応する中央位置ＹＳＣと、２０番目の半導体柱列ＳＣに対応する中央位置ＹＳＣとの距離は、上記ピッチＰＳＣより大きくても良い。
また、以上において説明した構成は、上下逆に形成されても良い。例えば、図１を参照して説明したメモリセルアレイＭＣＡと周辺回路ＰＣとは、異なるウェハ上に形成しても良い。この様な場合、メモリセルアレイＭＣＡが形成されたウェハと、周辺回路が形成されたウェハと、を貼合し、これによって半導体記憶装置を形成しても良い。この様な場合には、メモリセルアレイＭＣＡ中の構成が、上述した説明に対して、上下逆となっても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１１０…導電層、１２０…半導体柱、１２７…絶縁層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、Ｃｈ，Ｖｙ…ビアコンタクト電極、ＳＧＤ，ＳＧＤＴ…ドレイン側選択ゲート線、ＳＨＥ…ストリングユニット間絶縁層、ＷＬ…ワード線。

Claims (5)

  1. 第１方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層に対して前記第１方向の一方側に設けられ、前記第１方向と交差する第２方向に延伸するビット線と、
    前記複数の第１導電層と前記ビット線との間に設けられた第２導電層と、
    前記複数の第１導電層と前記ビット線との間に設けられ、前記第２導電層と前記第２方向に並ぶ第１絶縁層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第２導電層と対向する第１半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積膜と、
    前記第１半導体柱の前記第１方向における前記ビット線側の端部に接続された第１ビアコンタクト電極と
    を備え、
    前記第１絶縁層の、前記第１方向における前記ビット線側の端部の前記第１方向における位置を第１位置とし、
    前記第１ビアコンタクト電極の、前記第１方向における前記ビット線側の端部の前記第１方向における位置を第２位置とし、
    前記第２導電層の、前記第１方向における前記ビット線側の面の前記第１方向における位置を第３位置とすると、
    前記第１位置と前記第３位置との間の距離は、前記第２位置と前記第３位置との間の距離以上である
    半導体記憶装置。
  2. 第１方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層に対して前記第１方向の一方側に設けられ、前記第１方向と交差する第２方向に延伸するビット線と、
    前記複数の第１導電層と前記ビット線との間に設けられた第２導電層と、
    前記複数の第１導電層と前記ビット線との間に設けられ、前記第２導電層と前記第２方向に並ぶ第１絶縁層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第２導電層とそれぞれ対向する第１半導体柱及び第２半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積膜と、
    前記複数の第１導電層と前記第２半導体柱との間に設けられた第２電荷蓄積膜と、
    前記第１半導体柱の前記第１方向における前記ビット線側の端部に接続された第１ビアコンタクト電極と、
    前記第２半導体柱の前記第１方向における前記ビット線側の端部に接続された第２ビアコンタクト電極と
    を備え、
    前記第１絶縁層の一部は、前記第１方向から見て前記第１半導体柱と重なり、
    前記第１絶縁層は、前記第１方向から見て前記第２半導体柱と重ならず、
    前記第１ビアコンタクト電極の前記第２方向における長さは、前記第２ビアコンタクト電極の前記第２方向における長さよりも小さい
    半導体記憶装置。
  3. 前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第２導電層を含む断面において、
    前記第１半導体柱の前記第２方向における長さは、前記第２半導体柱の前記第２方向における長さよりも小さい
    請求項２記載の半導体記憶装置。
  4. 第１方向に並ぶ複数の第１導電層と、
    前記複数の第１導電層に対して前記第１方向の一方側に設けられ、前記第１方向と交差する第２方向に延伸するビット線と、
    前記複数の第１導電層と前記ビット線との間に設けられた第２導電層と、
    前記複数の第１導電層と前記ビット線との間に設けられ、前記第２導電層と前記第２方向に並ぶ第１絶縁層と、
    前記第１方向に延伸し、前記複数の第１導電層及び前記第２導電層とそれぞれ対向する第１半導体柱及び第２半導体柱と、
    前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積膜と、
    前記複数の第１導電層と前記第２半導体柱との間に設けられた第２電荷蓄積膜と、
    前記第１半導体柱の前記第１方向における前記ビット線側の端部に接続された第１ビアコンタクト電極と、
    前記第２半導体柱の前記第１方向における前記ビット線側の端部に接続された第２ビアコンタクト電極と
    を備え、
    前記第１絶縁層の一部は、前記第１方向から見て前記第１半導体柱と重なり、
    前記第１絶縁層は、前記第１方向から見て前記第２半導体柱と重ならず、
    前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１ビアコンタクト電極及び前記第２ビアコンタクト電極を含む断面を第１断面とすると、
    前記第１断面における前記第１ビアコンタクト電極の面積は、前記第１断面における前記第２ビアコンタクト電極の面積よりも小さい
    半導体記憶装置。
  5. 前記第２方向及び前記第３方向に延伸し、前記第２導電層を含む断面を第２断面とすると、
    前記第２断面における前記第１半導体柱の面積は、前記第２断面における前記第２半導体柱の面積よりも小さい
    請求項４記載の半導体記憶装置。
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