JP2023043805A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向（Ｘ）に並ぶ第１領域（ＲＭＨ）及び第２領域（ＲＨＵ２）を備える基板（１００）と、第２方向（Ｚ）に並び第１方向に延伸する複数の導電層（１１０）と、第１領域に設けられ複数の導電層と対向する半導体層（１２０）と、第２領域に設けられ複数の導電層に電気的に接続された複数のコンタクト電極（ＣＣ）と、複数のコンタクト電極のうちの第１コンタクト電極と複数の導電層のうちの第１導電層のテラス部とに接続された第１構造（１４０）と、を備える。第１構造は、第１導電部（１４１）と、第２導電部（１４３）と、第３導電部（１４３）と、を備える。第１導電部は、第１方向に延伸する。第２導電部及び第３導電部は、第１導電部の第１方向における一端部又は他端部と、第１導電層と、に接続されている。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
特開２０１９－１５３７３５号公報 米国特許出願公開第２０１７／０２７１２５６号明細書 米国特許出願公開第２０１６／０２６８２６９号明細書
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える基板と、基板の表面と交差する第２方向に並び第１領域及び第２領域にわたって第１方向に延伸する複数の導電層と、第１領域に設けられ第２方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積膜と、第２領域に設けられ第２方向に延伸し複数の導電層に電気的に接続された複数のコンタクト電極と、複数のコンタクト電極のうちの一つである第１コンタクト電極の第２方向における一端部と複数の導電層のうちの一つである第１導電層のテラス部とに接続された第１構造と、を備える。第１構造は、第１導電部と、第２導電部と、第３導電部と、を備える。第１導電部は、第１方向に延伸する。第２導電部は、第２方向に延伸し、第１導電部の第１方向における一端部と、第１導電層と、に接続されている。第３導電部は、第２方向に延伸し、第１導電部の第１方向における他端部と、第１導電層と、に接続されている。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の模式的な平面図である。 図２のＡで示した部分の模式的な拡大図である。 図３に示す構造をＢ－Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。 図３に示す構造をＣ－Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。 図３に示す構造をＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。 図５のＥで示した部分の模式的な拡大図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第１比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第１比較例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第２比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第２比較例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 図５６に示す構造をＢ－Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。 図５６に示す構造をＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。 その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイまたはコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材またはトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向またはＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」または「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さまたは厚み等を意味することがある。
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビットまたは複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
［構造］
図２は、半導体記憶装置の模式的な平面図である。図３は、図２のＡで示した部分の模式的な拡大図である。図４は、図３に示す構造をＢ－Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図５は、図３に示す構造をＣ－Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。図６は、図３に示す構造をＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。図７は、図５のＥで示した部分の模式的な拡大図である。尚、図７は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図７と同様の構造が観察される。
図２に示す様に、半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタ、及び、複数のキャパシタ等の一部として機能する。
図示の例において、半導体基板１００には、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨが設けられる。各メモリホール領域ＲＭＨに対してＸ方向正側及びＸ方向負側の領域には、それぞれ、第１フックアップ領域ＲＨＵ１と、これよりもメモリホール領域ＲＭＨから遠い第２フックアップ領域ＲＨＵ２と、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
［メモリホール領域ＲＭＨにおける構造］
メモリホール領域ＲＭＨには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図３に示す様に、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられる。また、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間にも、フィンガー間構造ＳＴが設けられる。
メモリホール領域ＲＭＨは、例えば図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、メモリホール領域ＲＭＨは、例えば図７に示す様に、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０を備える。
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）またはホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。Ｚ方向に並ぶ複数の導電層１１０の上方は、酸化シリコン（ＳｉＯ２）等の絶縁層１０２によって覆われている。
複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。例えば図３に示す様に、メモリブロックＢＬＫ間に設けられたフィンガー間構造ＳＴは、メモリホール領域ＲＭＨ、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１、及び、Ｘ方向に並ぶ２つの第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。これにより、導電層１１０（ＷＬ）のＹ方向正側又はＹ方向負側の側面は、メモリブロックＢＬＫ間に設けられたフィンガー間構造ＳＴを介して、他のメモリブロックＢＬＫ中の構成から電気的に絶縁されている。一方、メモリブロックＢＬＫ中に設けられたフィンガー間構造ＳＴは、最上層の導電層１１０（ＷＬ）の、後述するテラス部Ｔに対応する位置において途切れている。また、フィンガー間構造ＳＴが途切れた位置には、Ｚ方向に並ぶ複数の導電層１１０（ＷＬ）に対応して、Ｚ方向に並ぶ複数の接続部１１０ｃが設けられている。メモリブロックＢＬＫ中の、Ｙ方向に並ぶ２つの導電層１１０（ＷＬ）は、この接続部１１０ｃを介してお互いに接続されている。また、これら複数の導電層１１０（ＷＬ）は、メモリホール領域ＲＭＨ、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１、及び、Ｘ方向に並ぶ２つの第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。
複数の導電層１１０（ＷＬ）よりも下方に位置する一または複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。この一または複数の導電層１１０（ＳＧＳ）は、メモリブロックＢＬＫ毎に電気的に独立している。例えば、この一または複数の導電層１１０（ＳＧＳ）は、メモリブロックＢＬＫ間に設けられたフィンガー間構造ＳＴを介して、他のメモリブロックＢＬＫ中の構成から電気的に絶縁されている。また、メモリブロックＢＬＫ中の、Ｙ方向に並ぶ２つの導電層１１０（ＳＧＳ）は、図３に例示した様な接続部１１０ｃを介してお互いに接続されている。一または複数の導電層１１０（ＳＧＳ）は、メモリホール領域ＲＭＨ、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１、及び、Ｘ方向に並ぶ２つの第２フックアップ領域ＲＨＵ２にわたってＸ方向に延伸する。
複数の導電層１１０（ＷＬ）よりも上方に位置する一または複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。図３に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。また、例えば図３及び図５に示す様に、１つのフィンガー構造ＦＳ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。例えば、各メモリブロックＢＬＫ中において、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び４番目のストリングユニットＳＵに対応する導電層１１０（ＳＧＤ）は、メモリブロックＢＬＫ間に設けられたフィンガー間構造ＳＴを介して、他のメモリブロックＢＬＫ中の構成から電気的に絶縁されている。また、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて２番目及び３番目のストリングユニットＳＵに対応する導電層１１０（ＳＧＤ）は、メモリブロックＢＬＫ中に設けられたフィンガー間構造ＳＴを介して、お互いに電気的に絶縁されている。また、１つのフィンガー構造ＦＳ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥを介して、お互いに電気的に絶縁されている。また、これら複数の導電層１１０（ＳＧＤ）は、メモリホール領域ＲＭＨ、及び、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１にわたってＸ方向に延伸する。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、Ｚ方向に延伸する略円筒状の形状を有する。また、半導体層１２０の中心部分には、例えば図７に示す様に、酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
図４の例において、半導体層１２０の下端部は、半導体基板１００に接続されている。この場合、半導体基板１００は、ソース線ＳＬの一部として機能する。尚、半導体層１２０の下端部は、他の半導体層等を介して半導体基板１００に接続されていても良いし、半導体基板１００の上方に設けられたソース線ＳＬとして機能する導電層または半導体層等に接続されていても良い。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図７に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型またはＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フィンガー間構造ＳＴは、例えば図３及び図５に示す様に、Ｚ方向及びＸ方向に延伸する。フィンガー間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。また、フィンガー間構造ＳＴは、Ｚ方向に延伸する導電層と、この導電層のＹ方向の両側面に設けられた絶縁層と、を含んでいても良い。フィンガー間構造ＳＴが導電層を含む場合、この導電層は、ソース線ＳＬ（図１）の一部として機能しても良い。
［第１フックアップ領域ＲＨＵ１における構造］
第１フックアップ領域ＲＨＵ１には、図３に示す様に、複数の導電層１１０（ＳＧＤ）のテラス部Ｔが設けられている。テラス部Ｔは、例えば、導電層１１０の上面のうち、上方から見て、他の導電層１１０と重ならない部分である。図３の例では、テラス部Ｔが、導電層１１０（ＳＧＤ）のＸ方向における端部に設けられている。また、図３の例では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて偶数番目のメモリブロックＢＬＫに含まれる複数の導電層１１０（ＳＧＤ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。また、図３の例では、複数の導電層１１０（ＳＧＤ）のテラス部Ｔに対応して、それぞれ、複数の支持構造ＨＲが設けられている。
尚、図３は、メモリホール領域ＲＭＨに対してＸ方向正側に設けられた第１フックアップ領域ＲＨＵ１を例示している。図示は省略するものの、メモリホール領域ＲＭＨに対してＸ方向負側に設けられた第１フックアップ領域ＲＨＵ１（図２参照）においては、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて奇数番目のメモリブロックＢＬＫに含まれる複数の導電層１１０（ＳＧＤ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。
図４に示す様に、導電層１１０（ＳＧＤ）のＸ方向における端部は、部分１１１と、部分１１２と、縁部１１３と、を備える。部分１１１は、導電層１１０（ＳＧＤ）のメモリホール領域ＲＭＨに設けられた部分と連続している。部分１１２のＺ方向における長さＺ１１２は、部分１１１のＺ方向における長さＺ１１１よりも大きい。尚、部分１１２は、それぞれ、テラス部Ｔに対応する位置に設けられている。縁部１１３は、図示の例では、導電層１１０（ＳＧＤ）のＸ方向における側面であり、図３に示す様に、Ｙ方向に延伸する。
コンタクトＣＣは、複数の導電層１１０（ＳＧＤ）に対応する複数の縁部１１３を介して、Ｘ方向に並ぶ。コンタクトＣＣはＺ方向に延伸し、下端部において導電層１１０（ＳＧＤ）のテラス部Ｔのうち、部分１１２が設けられた箇所に接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣＣは、それぞれ、導電層１１０（ＳＧＤ）と、周辺回路ＰＣ（図１）と、の間の電流経路に設けられている。
図示の例において、Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて１番目の導電層１１０（ＳＧＤ）に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて２番目の導電層１１０（ＳＧＤ）に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは１以上の整数）番目に近いものは、上方から数えてａ番目の導電層１１０（ＳＧＤ）に接続されている。
支持構造ＨＲはＺ方向に延伸する略円柱状の形状を備える（図６参照）。支持構造ＨＲの外周面は、それぞれ導電層１１０及び絶縁層１０１によって囲まれており、導電層１１０及び絶縁層１０１に接続されている。支持構造ＨＲは、例えば、半導体層１２０、絶縁層１２５（図７）及びゲート絶縁膜１３０（図７）を含む構造と同様の構成を備えていても良い。また、支持構造ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
［第２フックアップ領域ＲＨＵ２における構造］
第２フックアップ領域ＲＨＵ２には、図３に示す様に、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔが設けられている。図３の例では、テラス部Ｔが、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のＸ方向における端部に設けられている。また、図３の例では、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔに、複数の構造１４０が設けられている。また、図３の例では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて偶数番目のメモリブロックＢＬＫに含まれる複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）に対応して、複数のコンタクトＣＣが設けられている。なお、図示の例では、メモリブロックＢＬＫに含まれる２つのフィンガー構造ＦＳにおいて、Ｙ方向正側に設けられたフィンガー構造ＦＳ内の複数の導電層１１０に対して複数のコンタクトＣＣが設けられているが、Ｙ方向負側に設けられたフィンガー構造ＦＳ内の複数の導電層１１０に対して複数のコンタクトＣＣが設けられても良い。また、図３の例では、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔに対応して、それぞれ、複数の支持構造ＨＲが設けられている。
尚、図３は、メモリホール領域ＲＭＨに対してＸ方向正側に設けられた第２フックアップ領域ＲＨＵ２を例示している。図示は省略するものの、メモリホール領域ＲＭＨに対してＸ方向負側に設けられた第２フックアップ領域ＲＨＵ２（図２参照）においては、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて奇数番目のメモリブロックＢＬＫに含まれる複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。この場合、メモリブロックＢＬＫに含まれるＹ方向正側及び負側の２つのフィンガー構造ＦＳのうち、いずれに属する複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔに対応して複数のコンタクトＣＣが設けられても良い。
図４に示す様に、導電層１１０（ＷＬ）及び導電層１１０（ＳＧＳ）のＸ方向における端部は、部分１１４と、部分１１５と、縁部１１６と、を備える。部分１１４は、導電層１１０（ＷＬ）及び導電層１１０（ＳＧＳ）のメモリホール領域ＲＭＨに設けられた部分と連続している。部分１１５のＺ方向における長さＺ１１５は、部分１１４のＺ方向における長さＺ１１４よりも大きい。尚、部分１１５は、それぞれ、テラス部Ｔに対応する位置に設けられている。縁部１１６は、図示の例では、導電層１１０（ＷＬ）及び導電層１１０（ＳＧＳ）のＸ方向における側面であり、図３に示す様に、Ｙ方向に延伸する。
構造１４０は、例えば図４及び図６に示す様に、略板状の導電部１４１と、導電部１４１及び導電層１１０の間に設けられた導電部１４２（中間導電部）と、導電部１４１，１４２の間に設けられた絶縁層１０１と、導電部１４２及び導電層１１０の間に設けられた絶縁層１０１と、導電部１４１，１４２及び絶縁層１０１のＸ方向の両端部、並びに、導電層１１０のテラス部Ｔにそれぞれ接続された一対の導電部１４３（図４）と、導電部１４１，１４２及び絶縁層１０１のＹ方向の両端部、並びに、導電層１１０のテラス部Ｔにそれぞれ接続された一対の導電部１４４（図６）と、を備える。
導電部１４１は、Ｘ方向及びＹ方向に延伸する。導電部１４１のＺ方向における長さＺ１４１は、上記部分１１１のＺ方向における長さＺ１１１より大きくても良い。また、導電部１４１のＺ方向における長さＺ１４１は、上記部分１１４のＺ方向における長さＺ１１４より大きくても良い。また、導電部１４１の下面は、Ｚ方向において、この導電部１４１と電気的に接続された導電層１１０の２つ上の導電層１１０の下面と対応する高さ位置に設けられていても良い。
導電部１４２は、Ｘ方向及びＹ方向に延伸する。導電部１４２のＺ方向における長さＺ１４２は、上記部分１１１のＺ方向における長さＺ１１１と一致しても良いし、長さＺ１１１より大きくても良い。また、導電部１４２のＺ方向における長さＺ１４２は、上記部分１１４のＺ方向における長さＺ１１４と一致しても良いし、長さＺ１１４より大きくても良い。また、導電部１４２のＺ方向における長さＺ１４２は、導電部１４１のＺ方向における長さＺ１４１より小さくても良い。また、導電部１４２の下面は、Ｚ方向において、この導電部１４２と電気的に接続された導電層１１０の１つ上の導電層１１０の下面と対応する高さ位置に設けられていても良い。また、導電部１４２の上面は、Ｚ方向において、この導電部１４２と電気的に接続された導電層１１０の１つ上の導電層１１０の上面と対応する高さ位置に設けられていても良い。
導電部１４３（図４）は、Ｙ方向及びＺ方向に延伸する。導電部１４３のＸ方向における長さＸ１４３は、導電部１４１のＺ方向における長さＺ１４１より小さくても良い。
導電部１４４（図６）は、Ｘ方向及びＺ方向に延伸する。導電部１４４のＹ方向における長さＹ１４４（図６）は、導電部１４１のＺ方向における長さＺ１４１（図４）より小さくても良い。また、導電部１４４のＹ方向における長さＹ１４４（図６）は、導電部１４３のＸ方向における長さＸ１４３と一致しても良い。
尚、図３に示す様に、構造１４０のＹ方向における長さＹ１４０は、テラス部ＴのＹ方向における長さＹＴよりも小さい。また、構造１４０のＹ方向における両端部１４５は、対応する導電層１１０のテラス部Ｔの、Ｙ方向における両端部１１７の間に設けられている。
また、構造１４０のＸ方向における長さＸ１４０は、テラス部ＴのＸ方向における長さＸＴよりも小さい。また、構造１４０のＸ方向における両端部１４６は、対応する導電層１１０のテラス部Ｔの、Ｘ方向における両端部１１８の間に設けられている。
コンタクトＣＣは、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）に対応する複数の縁部１１６を介して、Ｘ方向に並ぶ。コンタクトＣＣは、図４に示す様に、Ｚ方向に延伸する。コンタクトＣＣの下端部は、導電部１４１に接続されている。また、コンタクトＣＣの下端部は更に、導電部１４２、または導電層１１０（ＷＬ）若しくは導電層１１０（ＳＧＳ）に接続されても良い。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。コンタクトＣＣは、それぞれ、導電層１１０（ＷＬ）または導電層１１０（ＳＧＳ）と、周辺回路ＰＣ（図１）と、の間の電流経路に設けられている。
図３の例では、１つのフィンガー構造ＦＳに対応して、Ｙ方向に並ぶ２つのコンタクト列ＣＣＲが設けられている。これら２つのコンタクト列ＣＣＲは、それぞれ、Ｘ方向に並ぶ複数のコンタクトＣＣを備える。
これら２つのコンタクト列ＣＣＲにおいて、Ｙ方向負側に設けられたものに含まれる複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて１番目の導電層１１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて３番目の導電層１１０（ＷＬ）に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは１以上の整数）番目に近いものは、上方から数えて２ａ－１番目の導電層１１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨから最も遠いものは、上層側の導電層１１０（ＳＧＳ）に接続されている。
また、これら２つのコンタクト列ＣＣＲにおいて、Ｙ方向正側に設けられたものに含まれる複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて２番目の導電層１１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて４番目の導電層１１０（ＷＬ）に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは１以上の整数）番目に近いものは、上方から数えて２ａ番目の導電層１１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨから最も遠いものは、下層側の導電層１１０（ＳＧＳ）に接続されている。
第２フックアップ領域ＲＨＵ２に設けられた複数の支持構造ＨＲは、基本的には、第１フックアップ領域ＲＨＵ１に設けられた複数の支持構造ＨＲと同様に構成されている。ただし、例えば図６に点線で示す様に、第２フックアップ領域ＲＨＵ２に設けられた複数の支持構造ＨＲの少なくとも一部の外周面は、複数の導電層１１０に加えて、構造１４０に含まれる導電部１４１，１４２及び絶縁層１０１に接続されている。
［製造方法］
次に、図８～図５０を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８、図１０、図１３、図１７、図１８、図２０、図２１、図２３、図２４、図２６、図２８、図２９、図３０、図３２、図３４、図３６、図３８、図４０、図４３、図４７、図５０は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図９、図１２、図１６、図１９、図２２、図２５、図２７、図３５、図４２、図４４は、同製造方法について説明するための模式的な平面図であり、図３に対応する平面を示している。図１１、図１５、図３１、図３３、図３７、図３９、図４１、図４５、図４６、図４８、図４９は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図１４は、同製造方法について説明するための模式的な断面図である。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００の周辺回路領域ＲＰＣに、周辺回路ＰＣを構成する複数のトランジスタを形成する。
次に、例えば図８に示す様に、半導体基板１００上に、複数の犠牲層１１０Ａ及び複数の絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。尚、複数の犠牲層１１０Ａ及び絶縁層１０１は、図２を参照して説明したメモリホール領域ＲＭＨ、第１フックアップ領域ＲＨＵ１、及び、第２フックアップ領域ＲＨＵ２に形成される。
次に、例えば図９～図１１に示す様に、複数の構造１４０に対応する位置に、複数の構造１４０Ａを形成する。複数の構造１４０Ａは、それぞれ、上方から数えて１番目及び２番目の犠牲層１１０Ａの一部と、上方から数えて１番目及び２番目の絶縁層１０１の一部と、を含む。この工程では、例えば、図８に示す様な構造の一部を覆うレジストを形成する。このレジストは、メモリホール領域ＲＭＨ及び第１フックアップ領域ＲＨＵ１全体を覆う。また、このレジストは、第２フックアップ領域ＲＨＵ２のうち、複数の構造１４０に対応する複数の領域を覆い、第２フックアップ領域ＲＨＵ２のそれ以外の領域を露出させる。次に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
次に、例えば図１２～図１５に示す様に、犠牲層１１０Ａの一部、及び、絶縁層１０１の一部を除去する。この工程では、例えば、図９～図１１に示す様な構造の一部を覆うレジストを形成する。このレジストは、メモリホール領域ＲＭＨ全体を覆う。また、このレジストは、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２のうち、上方から数えて奇数層目の導電層１１０のテラス部Ｔに対応する領域を覆い、上方から数えて偶数層目の導電層１１０のテラス部Ｔに対応する領域を露出させる。次に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、１回ずつ行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
尚、この工程では、図１４及び図１５に示す様に、レジストによって覆われていない領域のうち、複数の構造１４０Ａが設けられていた部分に、複数の構造１４０Ｂが形成される。複数の構造１４０Ｂは、それぞれ、上方から数えて２番目及び３番目の犠牲層１１０Ａの一部と、上方から数えて２番目及び３番目の絶縁層１０１の一部と、を含む。
次に、例えば図１６及び図１７に示す様に、図１２～図１５に示す様な構造の一部を覆うレジスト１５１を形成する。このレジスト１５１は、メモリホール領域ＲＭＨ及び第１フックアップ領域ＲＨＵ１全体を覆う。また、このレジスト１５１は、第２フックアップ領域ＲＨＵ２のうち、下方から数えて１番目及び２番目の導電層１１０のテラス部Ｔに対応する領域を露出させ、それ以外の領域を覆う。
次に、例えば図１８に示す様に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
尚、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ａ，１４０Ｂが設けられていた部分に、複数の構造１４０Ｃが形成される。複数の構造１４０Ａに対応する複数の構造１４０Ｃは、それぞれ、上方から数えて３番目及び４番目の犠牲層１１０Ａの一部と、上方から数えて３番目及び４番目の絶縁層１０１の一部と、を含む。複数の構造１４０Ｂに対応する複数の構造１４０Ｃは、それぞれ、上方から数えて４番目及び５番目の犠牲層１１０Ａの一部と、上方から数えて４番目及び５番目の絶縁層１０１の一部と、を含む。
次に、例えば図１９及び図２０に示す様に、レジスト１５１の一部を除去する。この工程では、第２フックアップ領域ＲＨＵ２のうち、下方から数えて３番目及び４番目の導電層１１０のテラス部Ｔに対応する領域が露出する。
次に、例えば図２１に示す様に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
尚、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ａ，１４０Ｂが設けられていた部分に、複数の構造１４０Ｃが形成される。
また、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ｃが設けられていた部分に、複数の構造１４０Ｄが形成される。一部の構造１４０Ｄは、それぞれ、上方から数えて５番目及び６番目の犠牲層１１０Ａの一部と、上方から数えて５番目及び６番目の絶縁層１０１の一部と、を含む。一部の構造１４０Ｄは、それぞれ、上方から数えて６番目及び７番目の犠牲層１１０Ａの一部と、上方から数えて６番目及び７番目の絶縁層１０１の一部と、を含む。
次に、例えば図２２及び図２３に示す様に、レジスト１５１の一部を除去する。この工程では、第２フックアップ領域ＲＨＵ２のうち、下方から数えて５番目及び６番目の導電層１１０のテラス部Ｔに対応する領域が露出する。
次に、例えば図２４に示す様に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
尚、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ａ，１４０Ｂが設けられていた部分に、複数の構造１４０Ｃが形成される。
また、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ｃが設けられていた部分に、複数の構造１４０Ｄが形成される。
また、この工程では、レジスト１５１によって覆われていない領域のうち、複数の構造１４０Ｄが設けられていた部分に、複数の構造１４０Ｅが形成される。一部の構造１４０Ｅは、それぞれ、上方から数えて７番目及び８番目の犠牲層１１０Ａの一部と、上方から数えて７番目及び８番目の絶縁層１０１の一部と、を含む。一部の構造１４０Ｅは、それぞれ、上方から数えて８番目及び９番目の犠牲層１１０Ａの一部と、上方から数えて８番目及び９番目の絶縁層１０１の一部と、を含む。
以下同様に、レジスト１５１の一部を除去する工程と、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う工程とを、繰り返し実行する。これにより、図２５及び図２６に示す様な構造が形成される。
尚、図２５及び図２６には、複数の構造１４０Ｆを例示している。これら複数の構造１４０Ｆは、それぞれ、上方から数えてｂ（ｂは３以上の整数）番目の犠牲層１１０Ａの上面に設けられている。また、これら複数の構造１４０Ｆは、それぞれ、上方から数えてｂ－２番目及びｂ－１番目の犠牲層１１０Ａの一部と、上方から数えてｂ－２番目及びｂ－１番目の絶縁層１０１の一部と、を含む。
次に、例えば図２７及び図２８に示す様に、レジスト１５１の一部を除去する。この工程では、第２フックアップ領域ＲＨＵ２全体が露出する。また、第１フックアップ領域ＲＨＵ１のうち、上方から数えて１番目及び２番目の導電層１１０のテラス部Ｔに対応する領域がレジスト１５１によって覆われ、その他の領域が露出する。
次に、例えば図２９に示す様に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、２回ずつ交互に行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
次に、例えば図３０及び図３１に示す様に、レジスト１５１を除去する。
次に、例えば図３２に示す様に、メモリホール領域ＲＭＨに、レジスト１５１Ａを形成する。また、図３２及び図３３に示す様に、犠牲層１４１Ａを形成する。犠牲層１４１Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。犠牲層１４１Ａは、複数の犠牲層１１０Ａの上面、及び、複数の犠牲層１１０Ａ及び複数の絶縁層１０１のＸ方向及びＹ方向の側面を覆う。また、犠牲層１４１Ａは、複数の構造１４０Ｆの上面、Ｘ方向の両側面、及び、Ｙ方向の両側面を覆う。
次に、例えば図３４に示す様に、メモリホール領域ＲＭＨ、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２に、レジスト１５１Ｂを形成する。
次に、例えば図３５及び図３６に示す様に、レジスト１５１Ｂのうち、レジスト１５１Ａの上面及びＸ方向の側面を覆う部分を除去する。また、例えば図３５～図３７に示す様に、レジスト１５１Ｂに、複数の開口１５２Ａ及び複数の開口１５２Ｂを形成する。
例えば図３５に示す様に、複数の開口１５２Ａは、Ｙ方向に延伸し、Ｘ方向に並ぶ。第２フックアップ領域ＲＨＵ２に設けられた複数の開口１５２Ａは、例えば図３６に示す様に、犠牲層１４１Ａのうち、複数の犠牲層１１０Ａ（及び複数の絶縁層１０１）のＸ方向における縁部１１６（図４）を覆う部分１１６Ａを露出させる。また、第１フックアップ領域ＲＨＵ１に設けられた複数の開口１５２Ａは、犠牲層１４１Ａのうち、複数の犠牲層１１０Ａ（及び複数の絶縁層１０１）のＸ方向における縁部１１３（図４）を覆う部分１１３Ａを露出させる。ただし、複数の構造１４０Ｆは、開口１５２Ａには露出しない。
また、例えば図３５に示す様に、複数の開口１５２Ｂは、第２フックアップ領域ＲＨＵ２をＸ方向に延伸し、Ｙ方向に並ぶ。複数の開口１５２Ｂは、例えば図３７に示す様に、犠牲層１４１Ａのうち、テラス部ＴのＹ方向における両端部１１７（図３）の一方側に形成されている複数の犠牲層１１０Ａ及び複数の絶縁層１０１の側面を覆う部分１１７Ａを露出させる。ただし、複数の構造１４０Ｆは、開口１５２Ｂには露出しない。
次に、例えば図３８及び図３９に示す様に、犠牲層１４１Ａのうち、レジスト１５１Ａの上面及びＸ方向の側面を覆う部分、並びに、複数の犠牲層１１０Ａ及び複数の絶縁層１０１のＸ方向及びＹ方向の各側面を覆う部分１１３Ａ，１１６Ａ，１１７Ａを除去する。この工程は、例えば、等方性のウェットエッチング又は等方性のドライエッチング等の方法によって行う。
次に、例えば図４０及び図４１に示す様に、レジスト１５１Ａ，１５１Ｂを除去する。また、絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４２及び図４３に示す様に、複数の半導体層１２０及び複数の支持構造ＨＲを形成する。この工程では、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって、複数の半導体層１２０及び複数の支持構造ＨＲを形成する複数の位置に、それぞれ、貫通孔を形成する。また、この工程では、例えば、ＣＶＤ等の方法によって、ゲート絶縁膜１３０、半導体層１２０、絶縁層１２５、及び、支持構造ＨＲを形成する。
尚、第２フックアップ領域ＲＨＵ２に設けられた複数の支持構造ＨＲの少なくとも一部の外周面は、構造１４０Ｆに含まれる犠牲層１１０Ａ及び絶縁層１０１に接続される。
次に、例えば図４４及び図４５に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び複数の犠牲層１１０ＡをＹ方向に分断し、半導体基板１００の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４６に示す様に、溝ＳＴＡを介して犠牲層１１０Ａ，１４１Ａを除去する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持する構造と、を含む中空構造が形成される。この中空構造は、絶縁層１０１を支持する構造として、半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５を含む構造と、支持構造ＨＲと、を含む。この工程は、例えば、ウェットエッチング等の方法によって行う。
ここで、第２フックアップ領域ＲＨＵ２に設けられた複数の支持構造ＨＲの少なくとも一部は、構造１４０Ｆに含まれていた絶縁層１０１を支持する。
尚、図４６には、複数の犠牲層１１０Ａが設けられていた位置に形成される空隙１１０Ｂと、犠牲層１４１Ａが設けられていた位置に形成される空隙１４１Ｄと、を例示している。
次に、例えば図４７及び図４８に示す様に、導電層１１０及び構造１４０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。この工程では、空隙１１０Ｂ及び空隙１４１Ｄに、導電層１１０等が埋め込まれる。
次に、例えば図４９に示す様に、溝ＳＴＡ内にフィンガー間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。更に、メモリホール領域ＲＭＨ及び第１フックアップ領域ＲＨＵ１における複数の導電層１１０（ＳＧＤ）内に、Ｙ方向にフィンガー構造ＦＳと交互に並んでＸ方向に延伸するストリングユニット間絶縁層ＳＨＥを形成する。
次に、例えば図５０に示す様に、複数のコンタクトＣＣに対応する位置に、複数のコンタクトホールＣＣＡを形成する。コンタクトホールＣＣＡは、それぞれ、Ｚ方向に延伸し、絶縁層１０２を貫通し、導電層１１０の上面、導電部１４１の上面、又は、導電部１４２の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４に示す様に、コンタクトホールＣＣＡ内にコンタクトＣＣを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、第１実施形態に係る半導体記憶装置が形成される。
［第１比較例］
図５１は、第１比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第１比較例に係る半導体記憶装置は、導電層１１０及び構造１４０を備えていない。第１比較例に係る半導体記憶装置は、複数の導電層１１０´を備える。
図４を参照して説明した様に、第１実施形態に係る導電層１１０（ＳＧＤ）は、部分１１１と、部分１１２と、を備える。また、部分１１２のＺ方向における長さＺ１１２は、部分１１１のＺ方向における長さＺ１１１よりも大きい。
また、第１実施形態に係る導電層１１０（ＷＬ），１１０（ＳＧＳ）は、部分１１４と、部分１１５と、を備える。また、部分１１５のＺ方向における長さＺ１１５は、部分１１４のＺ方向における長さＺ１１４よりも大きい。
一方、図５１に示す様に、第１比較例に係る導電層１１０´のＺ方向における長さは、均一である。
第１比較例に係る半導体記憶装置の製造に際しては、図９～図１１を参照して説明した様な工程が実行されない。また、第１比較例に係る半導体記憶装置の製造に際しては、図３２～図３９を参照して説明した様な工程が実行されない。
図５２は、第１比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図５２は、図５０に対応する工程を示している。
図５２に示す工程では、複数のコンタクトＣＣに対応する位置に、複数のコンタクトホールＣＣＡを形成する。この工程では、複数のコンタクトホールＣＣＡの底面に、高さ位置の異なる複数の導電層１１０´の上面を露出させる必要がある。
ここで、例えば絶縁層１０２が酸化シリコン（ＳｉＯ２）を含み、導電層１１０´が窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む場合、絶縁層１０２におけるエッチングレートが、導電層１１０´におけるエッチングレートよりも大きくなる様に、ＲＩＥ等による加工の条件を調整することは可能である。しかしながら、半導体記憶装置の高集積化に伴い、導電層１１０´のＺ方向における長さは、小さくなりつつある。これに伴い、例えば図５２に示す様に、一部のコンタクトホールＣＣＡが、対応する導電層１１０´を貫通してしまい、その直下の導電層１１０´の上面を露出させてしまう場合がある。この様な状態でコンタクトＣＣを形成した場合、Ｚ方向に隣り合う２つの導電層１１０´が短絡してしまう。
［第２比較例］
図５３は、第２比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。第２比較例に係る半導体記憶装置は、導電層１１０及び構造１４０を備えていない。第１比較例に係る半導体記憶装置は、複数の導電層１１０´´を備える。
第２比較例に係る導電層１１０´´（ＳＧＤ）は、部分１１１と、部分１１２´´と、を備える。また、部分１１２´´のＺ方向における長さは、部分１１１のＺ方向における長さよりも大きい。
第２比較例に係る導電層１１０´´（ＷＬ），１１０´´（ＳＧＳ）は、部分１１４と、部分１１５´´と、を備える。また、部分１１５´´のＺ方向における長さは、部分１１４のＺ方向における長さよりも大きい。
第２比較例に係る半導体記憶装置の製造に際しては、図９～図１１を参照して説明した様な工程が実行されない。
図５４及び図５５は、第２比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図５４及び図５５は、図４７及び図４８に対応する工程を示している。尚、図５４は、図５５に示す構造をＦ－Ｆ´線で切断し、矢印の方向に見た断面を示している。
第２比較例に係る半導体記憶装置では、導電層１１０´´（ＳＧＤ）のコンタクトＣＣとの接触部分に、Ｚ方向における長さの大きい部分１１２´´が設けられる。また、導電層１１０´´（ＷＬ），１１０´´（ＳＧＳ）のコンタクトＣＣとの接触部分に、Ｚ方向における長さの大きい部分１１５´´が設けられる。この様な構成によれば、図５２に対応する工程に際して、一部のコンタクトホールＣＣＡが、対応する導電層１１０´を貫通してしまうことを抑制可能とも考えられる。
しかしながら、第２比較例に係る半導体記憶装置においては、図５４及び図５５に例示する様に、部分１１５´´に対応する箇所が導電層１１０´´によって埋め込まれない場合がある。例えば、導電層１１０´´の形成に際しては、溝ＳＴＡから、導電層１１０´´の成膜に用いるガスが供給される。また、導電層１１０´´は、絶縁層１０１の上面及び下面だけでなく、支持構造ＨＲの外周面にも成膜される。ここで、例えば図５４に示す様に、支持構造ＨＲが所定以下のピッチで配置されている場合、部分１１５´´に対応する空間が導電層１１０´´によって埋め込まれる前に、この空間と、溝ＳＴＡとの間の経路が閉塞してしまい、この空間に空隙Ｖが形成されてしまう場合がある。
この様な場合、部分１１５´´のＺ方向における長さ自体は部分１１４のＺ方向における長さよりも大きいものの、部分１１５´´における実質的な膜厚は、小さくなってしまう。従って、コンタクトホールＣＣＡの貫通を好適に防ぐことが出来ない場合がある。
［第１実施形態に係る半導体記憶装置の効果］
図３等を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、複数の導電層１１０（ＷＬ）及び複数の導電層１１０（ＳＧＳ）のテラス部Ｔに、複数の構造１４０が設けられている。また、図４等を参照して説明した様に、構造１４０は、略板状の導電部１４１，１４２と、導電部１４１，１４２のＸ方向の両端部にそれぞれ接続された一対の導電部１４３（図４）と、導電部１４１，１４２のＹ方向の両端部にそれぞれ接続された一対の導電部１４４（図６）と、を備える。
この様な構成によれば、例えば図５０に示す工程において、一部のコンタクトホールＣＣＡが導電部１４１を貫通してしまっても、導電部１４２によってコンタクトホールＣＣＡの更なる貫通を抑制可能である。また、一部のコンタクトホールＣＣＡが導電部１４２を貫通してしまっても、導電層１１０によってコンタクトホールＣＣＡの更なる貫通を抑制可能である。
また、コンタクトホールＣＣＡの底面に導電部１４１が露出している場合、コンタクトホールＣＣＡの底面に導電部１４２が露出している場合、コンタクトホールＣＣＡの底面に導電層１１０が露出している場合のいずれにおいても、導電層１１０を好適に周辺回路ＰＣと接続し、且つ、Ｚ方向に隣り合う２つの導電層１１０間の短絡を抑制可能である。
［第２実施形態］
［構成］
次に、図５６～図５８を参照して、第２実施形態に係る半導体記憶装置について説明する。図５６は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５７は、図５６に示す構造をＢ－Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図５８は、図５６に示す構造をＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、一部の構成が、第１実施形態に係る半導体記憶装置と異なっている。
［メモリホール領域ＲＭＨにおける構造］
第２実施形態に係るフィンガー構造ＦＳは、基本的には、第１実施形態に係るフィンガー構造ＦＳと同様に構成されている。ただし、第２実施形態に係るフィンガー構造ＦＳは、複数の導電層１１０のかわりに、複数の導電層２１０を備える。複数の導電層２１０のメモリホール領域ＲＭＨにおける構成は、複数の導電層１１０のメモリホール領域ＲＭＨにおける構成と同様である。
［第１フックアップ領域ＲＨＵ１における構造］
第１フックアップ領域ＲＨＵ１には、図５６に示す様に、複数の導電層２１０（ＳＧＤ）のテラス部Ｔが設けられている。図５６の例では、テラス部Ｔが、導電層２１０（ＳＧＤ）のＸ方向における端部に設けられている。また、図５６の例では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて偶数番目のメモリブロックＢＬＫに含まれる複数の導電層２１０（ＳＧＤ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。また、図５６の例では、複数の導電層２１０（ＳＧＤ）のテラス部Ｔに対応して、それぞれ、複数の支持構造ＨＲが設けられている。
尚、図５６は、メモリホール領域ＲＭＨに対してＸ方向正側に設けられた第１フックアップ領域ＲＨＵ１を例示している。図示は省略するものの、メモリホール領域ＲＭＨに対してＸ方向負側に設けられた第１フックアップ領域ＲＨＵ１においては、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて奇数番目のメモリブロックＢＬＫに含まれる複数の導電層２１０（ＳＧＤ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。
図５７に示す様に、最上層の導電層２１０（ＳＧＤ）のＸ方向における端部は、縁部１１３を備える。図示の例において、最上層の導電層２１０（ＳＧＤ）のＸ方向における端部は、部分１１２を含んでいない。また、最上層以外の導電層２１０（ＳＧＤ）のＸ方向における端部は、部分１１２と、縁部１１３と、部分２１１と、を備える。上方から数えてｃ（ｃは２以上の整数）番目の導電層２１０（ＳＧＤ）の部分２１１は、対応するコンタクトＣＣと、上方から数えてｃ－１番目の導電層２１０（ＳＧＤ）の縁部１１３と、の間に設けられている。また、上方から数えてｃ番目の導電層２１０（ＳＧＤ）の部分２１１の下面は、上方から数えてｃ－１番目の導電層２１０（ＳＧＤ）の下面と対応する高さ位置に設けられている。また、上方から数えてｃ番目の導電層２１０（ＳＧＤ）の部分２１１の上面は、上方から数えてｃ－１番目の導電層２１０（ＳＧＤ）の部分１１２の上面と対応する高さ位置に設けられている。
［第２フックアップ領域ＲＨＵ２における構造］
第２フックアップ領域ＲＨＵ２には、図５６に示す様に、複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のテラス部Ｔが設けられている。図５６の例では、テラス部Ｔが、複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のＸ方向における端部に設けられている。また、図５６の例では、複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のテラス部Ｔに、複数の構造１４０が設けられている。また、図５６の例では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて偶数番目のメモリブロックＢＬＫに含まれる複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）に対応して、複数のコンタクトＣＣが設けられている。なお、図示の例では、メモリブロックＢＬＫに含まれる２つのフィンガー構造ＦＳにおいて、Ｙ方向正側に設けられたフィンガー構造ＦＳ内の複数の導電層２１０に対して複数のコンタクトＣＣが設けられているが、Ｙ方向負側に設けられたフィンガー構造ＦＳ内の複数の導電層２１０に対して複数のコンタクトＣＣが設けられても良い。また、図５６の例では、導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のテラス部Ｔに対応して、それぞれ、複数の支持構造ＨＲが設けられている。
尚、図５６は、メモリホール領域ＲＭＨに対してＸ方向正側に設けられた第２フックアップ領域ＲＨＵ２を例示している。図示は省略するものの、メモリホール領域ＲＭＨに対してＸ方向負側に設けられた第２フックアップ領域ＲＨＵ２においては、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向の一方側から数えて奇数番目のメモリブロックＢＬＫに含まれる複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のテラス部Ｔに対応して、複数のコンタクトＣＣが設けられている。この場合、メモリブロックＢＬＫに含まれるＹ方向正側及び負側の２つのフィンガー構造ＦＳのうち、いずれに属する複数の導電層２１０（ＷＬ）及び複数の導電層２１０（ＳＧＳ）のテラス部Ｔに対応して複数のコンタクトＣＣが設けられても良い。
図５７に示す様に、導電層２１０（ＷＬ）及び導電層２１０（ＳＧＳ）のＸ方向における端部は、部分１１５と、縁部１１６と、部分２１２と、を備える。
最上層の導電層２１０（ＷＬ）の部分２１２は、対応するコンタクトＣＣと、最下層の導電層２１０（ＳＧＤ）の縁部１１３と、の間に設けられている。また、最上層の導電層２１０（ＷＬ）の部分２１２の下面は、最下層の導電層２１０（ＳＧＤ）の下面と対応する高さ位置に設けられている。また、最上層の導電層２１０（ＷＬ）の部分２１２の上面は、最下層の導電層２１０（ＳＧＤ）の部分１１２の上面と対応する高さ位置に設けられている。
上方から数えてｃ（ｃは２以上の整数）番目の導電層２１０（ＷＬ）の部分２１２は、対応するコンタクトＣＣと、上方から数えてｃ－１番目の導電層２１０（ＷＬ）の縁部１１６と、の間に設けられている。また、上方から数えてｃ番目の導電層２１０（ＷＬ）の部分２１２の下面は、上方から数えてｃ－１番目の導電層２１０（ＷＬ）の下面と対応する高さ位置に設けられている。また、上方から数えてｃ番目の導電層２１０（ＷＬ）の部分２１２の上面は、上方から数えてｃ－１番目の導電層２１０（ＷＬ）の部分１１５の上面と対応する高さ位置に設けられている。
また、図５６の例では、１つのフィンガー構造ＦＳに対応して、１つのコンタクト列ＣＣＲが設けられている。このコンタクト列ＣＣＲは、それぞれ、Ｘ方向に並ぶ複数のコンタクトＣＣを備える。
このコンタクト列ＣＣＲに含まれる複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて１番目の導電層２１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて２番目の導電層２１０（ＷＬ）に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは１以上の整数）番目に近いものは、上方から数えてａ番目の導電層２１０（ＷＬ）に接続されている。また、メモリホール領域ＲＭＨから最も遠いものは、下層側の導電層２１０（ＳＧＳ）に接続されている。
［製造方法］
次に、図５９～図６６を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図５９は、同製造方法について説明するための模式的な平面図であり、図５６に対応する平面を示している。図６０～図６６は、同製造方法について説明するための模式的な断面図であり、図５７に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第１実施形態に係る半導体記憶装置の製造方法のうち、図９～図１１を参照して説明した工程までを実行する。
次に、例えば図５９及び図１３に示す様に、犠牲層１１０Ａの一部、及び、絶縁層１０１の一部を除去する。この工程では、例えば、図９～図１１に示す様な構造の一部を覆うレジストを形成する。このレジストは、メモリホール領域ＲＭＨ及び第２フックアップ領域ＲＨＵ２全体を覆う。また、このレジストは、第１フックアップ領域ＲＨＵ１のうち、上方から数えて奇数層目の導電層２１０のテラス部Ｔに対応する領域を覆い、上方から数えて偶数層目の導電層２１０のテラス部Ｔに対応する領域を露出させる。次に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、１回ずつ行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
次に、例えば図１６及び図１７を参照して説明した工程を実行する。
次に、例えば図６０に示す様に、犠牲層１１０Ａの除去、及び、絶縁層１０１の除去を、１回ずつ行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。
次に、レジスト１５１の一部を除去する工程と、犠牲層１１０Ａの除去及び絶縁層１０１の除去を１回ずつ行う工程と、を繰り返し実行する。また、図２７～図３１を参照して説明した工程を実行する。これにより、図６１に示す様な構造が形成される。
次に、例えば図６２に示す様に、メモリホール領域ＲＭＨに、レジスト１５１Ａを形成する。また、図６２に示す様に、犠牲層１４１Ａを形成する。
次に、メモリホール領域ＲＭＨ、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２に、レジスト１５１Ｂを形成する。
次に、例えば図６３に示す様に、レジスト１５１Ｂのうち、レジスト１５１Ａの上面及びＸ方向の側面を覆う部分を除去する。また、レジスト１５１Ｂに、複数の開口２４１Ｂを形成する。複数の開口２４１Ｂは、Ｙ方向に延伸し、Ｘ方向に並ぶ。複数の開口２４１Ｂは、犠牲層１４１Ａのうち、導電層２１０の縁部１１３，１１６（図５６、図５７）と、導電層２１０の部分２１１，２１２（図５６、図５７）と、の間に対応する領域に設けられた部分を露出させる。
次に、例えば図６４に示す様に、犠牲層１４１Ａのうち、レジスト１５１Ａの上面及びＸ方向の側面を覆う部分を除去する。また、犠牲層１１０Ａ，１４１Ａのうち、導電層２１０のテラス部Ｔ（図５６、図５７）の、縁部１１３，１１６（図５６、図５７）近傍の領域に設けられた部分を除去する。この工程は、例えば、等方性若しくは異方性のウェットエッチング、又は、等方性若しくは異方性のドライエッチング等の方法によって行う。
次に、例えば図６５に示す様に、レジスト１５１Ａ，１５１Ｂを除去する。また、絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４２～図４９を参照して説明した工程を実行する。これにより、図６６に示す様な構造が形成される。
その後、第１実施形態に係る半導体記憶装置の製造方法のうち、図５０を参照して説明した工程以降を実行する。
［第２実施形態に係る半導体記憶装置の効果］
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、導電層２１０を好適に周辺回路ＰＣと接続し、且つ、Ｚ方向に隣り合う２つの導電層２１０間の短絡を抑制可能である。
また、第１実施形態に係る半導体記憶装置の製造に際しては、図３８及び図３９を参照して説明した工程において、犠牲層１４１Ａの一部だけでなく、犠牲層１１０Ａのうち、導電層１１０のテラス部Ｔのメモリホール領域ＲＭＨ側の端部に対応する部分もエッチングされてしまう場合がある。この場合、製造された半導体記憶装置において、導電層１１０のテラス部Ｔのメモリホール領域ＲＭＨ側の端部のＺ方向における長さが、小さくなってしまう懸念がある。この様な構造においては、導電層１１０のうちのメモリホール領域ＲＭＨに設けられた部分と、コンタクトＣＣと、の間の抵抗値が上昇する可能性がある。また、テラス部Ｔの上記端部において電流密度が上昇して、エレクトロマイグレーションが進行してしまうおそれがある。
一方、第２実施形態に係る半導体記憶装置の製造に際しては、図３８及び図３９を参照して説明した工程を実行しない。従って、犠牲層１１０Ａのうち、導電層２１０のテラス部Ｔのメモリホール領域ＲＭＨ側の端部に対応する部分がエッチングされない。従って、上述の様な、抵抗値の上昇や、エレクトロマイグレーションの進行を抑制可能である。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、第１実施形態及び第２実施形態においては、図４及び図６を参照して説明した様に、構造１４０が、略板状の導電部１４１，１４２と、導電部１４１，１４２のＸ方向の両端部にそれぞれ接続された一対の導電部１４３（図４）と、導電部１４１，１４２のＹ方向の両端部にそれぞれ接続された一対の導電部１４４（図６）と、を備える。
しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。図６７～図７４は、その他の実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
例えば図６７に示す様に、構造１４０は、導電部１４２を備えていなくても良い。また、例えば図６８に示す様に、構造１４０は、Ｚ方向に並ぶ２以上の導電部１４２を備えていても良い。この場合、これら２以上の導電部１４２は、それぞれ、いずれかの導電層１１０に対応する高さ位置に設けられていても良い。
また、例えば図６９に示す様に、導電部１４１，１４２のＹ方向の両端部にそれぞれ接続された一対の導電部１４４の一方又は双方を省略することも可能である。図６９の例では、構造１４０内の２つの導電部１４４のうち、図３７を参照して説明した工程において開口１５２Ｂ側に位置するもの（フィンガー間構造ＳＴの反対側に位置するもの）が一部省略されている。この様な構造の製造に際しては、例えば、図３７を参照して説明した工程において開口１５２Ｂに構造１４０Ｆの一部を露出させる。また、図３９を参照して説明した工程において、構造１４０Ｆの露出部と対応する部分を含めて犠牲層１４１Ａの一部を除去する。
また、例えば図７０に示す様に、導電部１４１，１４２のＸ方向の両端部にそれぞれ接続された一対の導電部１４３の一方又は双方を省略することも可能である。図７０の例では、構造１４０内の２つの導電部１４３のうち、対応する導電層１１０の縁部１１６側に位置するものが省略されている。この様な構造の製造に際しては、例えば、図３６を参照して説明した工程において開口１５２Ａに構造１４０Ｆの一部を露出させる。また、図３８を参照して説明した工程において、構造１４０Ｆの露出部と対応する部分を含めて犠牲層１４１Ａの一部を除去する。
また、例えば、第１実施形態においては、図３、図４及び図６を参照して説明した様に、構造１４０が、全ての導電層１１０（ＷＬ）及び全ての導電層１１０（ＳＧＳ）に対応して設けられていた。
しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。
例えば図７１に示す様に、一部の導電層１１０（ＷＬ）に対応する構造１４０を残し、一部の導電層１１０（ＷＬ）に対応する構造１４０は省略しても良い。また、導電層１１０（ＳＧＳ）に対応する構造１４０は省略しても良い。また、図示は省略するものの、一部の導電層１１０（ＳＧＤ）に対応して構造１４０を設けても良い。
また、第１実施形態及び第２実施形態においては、図２を参照して説明した様に、Ｘ方向に並ぶ２つの第２フックアップ領域ＲＨＵ２の間に、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１が設けられている。更に、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１の間に、メモリホール領域ＲＭＨが設けられている。
しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。
例えば、図７２に示す様に、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨの間に、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１が設けられていても良い。また、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１の間に、第２フックアップ領域ＲＨＵ２が設けられていても良い。
この様な場合、フィンガー構造ＦＳは、例えば図７３に例示する様に、Ｚ方向に並ぶ複数の導電層１１０のかわりに、Ｚ方向に並ぶ複数の導電層３１０を備えていても良い。尚、図７３には、一部の導電層３１０のみを例示している。
導電層３１０は、２つのメモリホール領域ＲＭＨに対応する２つの部分３１１と、これら２つの部分３１１に接続された部分３１２と、を備えていても良い。また、部分３１２は、テラス部Ｔを備えていても良い。図示の例では、２つのコンタクトＣＣが、導電層３１０の縁部１１６を介して、Ｘ方向に並んでいる。また、構造１４０が、対応する導電層３１０のテラス部Ｔに設けられている。導電層３１０の縁部１１６は、Ｘ方向に並ぶ２つの部分３１１の間に設けられており、導電層３１０のＸ方向における端部とは一致しない。
尚、図７３の例では、半導体基板１００の上方に、ソース線ＳＬとして機能する導電層３００が設けられている。また、半導体層１２０の下端部は、この導電層３００に接続されている。
また、以上の説明では、導電層１１０，２１０，３１０の上面にテラス部Ｔが設けられており、コンタクトＣＣが、テラス部Ｔの上方においてＺ方向に延伸している。また、構造１４０は、テラス部Ｔ及びコンタクトＣＣの下端部に接続されている。
しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。
例えば、図７４の例では、導電層３１０の下面にテラス部Ｔが設けられており、コンタクトＣＣが、テラス部Ｔの下方においてＺ方向に延伸している。また、構造１４０は、テラス部Ｔ及びコンタクトＣＣの上端部に接続されている。尚、この様な場合、テラス部Ｔは、導電層３１０の下面のうち、下方から見て、他の導電層３１０と重ならない部分である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、１４０…構造、１４１～１４４…導電部、ＣＣ…コンタクト、ＲＭＨ…メモリホール領域、ＲＨＵ１…第１フックアップ領域、ＲＨＵ２…第２フックアップ領域。

Claims (5)

  1. 第１方向に並ぶ第１領域及び第２領域を備える基板と、
    前記基板の表面と交差する第２方向に並び、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
    前記第１領域に設けられ、前記第２方向に延伸し、前記複数の導電層と対向する半導体層と、
    前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
    前記第２領域に設けられ、前記第２方向に延伸し、前記複数の導電層に電気的に接続された複数のコンタクト電極と、
    前記複数のコンタクト電極のうちの一つである第１コンタクト電極の前記第２方向における一端部と、前記複数の導電層のうちの一つである第１導電層のテラス部と、に接続された第１構造と
    を備え、
    前記第１構造は、
    前記第１方向に延伸する第１導電部と、
    前記第２方向に延伸し、前記第１導電部の前記第１方向における一端部と、前記第１導電層と、に接続された第２導電部と、
    前記第２方向に延伸し、前記第１導電部の前記第１方向における他端部と、前記第１導電層と、に接続された第３導電部と
    を備える
    半導体記憶装置。
  2. 前記第１構造は、
    前記第２方向に延伸し、前記第１導電部の、前記第１方向及び前記第２方向と交差する第３方向における一端部と、前記第１導電層と、に接続された第４導電部を更に備える
    請求項１記載の半導体記憶装置。
  3. 前記第１構造は、
    前記第１導電層、及び、前記第１導電部の間に設けられ、前記第１方向に延伸する中間導電部を更に備え、
    前記第２導電部は、前記中間導電部の前記第１方向における一端部に更に接続され、
    前記第３導電部は、前記中間導電部の前記第１方向における他端部に更に接続されている
    請求項１又は２記載の半導体記憶装置。
  4. 第１方向に並ぶ第１領域及び第２領域を備える基板と、
    前記基板の表面と交差する第２方向に並び、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
    前記第１領域に設けられ、前記第２方向に延伸し、前記複数の導電層と対向する半導体層と、
    前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
    前記第２領域に設けられ、前記第２方向に延伸し、前記複数の導電層に電気的に接続された複数のコンタクト電極と、
    前記複数のコンタクト電極のうちの一つである第１コンタクト電極の前記第２方向における一端部と、前記複数の導電層のうちの一つである第１導電層のテラス部と、に接続された第１構造と
    を備え、
    前記第１構造は、
    前記第１方向に延伸する第１導電部と、
    前記第２方向に延伸し、前記第１導電部、及び、前記第１導電層に接続された第２導電部と
    を備え、
    前記第１構造の、前記第１方向及び前記第２方向と交差する第３方向における両端部は、前記第２方向から見て、前記第１導電層のテラス部の、前記第３方向における両端部の間に設けられている
    半導体記憶装置。
  5. 前記第２領域に設けられ、前記第２方向に延伸し、前記第１導電層及び前記第１導電部に接続された外周面を有する第２構造を更に備える
    請求項１～４のいずれか１項記載の半導体記憶装置。
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