JP2012204592A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】実施形態によれば、メモリストリングの下端を連結する構造を少ない工程数で形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、下地層に、ホウ素を含むホウ素添加領域と、ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程を有する。また、複数層の電極層を含む積層体に、被エッチング領域に達する一対のホールを形成する工程を有する。また、エッチング液を用いて被エッチング領域をホールを通じて除去し、下地層に、一対のホールのそれぞれの下端とつながった凹部を形成する工程を有する。
【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
また、そのメモリデバイスにおいて、複数層の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造が提案されている。
電極層を含む積層体を形成する前に、バックゲートとなる下地層には凹部が形成され、その凹部に犠牲膜が埋め込まれる。この後、下地層上に電極層を含む積層体を形成した後、柱状部のホールを形成し、そのホールを通じて凹部内の犠牲膜をエッチングにより除去する。すなわち、Ｕ字状のメモリホールを形成するにあたっては、凹部を形成する工程、その凹部内に犠牲膜を埋める工程、さらには凹部以外の犠牲膜を除去して下地層の表面を平坦にする工程を有する。
特開２０１０−１９９３１４号公報
実施形態によれば、メモリストリングの下端を連結する構造を少ない工程数で形成することができる半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、前記下地層に、ホウ素を含むホウ素添加領域と、前記ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程を有する。
また、半導体装置の製造方法は、前記下地層上に、複数層の電極層を含む積層体を形成する工程を有する。
また、半導体装置の製造方法は、前記積層体に、前記被エッチング領域に達する一対のホールを形成する工程を有する。
また、半導体装置の製造方法は、エッチング液を用いて前記被エッチング領域を前記ホールを通じて除去し、前記下地層に、前記一対のホールのそれぞれの下端とつながった凹部を形成する工程を有する。
また、半導体装置の製造方法は、前記ホールの側壁及び前記凹部の内壁に、電荷蓄積膜を含む絶縁膜を形成する工程を有する。
また、半導体装置の製造方法は、前記ホール内及び前記凹部内における前記絶縁膜の内側に、チャネルボディを形成する工程を有する。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の要部の模式拡大断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第２実施形態に係る半導体装置の製造方法を示す模式断面図。 第２実施形態に係る半導体装置の製造方法を示す模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 比較例の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置１におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図６（ｂ）は、同メモリセルアレイの模式断面図である。
図２は、図１及び図６（ｂ）におけるメモリセルが設けられた部分の拡大断面図である。
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。なお、図６（ｂ）においては、ホウ素添加シリコン層１１が、バックゲートＢＧに対応する。
バックゲートＢＧ上には、複数の絶縁層２５（図２及び図６（ｂ）に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図６（ｂ）に示す絶縁物４５が設けられている。
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０と、メモリホールＭＨの内壁との間には絶縁膜３０が設けられている。
チャネルボディ２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
なお、メモリホールＭＨ内のすべてをチャネルボディ２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は電極層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ２０は、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ２０は、ソース線ＳＬと接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及び絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１Ｄをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４Ｓをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
次に、半導体装置１の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
（第１実施形態）
図３（ａ）〜図６（ｂ）は、半導体装置１の製造方法の第１実施形態を表す。
基板１０上には、図３（ａ）に示す下地層１３が形成される。下地層１３は、シリコン層にホウ素（Ｂ）が添加（ドープ）されたホウ素添加シリコン層１１と、この上に設けられ、意図的に不純物が添加されていないノンドープシリコン層１２とを含む。
ノンドープシリコン層１２上には、後述するイオン注入マスクとして、レジスト１４が形成される。レジスト１４は、フォトリソグラフィによりパターニングされ、選択的に形成された開口１４ａを有する。
そして、レジスト１４をマスクにして、下地層１３にホウ素をイオン注入法により注入する。ホウ素は、ノンドープシリコン層１２における開口１４ａに露出している領域に選択的に注入される。
これにより、図３（ｂ）に示すように、ノンドープシリコン層１２においてホウ素が注入された領域は、ホウ素を含むホウ素添加領域１１ａとなる。ノンドープシリコン層１２においてレジスト１４で覆われ、ホウ素が注入されなかった領域は、そのままノンドープシリコンの領域であり、これは被エッチング領域１２ａとなる。ホウ素添加領域１１ａ及びホウ素添加シリコン層１１は、被エッチング領域１２ａよりもホウ素濃度が高い。
ホウ素添加領域１１ａは、ノンドープシリコン層１２の厚み方向のすべてにわたって形成され、ホウ素添加シリコン層１１とつながる。被エッチング領域１２ａの側壁はホウ素添加領域１１ａに隣接し、被エッチング領域１２ａの底部はホウ素添加シリコン層１１に接している。
次に、図３（ｃ）に示すように、下地層１３上に絶縁膜４１を形成した後、その上に複数層の電極層ＷＬを含む積層体を形成する。
絶縁膜４１は、バックゲートＢＧとなるホウ素添加シリコン層１１と、最下層の電極層ＷＬとの間の耐圧確保に十分な膜厚を有する、例えばシリコン酸化膜である。
電極層ＷＬは、例えばホウ素が添加され、導電性を有するシリコン層である。また、電極層ＷＬ間には、ノンドープシリコン層４２が形成される。ノンドープシリコン層４２は、後述する工程で最終的には図２に示す絶縁層２５に置き換えられる。そのノンドープシリコン層４２は、電極層ＷＬ間の耐圧確保に十分な膜厚を有する。最上層の電極層ＷＬ上には、絶縁膜４３（例えばシリコン酸化膜）が形成される。
次に、図４（ａ）に示すように、フォトリソグラフィとエッチングにより、上記積層体を分断し、絶縁膜４１に達する溝４４を形成する。溝４４は、被エッチング領域１２ａの幅方向（図１におけるＹ方向）のほぼ中央に位置する。その後、溝４４を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。絶縁膜４５は、例えばシリコン窒化膜である。
溝４４を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図４（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には選択ゲートＳＧが形成される。
絶縁膜４６は、最上層の電極層ＷＬと、選択ゲートＳＧとの間の耐圧確保に十分な膜厚を有する、例えばシリコン酸化膜である。選択ゲートＳＧは、例えばホウ素が添加され、導電性を有するシリコン層である。選択ゲートＳＧ上には、選択ゲートＳＧを保護する絶縁膜（例えばシリコン酸化膜）４７が形成される。
次に、図５（ａ）に示すように、下地層１３上の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は被エッチング領域１２ａに達し、ホールｈの底部に被エッチング領域１２ａが露出する。被エッチング領域１２ａのほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが被エッチング領域１２ａ上に位置する。
次に、被エッチング領域１２ａをウェットエッチングにより除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いる。
これにより、被エッチング領域１２ａは、図５（ｂ）に示すように、除去される。また、このとき、被エッチング領域１２ａと同じノンドープシリコンのノンドープシリコン層４２も除去される。
このエッチング時、被エッチング領域１２ａ及びノンドープシリコン層４２よりもホウ素を高濃度に含む、ホウ素添加シリコン層１１、ホウ素添加領域１１ａ、電極層ＷＬおよび選択ゲートＳＧは除去されない。
アルカリ系薬液に対するシリコンのエッチングレートは、シリコン中にドープされたホウ素濃度に依存する。特に、ホウ素濃度が１０２０atom／ｃｍ３以上になるとエッチングレートは急激に減少し、ホウ素濃度が１０１９atom／ｃｍ３以下のときの数十分の一になる。すなわち、ホウ素を高濃度に含むシリコンは、ホウ素を含まないもしくはホウ素濃度が低いシリコンよりも、アルカリ系薬液に対してエッチングレートが大きく低下する。
したがって、ホウ素添加シリコン層１１及びホウ素添加領域１１ａのエッチングを確実に抑えつつ、被エッチング領域１２ａを選択的に除去するために、ホウ素添加シリコン層１１及びホウ素添加領域１１ａにおけるホウ素濃度は、１０２０atom／ｃｍ３以上にすることが好ましい。同様に、電極層ＷＬ及び選択ゲートＳＧのエッチングを確実に抑えるために、それらのホウ素濃度も１０２０atom／ｃｍ３以上にすることが好ましい。
被エッチング領域１２ａの除去により、図５（ｂ）に示すように、下地層１３に凹部５０が形成される。凹部５０の周囲はホウ素添加領域１１ａで囲まれ、凹部５０の下にはホウ素添加シリコン層１１が存在する。
１つの凹部５０につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部５０とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨの形成後、図６（ａ）に示すように、電極層ＷＬ間に絶縁層２５を形成し、さらにメモリホールＭＨの内壁に、前述した電荷蓄積膜３２を含む絶縁膜３０を形成する。また、メモリホールＭＨにおける選択ゲートＳＧが露出している側壁にはゲート絶縁膜３５、３６を形成する。
さらに、メモリホールＭＨ内における絶縁膜３０及びゲート絶縁膜３５、３６の内側に、チャネルボディ２０としてシリコン膜を形成する。この後、全面エッチングにより、絶縁膜４７の表面を露出させる。
次に、フォトリソグラフィとエッチングにより、図６（ｂ）に示すように、絶縁膜４７及び選択ゲートＳＧに、絶縁膜４６に達する溝を形成する。これにより、選択ゲートＳＧは、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳに分断される。さらに、その後、図示しないコンタクト電極、図１に示すソース線ＳＬ及びビット線ＢＬなどが形成される。
ここで、図１２（ａ）〜（ｄ）を参照して、比較例におけるメモリホールＭＨの凹部の形成方法について説明する。
まず、図１２（ａ）に示すように、下地層としてホウ素添加シリコン層１１上に、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
次に、レジスト９４をマスクにして、ホウ素添加シリコン層１１を選択的にドライエッチングする。これにより、図１２（ｂ）に示すように、ホウ素添加シリコン層１１に凹部８１が形成される。
次に、図１２（ｃ）に示すように、凹部８１に犠牲膜８２としてノンドープシリコンを埋め込む。その後、犠牲膜８２を全面エッチングして、図１２（ｄ）に示すように、凹部８１と凹部８１との間のホウ素添加シリコン層１１の表面を露出させる。
以降、前述した図３（ｃ）以降の工程が同様に進められ、複数層の電極層ＷＬを含む積層体が形成され、さらにその積層体に、犠牲膜８２に達するホールｈが形成される。
その後、アルカリ系薬液を用いたウェットエッチングにて、犠牲膜８２をホールｈを通じて除去する。これにより、犠牲膜８２が除去された凹部８１と、その凹部８１に達する一対のホールｈとがつながったＵ字状のメモリホールＭＨが形成される。
この比較例のプロセスでは、電極層ＷＬを含む積層体を下地層上に形成する前に、下地層に対するドライエッチングによる凹部８１の形成、犠牲膜８２の成膜、不要な犠牲膜８２を除去し下地層表面を平坦化する、といったプロセスが行われる。
また、不要な犠牲膜８２のエッチングによりホウ素添加シリコン層１１の表面を露出させる工程において、犠牲膜８２であるノンドープシリコンと、ホウ素添加シリコン層１１とのエッチングレートの違いから下地層の表面が平坦とならず、その後、下地層上に積層される積層体に段差が形成されやすい。
これに対して、実施形態によれば、図３（ａ）及び（ｂ）を参照して前述したように、選択的なイオン注入によって、下地層１３に、ホウ素濃度すなわちエッチングレートの相対的に異なる２つの領域（ホウ素添加領域１１ａと被エッチング領域１２ａ）を作り分けている。下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要である。このため、実施形態では、工程数を削減して、コスト低減を図れる。
また、実施形態では、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層ＷＬに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。
（第２実施形態）
次に、図７（ａ）〜図８（ｂ）は、半導体装置１の製造方法の第２実施形態を表す。
基板１０上には、下地層として、図７（ａ）に示すホウ素添加シリコン層１１が形成される。ホウ素添加シリコン層１１上には、イオン注入マスクとして、レジスト１４が形成される。レジスト１４は、フォトリソグラフィによりパターニングされ、選択的に形成された開口１４ａを有する。
そして、レジスト１４をマスクにして、ホウ素添加シリコン層１１にリン（Ｐ）をイオン注入法により注入する。リン素は、ホウ素添加シリコン層１１における開口１４ａに露出している領域に選択的に注入される。
これにより、図７（ｂ）に示すように、ホウ素添加シリコン層１１においてリンが注入された領域は、ホウ素添加シリコン層１１よりも相対的にホウ素濃度が低下した被エッチング領域６１となる。ホウ素添加シリコン層１１においてレジスト１４で覆われ、リンが注入されなかった領域は、ホウ素添加領域１１ａとなる。ホウ素添加領域１１ａ及びホウ素添加シリコン層１１は、リンが注入された被エッチング領域６１よりもホウ素濃度が高い。
被エッチング領域６１は、ホウ素添加シリコン層１１の厚み方向のすべてにわたっては形成されず、被エッチング領域６１の下にはホウ素添加シリコン層１１が存在する。ホウ素添加領域１１ａは、被エッチング領域６１の周囲を囲んでいる。
次に、図７（ｃ）に示すように、被エッチング領域６１及びホウ素添加シリコン層１１上に絶縁膜４１を形成した後、その上に複数層の電極層ＷＬを含む積層体を形成する。
以降、第１実施形態と同様に工程が進められ、図８（ａ）に示すように、電極層ＷＬを含む積層体に、ホールｈが形成される。ホールｈの下端は被エッチング領域６１に達し、ホールｈの底部に被エッチング領域６１が露出する。被エッチング領域６１のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが被エッチング領域６１上に位置する。
次に、被エッチング領域６１をウェットエッチングにより除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いる。
これにより、被エッチング領域６１は、図８（ｂ）に示すように、除去される。リンが注入された被エッチング領域６１及びノンドープシリコン層４２は、ホウ素添加領域１１ａ及びホウ素添加シリコン層１１よりもホウ素濃度が低い。このホウ素濃度の差によって、被エッチング領域６１及びノンドープシリコン層４２が選択的に除去される。相対的にホウ素濃度が高いホウ素添加シリコン層１１、ホウ素添加領域１１ａ、電極層ＷＬおよび選択ゲートＳＧは除去されない。
ホウ素添加シリコン層１１及びホウ素添加領域１１ａのエッチングを確実に抑えつつ、被エッチング領域６１を選択的に除去するために、ホウ素添加シリコン層１１及びホウ素添加領域１１ａにおけるホウ素濃度は１０２０atom／ｃｍ３以上にすることが好ましく、また、被エッチング領域６１におけるリン濃度は１０２０atom／ｃｍ３以上にすることが好ましい。
被エッチング領域６１の除去により、図８（ｂ）に示すように、ホウ素添加シリコン層１１に凹部５０が形成される。１つの凹部５０につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部５０とつながり、１つのＵ字状のメモリホールＭＨが形成される。メモリホールＭＨの形成後、第１実施形態と同様の工程が進められていく。
第２実施形態においても、図７（ａ）及び（ｂ）に示すように、選択的なイオン注入によって、下地層に、ホウ素濃度すなわちエッチングレートの相対的に異なる２つの領域（ホウ素添加領域１１ａと被エッチング領域６１）を作り分けている。そのため、下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要であり、工程数を削減して、コスト低減を図れる。
また、第２実施形態においても、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層ＷＬに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。
（第３実施形態）
次に、図９（ａ）〜図１１（ｂ）は、半導体装置１の製造方法の第３実施形態を表す。
基板１０上には、図９（ａ）に示す下地層７０が形成される。下地層７０は、シリコン層７１と、このシリコン層７１上に設けられた絶縁層７２と、この絶縁層７２上に設けられたノンドープシリコン層１２とを含む。絶縁層７２は、例えばシリコン酸化層である。
ノンドープシリコン層１２上には、イオン注入マスクとして、レジスト１４が形成される。レジスト１４は、フォトリソグラフィによりパターニングされ、選択的に形成された開口１４ａを有する。
そして、レジスト１４をマスクにして、ノンドープシリコン層１２にホウ素をイオン注入法により注入する。ホウ素は、ノンドープシリコン層１２における開口１４ａに露出している領域に選択的に注入される。
これにより、図９（ｂ）に示すように、ノンドープシリコン層１２においてホウ素が注入された領域は、ホウ素を含むホウ素添加領域１１ａとなる。ノンドープシリコン層１２においてレジスト１４で覆われ、ホウ素が注入されなかった領域は、そのままノンドープシリコンの領域であり、これは被エッチング領域１２ａとなる。ホウ素添加領域１１ａは、被エッチング領域１２ａよりもホウ素濃度が高い。
ホウ素添加領域１１ａは、ノンドープシリコン層１２の厚み方向のすべてにわたって形成され、ホウ素添加領域１１ａの底部は絶縁層７２に達する。被エッチング領域１２ａの側壁はホウ素添加領域１１ａに隣接し、被エッチング領域１２ａの底部は絶縁層７２に接している。
次に、図９（ｃ）に示すように、ホウ素添加領域１１ａ及び被エッチング領域１２ａ上に絶縁膜４１を形成した後、その上に複数層の電極層ＷＬを含む積層体を形成する。
以降、第１実施形態と同様の工程が進められ、図１０（ａ）に示すように、下地層７０上の積層体にホールｈが形成される。ホールｈの下端は被エッチング領域１２ａに達し、ホールｈの底部に被エッチング領域１２ａが露出する。被エッチング領域１２ａのほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが被エッチング領域１２ａ上に位置する。
次に、被エッチング領域１２ａをウェットエッチングにより除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液を用いる。
これにより、被エッチング領域１２ａは、図１０（ｂ）に示すように、除去される。また、このとき、被エッチング領域１２ａと同じノンドープシリコンのノンドープシリコン層４２も除去される。
このエッチング時、被エッチング領域１２ａ及びノンドープシリコン層４２よりもホウ素を高濃度に含む、ホウ素添加領域１１ａ、電極層ＷＬおよび選択ゲートＳＧは除去されない。
また、ホウ素添加領域１１ａのエッチングを確実に抑えつつ、被エッチング領域１２ａを選択的に除去するために、ホウ素添加領域１１ａにおけるホウ素濃度は、１０２０atom／ｃｍ３以上にすることが好ましい。
さらに、本実施形態では、被エッチング領域１２ａの下に絶縁層７２が形成されている。絶縁層７２は、シリコンとは異物質のシリコン酸化物からなる。アルカリ系薬液に対するシリコンとシリコン酸化物とのエッチング選択比は高く、よって、絶縁層７２によって被エッチング領域１２ａの深さ方向のエッチングを確実にストップさせることができる。
被エッチング領域１２ａの除去により、図１０（ｂ）に示すように、下地層７０に凹部５０が形成される。凹部５０の周囲はホウ素添加領域１１ａで囲まれ、凹部５０の下には絶縁層７２が存在する。
１つの凹部５０につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部５０とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨの形成後、第１実施形態と同様に工程が進められる。すなわち、図１１（ａ）に示すように、電極層ＷＬ間に絶縁層２５を形成し、さらにメモリホールＭＨの内壁に、前述した電荷蓄積膜３２を含む絶縁膜３０を形成する。また、メモリホールＭＨにおける選択ゲートＳＧが露出している側壁にはゲート絶縁膜３５、３６を形成する。
さらに、メモリホールＭＨ内における絶縁膜３０及びゲート絶縁膜３５、３６の内側に、チャネルボディ２０としてシリコン膜を形成する。この後、全面エッチングにより、絶縁膜４７の表面を露出させる。
次に、フォトリソグラフィとエッチングにより、図１１（ｂ）に示すように、絶縁膜４７及び選択ゲートＳＧに、絶縁膜４６に達する溝を形成する。これにより、選択ゲートＳＧは、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳに分断される。さらに、その後、図示しないコンタクト電極、図１に示すソース線ＳＬ及びビット線ＢＬなどが形成される。
第１、第２実施形態においては、メモリストリングの下端の連結部ＪＰの下にもバックゲートＢＧであるホウ素添加シリコン層１１が存在する。第３実施形態では、連結部ＪＰの周囲にのみバックゲートＢＧであるホウ素添加領域１１ａが存在する。
第３実施形態においても、図９（ａ）及び（ｂ）に示すように、選択的なイオン注入によって、下地層７０に、ホウ素濃度すなわちエッチングレートの相対的に異なる２つの領域（ホウ素添加領域１１ａと被エッチング領域１２ａ）を作り分けている。このため、下地層のドライエッチング、犠牲膜の成膜、不要な犠牲膜を除去して下地層を平坦化するといった工程が不要であり、工程数を削減して、コスト低減を図れる。
また、第３実施形態においても、不要な犠牲膜を除去する工程がないため、下地層表面に段差が残ることがなく、上に積層される電極層ＷＬに段差が形成されない。このため、メモリセルトランジスタの電気的特性を安定させることができる。
以上述べた少なくともひとつの実施形態によれば、後のウェットエッチングで、積層体を貫通するホールを通じて除去される領域と、残される領域とを、イオン注入によって下地層に作り分ける。そして、アルカリ系薬液に対するシリコンのエッチングレートがホウ素濃度(正孔濃度)に依存することを利用して、相対的にホウ素濃度が低い領域を選択的に除去して、Ｕ字状のメモリホールを形成する。これにより、電極層を含む積層体を形成する前に下地層に対して行う工程数を削減でき、コスト低減を図れる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１１…ホウ素添加シリコン層、１１ａ…ホウ素添加領域、１２…ノンドープシリコン層、１２ａ，６１…被エッチング領域、１３，７０…下地層、１４…マスク、２０…チャネルボディ、２５…絶縁層、３０…メモリ膜、３２…電荷蓄積膜、３５，３６…ゲート絶縁膜、５０…凹部、７１…シリコン層、７２…絶縁層

Claims (6)

  1. シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、前記下地層に、ホウ素を含むホウ素添加領域と、前記ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程と、
    前記下地層上に、複数層の電極層を含む積層体を形成する工程と、
    前記積層体に、前記被エッチング領域に達する一対のホールを形成する工程と、
    エッチング液を用いて前記被エッチング領域を前記ホールを通じて除去し、前記下地層に、前記一対のホールのそれぞれの下端とつながった凹部を形成する工程と、
    前記ホールの側壁及び前記凹部の内壁に、電荷蓄積膜を含む絶縁膜を形成する工程と、
    前記ホール内及び前記凹部内における前記絶縁膜の内側に、チャネルボディを形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記下地層は、ノンドープシリコン層を有し、
    前記マスクを用いて前記ノンドープシリコン層に選択的にホウ素を注入し、前記ホウ素が注入された領域に前記ホウ素添加領域が、前記マスクで覆われ前記ホウ素が注入されなかった領域に前記被エッチング領域が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記下地層は、前記ノンドープシリコン層の下に設けられたホウ素添加シリコン層をさらに有し、
    前記被エッチング領域の下に、前記被エッチング領域よりもホウ素濃度が高い前記ホウ素添加シリコン層が存在することを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記下地層は、ホウ素添加シリコン層を有し、
    前記マスクを用いて前記ホウ素添加シリコン層に選択的にリンを注入して、前記リンが注入された領域に前記被エッチング領域が、前記マスクで覆われ前記リンが注入されなかった領域に前記ホウ素添加領域が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記被エッチング領域の下に、前記被エッチング領域よりもホウ素濃度が高い前記ホウ素添加シリコン層が存在することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記下地層は、絶縁層と、前記絶縁層上に設けられたシリコン層とを有し、
    前記シリコン層に、前記ホウ素添加領域及び前記被エッチング領域が形成され、
    前記被エッチング領域の底部は、前記絶縁層に達することを特徴とする請求項１、２または４に記載の半導体装置の製造方法。
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