CN114361106A - 存储器件、半导体结构及其制备方法 - Google Patents
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Abstract
本申请实施例涉及一种存储器件、半导体结构及其制备方法。该方法包括：提供基底，基底中开设有第一沟槽，第一沟槽的底部和侧壁形成有介质层；于介质层上形成第一导电层；去除部分第一导电层，以裸露靠近位于第一沟槽开口处的介质层，剩余的第一导电层于第一沟槽中形成第二沟槽，第二沟槽的底部的宽度小于第二沟槽的顶部的宽度；于第一沟槽内形成第二导电层；其中，第二导电层在第一导电层上的第一生长速率大于第二导电层在介质层上的第二生长速率。使得形成第二导电层的过程中不会出现第一沟槽提前封口的问题，避免了空洞的产生，提高了由第一导电层和第二导电层构成的导电结构的性能，从而提高了半导体结构的可靠性。
Description
技术领域
本申请实施例涉及半导体技术领域，特别是涉及一种存储器件、半导体结构及其制备方法。
背景技术
典型的存储器件中的导电结构制备流程中，首先，通过等离子刻蚀定义出深沟槽；其次，在深沟槽中沉积填充导电材料，再次，刻蚀去除多余的导电材料以得到导电结构。由于沟槽的深宽比较大，填充在深沟槽的导电材料中容易出现空洞(void)，这些空洞会影响后续形成的导电结构的性能，进而影响存储器件的可靠性。
为了消除导电结构中的空洞对存储器件可靠性的影响，典型的处理方式是，通过沉积-回刻-再沉积的方式来形成导电材料，通过回刻暴露出空洞可以将导电材料填充到空洞中，从而减少空洞的产生，消除空洞对导电结构性能的影响，但是该处理方式步骤繁琐，并且空洞的截面形状为椭圆形，存在未填满空洞的风险。
发明内容
本申请实施例提供了一种存储器件、半导体结构及其制备方法，可以优化导电材料的填充，达到消除导电结构中的空洞，提高导电结构性能的目的。
本申请提供一种半导体结构的制备方法，包括：
提供基底，基底中开设有第一沟槽，第一沟槽的底部和侧壁形成有介质层；
于介质层上形成第一导电层；
去除部分第一导电层，以裸露靠近位于第一沟槽开口处的介质层，剩余的第一导电层于第一沟槽中形成第二沟槽，第二沟槽的底部的宽度小于第二沟槽的顶部的宽度；
于第一沟槽内形成第二导电层；
其中，第二导电层在第一导电层上的第一生长速率大于第二导电层在介质层上的第二生长速率。
在其中一个实施例中，第一导电层和第二导电层的材料相同。
在其中一个实施例中，第一导电层和第二导电层的材料均包括金属钼。
在其中一个实施例中，采用原子层沉积工艺形成第一导电层和第二导电层。
在其中一个实施例中，原子层沉积工艺的工艺气体包括六羰基钼、五氯化钼或二氯二氧化钼中的至少一种。
在其中一个实施例中，位于第二沟槽侧壁的第一导电层的厚度小于位于第二沟槽底部的第一导电层的厚度。
在其中一个实施例中，位于第二沟槽侧壁的第一导电层的厚度自第二沟槽的底部向第二沟槽的开口位置依次降低。
在其中一个实施例中，采用干法刻蚀工艺去除部分第一导电层。
在其中一个实施例中，干法刻蚀工艺刻蚀第一导电层的第一刻蚀速率大于刻蚀介质层的第二刻蚀速率。
在其中一个实施例中，干法刻蚀工艺的腔室压力为2.5mT-6mT，刻蚀功率为400W-600W，脉冲频率为800Hz-1200Hz，工艺气体Ar的流量为100sccm-200sccm，工艺气体SF6的流量为15sccm-25sccm，工艺温度为50℃-70℃。
在其中一个实施例中，介质层的材料包括氧化物或氮化物。
在其中一个实施例中，沿侧壁延伸的方向，裸露于第一导电层的介质层的延伸长度和被第一导电层覆盖的介质层的延伸长度的比值为1/2-3/4。
在其中一个实施例中，第二沟槽的深度和第一沟槽的深度的比值小于第二沟槽的开口宽度与第一沟槽的开口宽度的比值。
本申请还提供一种半导体结构，半导体结构采用如上述任一项所述的半导体结构的制备方法制成。
本申请还提供一种存储器件，包括如上所述的半导体结构。
上述半导体结构的制备方法，包括提供基底，基底中开设有第一沟槽，第一沟槽的底部和侧壁形成有介质层；在介质层形成第一导电层；去除部分第一导电层，以裸露靠近位于第一沟槽开口处的介质层，剩余的第一导电层于第一沟槽中形成第二沟槽，第二沟槽的底部的宽度小于第二沟槽的顶部的宽度；然后在第一沟槽内形成第二导电层，其中，第二导电层在第一导电层上的第一生长速率大于第二导电层在介质层上的第二生长速率。本申请通过去除部分第一导电层暴露出位于第一沟槽开口处的介质层，得到底部的宽度小于顶部的宽度的第二沟槽，使得第一导电层中不会存在空洞，并且通过设置第二沟槽的底部宽度小于顶部宽度，并且在第一沟槽内形成在第一导电层上的第一生长速率大于在介质层上的第二生长速率的第二导电层，使得形成第二导电层的过程中不会出现第一沟槽提前封口的问题，避免了空洞的产生，提高了由第一导电层和第二导电层构成的导电结构的性能，从而提高了半导体结构的可靠性。
上述半导体结构，在制备过程中通过去除部分第一导电层暴露出位于第一沟槽开口处的介质层，得到底部的宽度小于顶部的宽度的第二沟槽，使得第一导电层中不会存在空洞，并且通过设置第二沟槽的底部宽度小于顶部宽度，并且在第一沟槽内形成在第一导电层上的第一生长速率大于在介质层上的第二生长速率的第二导电层，使得形成第二导电层的过程中不会出现第一沟槽提前封口的问题，避免了空洞的产生，提高了由第一导电层和第二导电层构成的导电结构的性能，从而提高了半导体结构的可靠性。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施中形成第一导电层后半导体结构的剖面示意图；
图3为图2对应的一实施例中形成第二沟槽后半导体结构的剖面示意图；
图4为图3对应的一实施例中形成第二导电层后半导体结构的剖面示意图；
图5为图4对应的一实施例中全面沉积后半导体结构的剖面示意图；
图6为图5对应的一实施例中形成导电结构之后半导体结构的剖面示意图。
附图标记说明：
102、基底；104、第一沟槽；106、第一导电层；108、第二沟槽；110、第二导电层；112、第三导电材料层；202、介质层；204、第三导电层。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一导电层称为第二导电层，且类似地，可将第二导电层称为第一导电层。第一导电层和第二导电层两者都是导电层，但其不是同一导电层。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例中半导体结构的制备方法的流程示意图，图2为一实施中形成第一导电层后半导体结构的剖面示意图，图3为图2对应的一实施例中形成第二沟槽后半导体结构的剖面示意图，图4为图3对应的一实施例中形成第二导电层后半导体结构的剖面示意图，如图1、图2、图3、图4所示，在本实施例中提供一种半导体结构的制备方法，包括：
S102，提供开设有第一沟槽的基底，第一沟槽的内壁形成有介质层。
具体的，如图2所示，提供基底102，基底102中开设有第一沟槽104，第一沟槽104的内壁形成有介质层202，第一沟槽104侧壁上的介质层202之间相互隔离，即第一沟槽104的底部和侧壁形成有介质层202。基底102可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底102的构成材料选用单晶硅。可以理解的是，介质层202可以是通过本领域技术人员熟知的化学气相沉积工艺、炉管工艺等成膜工艺直接形成在第一沟槽的内壁上；也可以是通过化学气相沉积工艺、炉管工艺等成膜工艺在第一沟槽内填满介质材料后，再通过光刻、刻蚀工艺去除多余的介质材料，得到由沟槽内壁上的介质材料构成的介质层202。
S104，于介质层上形成第一导电层。
具体的，在介质层202上形成第一导电层106，第一导电层106填充在第一沟槽104中，且延第一沟槽104的侧壁延伸覆盖在基底102上，通过形成介质层202可以避免第一导电层106中的导电粒子扩散到基底102中。
在其中一个实施例中，第一导电层106位于介质层202的表面上，即第一导电层106的下表面与介质层202的上表面相接触。
S106，去除部分第一导电层，于第一沟槽中形成底部宽度小于顶部宽度的第二沟槽。
具体的，如图3所示，去除部分第一导电层106，以裸露靠近位于第一沟槽104开口处的介质层202，剩余的第一导电层106于第一沟槽104中形成第二沟槽108，第二沟槽108的底部的宽度W1小于第二沟槽108的顶部的宽度W2。可以理解的是，我们可以将位于第一沟槽104侧壁的第一导电层106分为位于第一沟槽104开口处需要全部去除的第一部分的第一导电层106和靠近第一沟槽104底部至少需要部分保留的第二部分的第一导电层106，采用本领域技术人员熟知的干法刻蚀工艺和/或湿法刻蚀工艺去除第一部分的第一导电层106后，暴露出第一部分第一导电层106下的介质层202，此时第二部分的第一导电层106和第一沟槽104底部的第一导电层106构成第二沟槽108。可以理解的是，在去除部分第一导电层106的过程中，可以在去除第一部分的第一导电层106的过程中可以同时去除第一沟槽104底部部分厚度的第一导电层106，也可以不去除第一沟槽104底部的第一导电层106。通过去除部分第一导电层106，裸露靠近位于第一沟槽104开口处的介质层202，得到由剩余的第一导电层106于第一沟槽104中形成的第二沟槽108，使得剩余的第一导电层106中不会有空洞的产生，并且第二沟槽108的底部的宽度W1小于第二沟槽108的顶部的宽度W2，使得后续形成第二导电层时，需要填充的沟槽开口大底部小，不易产生空洞。
S108，于第一沟槽内形成第二导电层。
具体的，如图4所示，在第一沟槽104中填充形成第二导电层110，其中，第二导电层110在第一导电层106上的第一生长速率V1大于第二导电层110在介质层202上的第二生长速率V2。因第一沟槽104中已经填充一定厚度的第一导电层106，使得形成第二导电层110时，需要填充的第一沟槽104的深宽比降低，降低了空洞产生的概率，同时，第二沟槽108的底部的宽度W1小于第二沟槽108的顶部的宽度W2，进一步降低了在第一沟槽104中(第一导电层106上)形成的第二导电层110内空洞的形成概率，从而达到提高有第一导电层106和第二导电层110构成的导电结构的性能，提高半导体结构的可靠性的目的。在实际应用中，可以根据工艺需要设置第一导电层106的厚度、第二导电层110的厚度以及第二沟槽108的底部的宽度W1和第二沟槽108的顶部的宽度W2的差值。
上述半导体结构的制备方法，包括提供基底，基底中开设有第一沟槽，第一沟槽的底部和侧壁形成有介质层；在介质层形成第一导电层；去除部分第一导电层，以裸露靠近位于第一沟槽开口处的介质层，剩余的第一导电层于第一沟槽中形成第二沟槽，第二沟槽的底部的宽度小于第二沟槽的顶部的宽度；然后在第一沟槽内形成第二导电层，其中，第二导电层在第一导电层上的第一生长速率大于第二导电层在介质层上的第二生长速率。本申请通过去除部分第一导电层暴露出位于第一沟槽开口处的介质层，得到底部的宽度小于顶部的宽度的第二沟槽，使得第一导电层中不会存在空洞，并且通过设置第二沟槽的底部宽度小于顶部宽度，并且在第一沟槽内形成在第一导电层上的第一生长速率大于在介质层上的第二生长速率的第二导电层，使得形成第二导电层的过程中不会出现第一沟槽提前封口的问题，避免了空洞的产生，提高了由第一导电层和第二导电层构成的导电结构的性能，从而提高了半导体结构的可靠性。
在其中一个实施例中，介质层202沿第一沟槽104的侧壁延伸覆盖在基底102上，在避免第一导电层106中的导电离子扩散到基底102内的同时，避免步骤S106对基底102的损伤。
在其中一个实施例中，步骤S104和步骤S106之间还包括：采用化学机械研磨工艺去除基底102表面的部分第一导电层106，使得第一导电层106的表面平整，便于后续工艺的进行。
在其中一个实施例中，第一导电层106和第二导电层110的材料不同。可以理解的是，第一导电层106和第二导电层110的材料之间具有良好的晶格匹配性，或者第一导电层106和第二导电层110至今具有粘附层(图中未示出)，且第二导电层110在粘附层上的生长速率大于在介质层202上的生长速率，该设置起到改善第一导电层106和第二导电层110的结合性能，防止出现分层开裂的目的。
在其中一个实施例中，第一导电层106和第二导电层110的材料相同，通过该设置，可以避免第一导电层106和第二导电层110之间出现分层开裂的问题。
在其中一个实施例中，第一导电层106和第二导电层110的材料均包括金属钼。
在其中一个实施例中，采用原子层沉积工艺形成第一导电层106和第二导电层110。
在其中一个实施例中，原子层沉积工艺的工艺气体包括六羰基钼、五氯化钼或二氯二氧化钼中的至少一种。
在其中一个实施例中，位于第二沟槽108侧壁的第一导电层106的厚度小于位于第二沟槽108底部的第一导电层106的厚度，达到进一步降低形成第二导电层110过程中空洞出现的概率的目的。
在其中一个实施例中，位于第二沟槽108侧壁的第一导电层106的厚度自第二沟槽108的底部向第二沟槽106的开口位置依次降低。
如图3所示，在其中一个实施例中，沿侧壁延伸的方向，裸露于第一导电层106的介质层202的延伸长度和被第一导电层106覆盖的介质层202的延伸长度的比值为1/2-3/4。即第一沟槽104的开口位置与第二沟槽108的开口位置之间的距离D1和第二沟槽108的开口位置与第一沟槽104的底部之间的距离D2的比值为0.5-0.75，例如0.5、0.6、0.7、0.75，示例性的，距离D1与距离D2的比值为65/75。
继续参考图3，在其中一个实施例中，第二沟槽108的深度D3和第一沟槽104的深度D4的比值小于第二沟槽108的开口宽度W2与第一沟槽104的开口宽度W3的比值，从而能够减小在形成第二导电层110过程中产生空洞的概率，同时能够减小第二导电层的填充难度。
在其中一个实施例中，采用干法刻蚀工艺去除部分第一导电层106。
在其中一个实施例中，干法刻蚀工艺刻蚀第一导电层106的第一刻蚀速率V1大于刻蚀介质层202的第二刻蚀速率V2。具体的，去除部分第一导电层106的刻蚀工艺中，刻蚀去除第一导电层106的第一刻蚀速率V1大于刻蚀去除介质层202的第二刻蚀速率V2，通过该设置，可以避免去除部分第一导电层106过程中对介质层202的损伤。可以理解的是，刻蚀去除第一导电层106的第一刻蚀速率V1同时大于刻蚀去除基底102的第三刻蚀速率V3。通过该设置，可以避免去除部分第一导电层106过程中对基底102的损伤。
在其中一个实施例中，干法刻蚀工艺的腔室压力为2.5mT-6mT，例如2.5mT、2.7mT、2.9mT、3mT、3.5mT、3.7mT、3.9mT、4.0mT、4.3mT、4.5mT、4.7mT、4.9mT、5.0mT、5.5mT、5.7mT、5.9mT、6.0mT；刻蚀功率为400W-600W，例如400W、430W、450W、470W、490W、500W、530W、550W、570W、590W、600W；脉冲频率为800Hz-1200Hz，例如800Hz、830Hz、850Hz、870Hz、890Hz、900Hz、950Hz、970Hz、990Hz、1000Hz、1100Hz、1200Hz；工艺气体Ar的流量为100sccm-200sccm，例如100sccm、110sccm、130sccm、150sccm、170sccm、190sccm、200sccm；工艺气体SF6的流量为15sccm-25sccm，例如15sccm、17sccm、19sccm、20sccm、21sccm、22sccm、24sccm、25sccm；工艺温度为50℃-70℃，例如50℃、53℃、55℃、57℃、59℃、60℃、63℃、65℃、67℃、69℃、70℃。
在其中一个实施例中，介质层的材料包括氧化物或氮化物。示例性的，介质层202的材料包括氧化物、氮化物、氮氧化物中的至少一种，例如介质层202的材料为氮化硅、二氧化硅、氮氧化硅中的至少一种。
在其中一个实施中，介质层202的材料为二氧化硅，采用热氧化工艺在第一沟槽的侧壁形成二氧化硅层，进而简化工艺步骤。
如图4所示，在其中一个实施例中，第二导电层110的上表面低于第一沟槽104的开口。
图5为图4对应的一实施例中全面沉积后半导体结构的剖面示意图，如图5所示，在其中一个实施例中，步骤S108之后还包括于第一沟槽104中形成第三导电材料层112，第三导电材料层112填满第一沟槽104，且延第一沟槽104的侧壁延伸覆盖在基底102上。示例性的，第三导电材料层112至少与第一导电层106、第二导电层110中的一种具有相同的材料。
图6为图5对应的一实施例中形成导电结构之后半导体结构的剖面示意图，如图6所示，在其中一个实施例中，半导体结构的制备方法还包括去除多余的第三导电材料层112，得到位于第一沟槽中的第三导电层204，其中，第一导电层104、第二导电层110和第三导电层204共同构成半导体结构的导电结构。具体的，采用化学机械研磨工艺和刻蚀工艺去除多余的第三导电材料层112。示例性的，去除多余的第三导电材料层112的同时，去除基底102上多余的第一导电层104、第二导电层110(介质层202)。
在其中一个实施例中，第三导电层204的上表面低于第一沟槽104的开口。示例性的，半导体结构包括存储器件，导电结构为存储器件中的埋入式字线结构或埋入式位线结构。
在另一个实施例中，第三导电层204的上表面与第一沟槽104的开口相齐平。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还提供一种半导体结构，半导体结构采用如上述任一项所述的半导体结构的制备方法制成。
在其中一个实施例中，半导体结构包括双极性晶体管或场效应晶体管。
上述半导体结构，在制备过程中通过去除部分第一导电层暴露出位于第一沟槽开口处的介质层，得到底部的宽度小于顶部的宽度的第二沟槽，使得第一导电层中不会存在空洞，并且通过设置第二沟槽的底部宽度小于顶部宽度，并且在第一沟槽内形成在第一导电层上的第一生长速率大于在介质层上的第二生长速率的第二导电层，使得形成第二导电层的过程中不会出现第一沟槽提前封口的问题，避免了空洞的产生，提高了由第一导电层和第二导电层构成的导电结构的性能，从而提高了半导体结构的可靠性。
本申请还提供一种存储器件，包括如上所述的半导体结构。
本申请还提供一种电子设备，包括如上所述的半导体结构。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底中开设有第一沟槽，所述第一沟槽的底部和侧壁形成有介质层；
于所述介质层上形成第一导电层；
去除部分所述第一导电层，以裸露靠近位于所述第一沟槽开口处的所述介质层，剩余的所述第一导电层于所述第一沟槽中形成第二沟槽，所述第二沟槽的底部的宽度小于所述第二沟槽的顶部的宽度；
于所述第一沟槽内形成第二导电层；
其中，所述第二导电层在所述第一导电层上的第一生长速率大于所述第二导电层在所述介质层上的第二生长速率。
2.根据权利要求1所述的制备方法，其特征在于，所述第一导电层和所述第二导电层的材料相同。
3.根据权利要求2所述的制备方法，其特征在于，所述第一导电层和所述第二导电层的材料均包括金属钼。
4.根据权利要求3所述的制备方法，其特征在于，采用原子层沉积工艺形成所述第一导电层和所述第二导电层。
5.根据权利要求4所述的制备方法，其特征在于，所述原子层沉积工艺的工艺气体包括六羰基钼、五氯化钼或二氯二氧化钼中的至少一种。
6.根据权利要求1所述的制备方法，其特征在于，位于所述第二沟槽侧壁的所述第一导电层的厚度小于位于所述第二沟槽底部的所述第一导电层的厚度。
7.根据权利要求1所述的制备方法，其特征在于，位于所述第二沟槽侧壁的所述第一导电层的厚度自所述第二沟槽的底部向所述第二沟槽的开口位置依次降低。
8.根据权利要求1所述的制备方法，其特征在于，采用干法刻蚀工艺去除部分所述第一导电层。
9.根据权利要求8所述的制备方法，其特征在于，所述干法刻蚀工艺刻蚀所述第一导电层的第一刻蚀速率大于刻蚀所述介质层的第二刻蚀速率。
10.根据权利要求8所述的制备方法，其特征在于，所述干法刻蚀工艺的腔室压力为2.5mT-6mT，刻蚀功率为400W-600W，脉冲频率为800Hz-1200Hz，工艺气体Ar的流量为100sccm-200sccm，工艺气体SF6的流量为15sccm-25sccm，工艺温度为50℃-70℃。
11.根据权利要求1所述的制备方法，其特征在于，所述介质层的材料包括氧化物或氮化物。
12.根据权利要求1所述的制备方法，其特征在于，沿所述侧壁延伸的方向，裸露于所述第一导电层的所述介质层的延伸长度和被所述第一导电层覆盖的所述介质层的延伸长度的比值为1/2-3/4。
13.根据权利要求1-12任一项所述的制备方法，其特征在于，所述第二沟槽的深度和所述第一沟槽的深度的比值小于所述第二沟槽的开口宽度与所述第一沟槽的开口宽度的比值。
14.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1-13任一项所述的制备方法制成。
15.一种存储器件，其特征在于，所述存储器件包括如权利要求14所述的半导体结构。
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