CN114023690A - 半导体器件及其制备方法 - Google Patents

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宋欢欢
梁金娥
刘长振
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Abstract

本发明提供一种半导体器件的制备方法，包括：提供一其上形成有多个栅极结构和沟槽的衬底；形成阻挡层；采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；以第一沉积速率形成第一层间介质层以及以第二沉积速率形成第二层间介质层。本发明还提供一种半导体器件。本申请通过采用选择性刻蚀工艺刻蚀沟槽侧壁上的部分阻挡层来改善沟槽的形貌，使得沟槽的开口呈倒八字型，从而减小沟槽的深宽比。进一步的，本申请通过按不同的沉积速率分两步分别在深宽比减小后的沟槽中沉积第一层间介质层和第二层间介质层，可以避免第一层间介质层和第二层间介质层在沟槽中出现空洞缺陷的情况，提高了器件的良率。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体器件制造技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
Eflash产品发展过程中会不断增加电路元件的密度，并且期望很多电路元件之间互连以及和衬底互连，又不会互相产生寄生作用。通过提供填满层间介质层的间隙(gap)以物理性且电性隔离元件通常可阻止不当的交互作用。但伴随着对超大规模集成电路高集成度和高性能的需求的增加，Eflash产品向着更小特征尺寸的技术节点发展，使得间隙宽度也相应地缩小，间隙深宽比亦随之提高。
但是间隙的深宽比提高了之后，高深宽比的间隙容易造成Eflash产品中在栅极结构之间的间隙中沉积的阻挡层的轮廓/剖面较差，导致Overhang严重，从而在该间隙中的阻挡层上继续沉积层间介质层之后，发现层间介质层容易存在空洞缺陷的问题，从而导致器件失效。
发明内容
本申请提供了一种半导体器件及其制备方法，可以解决在高深宽比的沟槽中沉积的层间介质层存在空洞缺陷的问题。
一方面，本申请实施例提供了一种半导体器件的制备方法，包括：
提供一衬底，所述衬底上形成有多个栅极结构，相邻的所述栅极结构之间形成有沟槽；
形成阻挡层，所述阻挡层覆盖所述栅极结构和所述沟槽的侧壁和底壁；
采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；
以第一沉积速率形成第一层间介质层，所述第一层间介质层覆盖所述阻挡层以及填充所述沟槽；以及，
以第二沉积速率形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层。
可选的，在所述半导体器件的制备方法中，采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层的步骤包括：
利用NF3和NH3在反应腔中反应生成第一刻蚀剂NH4F和第二刻蚀剂NH4F·HF；
利用所述第一刻蚀剂NH4F和所述第二刻蚀剂NH4F·HF对所述沟槽侧壁上的部分所述阻挡层进行刻蚀；以及，
对所述衬底、所述栅极结构和所述阻挡层执行退火工艺。
可选的，在所述半导体器件的制备方法中，采用选择性刻蚀工艺刻蚀的所述沟槽侧壁上的所述阻挡层的厚度为
Figure BDA0003323986350000021
可选的，在所述半导体器件的制备方法中，所述沟槽任意一侧的侧壁顶部所在的直线与竖直方向的直线构成的夹角大于0°并且小于90°。
可选的，在所述半导体器件的制备方法中，所述沟槽任意一侧的侧壁顶部所在的直线与竖直方向的直线构成的夹角为30°～60°。
可选的，在所述半导体器件的制备方法中，所述阻挡层的材质为氮化硅。
可选的，在所述半导体器件的制备方法中，所述阻挡层的厚度为
Figure BDA0003323986350000022
可选的，在所述半导体器件的制备方法中，采用高密度等离子体增强型化学气相沉积工艺形成所述第一层间介质层和所述第二层间介质层，并且所述第二沉积速率大于所述第一沉积速率。
可选的，在所述半导体器件的制备方法中，所述第一层间介质层的厚度为
Figure BDA0003323986350000023
所述第二层间介质层的厚度为
Figure BDA0003323986350000024
另一方面，本申请实施例还提供了一种半导体器件，包括：
衬底，所述衬底上形成有多个栅极结构，相邻的所述栅极结构之间形成有沟槽；
阻挡层，所述阻挡层覆盖所述栅极结构和所述沟槽的侧壁和底壁，并且所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；
第一层间介质层，所述第一层间介质层覆盖所述阻挡层以及填充所述沟槽；以及，
第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层。
本申请技术方案，至少包括如下优点：
本申请通过采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层来改善所述沟槽的形貌，使得所述沟槽的开口呈倒八字型，从而减小所述沟槽的深宽比，避免了后续沉积第一层间介质层和第二层间介质层时，所述沟槽中的第一层间介质层和第二层间介质层出现空洞缺陷的情况，从而提高了器件的可靠性和良率。
进一步的，本申请通过按不同的沉积速率分两步分别在深宽比减小后的沟槽中沉积所述第一层间介质层和所述第二层间介质层，可以避免所述第一层间介质层和所述第二层间介质层在所述沟槽中出现空洞缺陷的情况，提高了所述第一层间介质层和所述第二层间介质层的厚度均匀性和晶体质量，从而提高了器件的可靠性和良率。
此外，本申请通过利用较快的第二速率沉积所述第二层间介质层，可以在提高了第二层间介质层的厚度均匀性和晶体质量的同时，提高器件制备效率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的半导体器件的制备方法的流程图；
图2-图6是本发明实施例的制备半导体器件的各工艺步骤中的半导体结构示意图；
其中，附图标记说明如下：
100-衬底，110-栅极结构，120-阻挡层，131-第一层间介质层，132-第二层间介质层，200-沟槽。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
一方面，本申请实施例提供了一种半导体器件的制备方法，参考图1，图1是本发明实施例的半导体器件的制备方法的流程图，所述半导体器件的制备方法包括：
S10：提供一衬底，所述衬底上形成有多个栅极结构，相邻的所述栅极结构之间形成有沟槽；
S20：形成阻挡层，所述阻挡层覆盖所述栅极结构和所述沟槽的侧壁和底壁；
S30：采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；
S40：以第一沉积速率形成第一层间介质层，所述第一层间介质层覆盖所述阻挡层以及填充所述沟槽；
S50：以第二沉积速率形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层。
具体的，请参考图2-图6，图2-图6是本发明实施例的制备半导体器件的各工艺步骤中的半导体结构示意图。
首先，如图2所示，提供一衬底100，所述衬底100上形成有多个栅极结构110，相邻的所述栅极结构110之间形成有沟槽200。具体的，所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述衬底100也可以是砷化镓、硅稼化合物等，所述衬底100还可以具有绝缘层上硅或硅上外延层结构；所述衬底100还可以是其它半导体材质，这里不再一一列举。所述衬底100中也可以形成有多个有源区和浅沟槽隔离结构(STI)。所述栅极结构110可以包括依次堆叠的栅氧化层和多晶硅栅。所述栅极结构110之间的衬底表面上形成的所述沟槽200的深宽比可以为18～22，可以看出，所述沟槽200的深度远大于所述沟槽200的宽度，并且所述沟槽200的侧壁几乎垂直于所述沟槽200的底壁。
然后，如图3所示，形成阻挡层120，所述阻挡层120覆盖所述栅极结构110和所述沟槽200的侧壁和底壁。具体的，所述阻挡层120的材质可以为氮化硅，所述阻挡层120的厚度可以为
Figure BDA0003323986350000051
本实施例可以采用CVD工艺或PVD工艺等现有工艺沉积所述阻挡层120。所述沉积所述阻挡层120之后，所述沟槽的深宽比会进一步增大。
接着，如图4所示，采用选择性刻蚀工艺刻蚀所述沟槽200侧壁上的部分所述阻挡层120以使所述沟槽200的开口呈倒八字型。具体的，采用选择性刻蚀工艺刻蚀所述沟槽200侧壁上的部分所述阻挡层120的步骤包括：
第一步骤：利用NF3和NH3在反应腔中反应生成第一刻蚀剂NH4F和第二刻蚀剂NH4F·HF；
第二步骤：利用所述第一刻蚀剂NH4F(活性粒子)和所述第二刻蚀剂NH4F·HF(活性粒子)对所述沟槽200侧壁上的部分所述阻挡层120进行刻蚀，所述第一刻蚀剂NH4F和所述第二刻蚀剂NH4F·HF与氮化硅(阻挡层120)发生化学反应会生成一种化合物(固态)。本实施例可以选择性刻蚀
Figure BDA0003323986350000052
的所述阻挡层120以使所述沟槽200侧壁顶部的直角变为圆角以及所述沟槽200侧壁上的阻挡层120趋于平坦，使得所述沟槽200的开口呈倒八字型。所述沟槽任意一侧的侧壁上任意一点所在的直线与竖直方向的直线构成的夹角α大于0°并且小于90°，优选的，所述沟槽任意一侧的侧壁顶部位置任意一点的所在的直线与竖直方向的直线构成的夹角α大于0°并且小于90°。较佳的，所述沟槽任意一侧的侧壁顶部位置任意一点的所在的直线与竖直方向的直线构成的夹角α是30°～60°，此时对应地，所述沟槽200的开口的夹角为60°～120°。
第三步骤：对所述衬底100、所述栅极结构110和所述阻挡层120执行退火工艺。具体的。所述退火工艺的温度可以为800℃～1200℃，高温使得第二步骤中生成的化合物(固态)发生升华，得到多种气态的化学物质。
较佳的，在执行退火工艺之后，本实施例的选择性刻蚀工艺还可以包括：抽走反应腔中的多种气态的化学物质，从而完成对所述阻挡层120的选择性刻蚀。发明人实验发现，本实施例的选择性刻蚀工艺的选择比大约是1.47，刻蚀速度较快并且比较稳定，本实施例提供的选择性刻蚀工艺可以选择性改善所述沟槽200开口的形貌。
本申请通过采用选择性刻蚀工艺刻蚀所述沟槽200侧壁上的部分所述阻挡层120来改善所述沟槽200的形貌，使得所述沟槽200的开口呈倒八字型，从而减小所述沟槽200的深宽比，避免了后续沉积第一层间介质层131和第二层间介质层132时，所述沟槽200中的第一层间介质层131和第二层间介质层132出现空洞缺陷的情况，从而提高了器件的可靠性和良率。
进一步的，如图5所示，以第一沉积速率形成第一层间介质层131，所述第一层间介质层131覆盖所述阻挡层120以及填充所述沟槽200。具体的，采用高密度等离子体增强型化学气相沉积工艺形成所述第一层间介质层131，所述第一层间介质层131的厚度可以为
Figure BDA0003323986350000061
最后，如图6所示，以第二沉积速率形成第二层间介质层132，所述第二层间介质层132覆盖所述第一层间介质层131。采用高密度等离子体增强型化学气相沉积工艺形成所述第二层间介质层132，所述第二层间介质层132的厚度可以为
Figure BDA0003323986350000062
本实施例中，形成所述第二层间介质层132第二沉积速率大于形成所述第二层间介质层132的第一沉积速率。本申请通过按不同的沉积速率分两步分别在深宽比减小后的沟槽200中沉积所述第一层间介质层131和所述第二层间介质层132，可以避免所述第一层间介质层131和所述第二层间介质层132在所述沟槽200中出现空洞缺陷的情况，提高了所述第一层间介质层131和所述第二层间介质层132的厚度均匀性和晶体质量，从而进一步提高了器件的可靠性和良率。进一步的，利用较快的第二速率沉积更厚的所述第二层间介质层132，可以在提高第二层间介质层132的厚度均匀性和晶体质量的同时提高器件的制备效率。
基于同一发明构思，本申请实施例还提供了一种半导体器件，请参考图6，所述半导体器件包括：衬底100、阻挡层120、第一层间介质层131和第二层间介质层132，其中，所述衬底100上形成有多个栅极结构110，相邻的所述栅极结构110之间形成有沟槽200；所述阻挡层120覆盖所述栅极结构110和所述沟槽200的侧壁和底壁，并且所述沟槽200侧壁上的部分所述阻挡层120以使所述沟槽200的开口呈倒八字型；所述第一层间介质层131覆盖所述阻挡层120以及填充所述沟槽200；所述第二层间介质层132覆盖所述第一层间介质层131。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底上形成有多个栅极结构，相邻的所述栅极结构之间形成有沟槽；
形成阻挡层，所述阻挡层覆盖所述栅极结构和所述沟槽的侧壁和底壁；
采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；
以第一沉积速率形成第一层间介质层，所述第一层间介质层覆盖所述阻挡层以及填充所述沟槽；以及，
以第二沉积速率形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用选择性刻蚀工艺刻蚀所述沟槽侧壁上的部分所述阻挡层的步骤包括：
利用NF3和NH3在反应腔中反应生成第一刻蚀剂NH4F和第二刻蚀剂NH4F·HF；
利用所述第一刻蚀剂NH4F和所述第二刻蚀剂NH4F·HF对所述沟槽侧壁上的部分所述阻挡层进行刻蚀；以及，
对所述衬底、所述栅极结构和所述阻挡层执行退火工艺。
3.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用选择性刻蚀工艺刻蚀的所述沟槽侧壁上的所述阻挡层的厚度为
Figure FDA0003323986340000011
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述沟槽任意一侧的侧壁顶部所在的直线与竖直方向的直线构成的夹角大于0°并且小于90°。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述沟槽任意一侧的侧壁顶部所在的直线与竖直方向的直线构成的夹角为30°～60°。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述阻挡层的材质为氮化硅。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述阻挡层的厚度为
Figure FDA0003323986340000012
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用高密度等离子体增强型化学气相沉积工艺形成所述第一层间介质层和所述第二层间介质层，并且所述第二沉积速率大于所述第一沉积速率。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一层间介质层的厚度为
Figure FDA0003323986340000021
所述第二层间介质层的厚度为
Figure FDA0003323986340000022
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底上形成有多个栅极结构，相邻的所述栅极结构之间形成有沟槽；
阻挡层，所述阻挡层覆盖所述栅极结构和所述沟槽的侧壁和底壁，并且所述沟槽侧壁上的部分所述阻挡层以使所述沟槽的开口呈倒八字型；
第一层间介质层，所述第一层间介质层覆盖所述阻挡层以及填充所述沟槽；以及，
第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层。
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