CN101894789B - 隔离结构的制造方法 - Google Patents
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Abstract
本发明一实施例提供一种隔离结构的制造方法，包括：提供一基底；于该基底的一顶表面中形成一沟槽；于该沟槽中部分填充一第一氧化硅；将该第一氧化硅的一表面暴露于一气相混合物，该气相混合物包括NH3及一含氟化合物；将该基底加热至介于100℃至200℃的一温度；以及于该沟槽中填充一第二氧化硅，以使所形成的该隔离结构不具有空隙。
Description
技术领域
本发明涉及集成电路的制造，且特别涉及具有隔离结构(isolationstructure)的电子元件。
背景技术
由于集成电路电子元件中的元件的缩小化主导着半导体工业，有源区(active regions)的宽度(width)与间距(pitch)逐渐变得更小，因而使用公知的局部硅氧化(local oxidation of silicon，LOCOS)隔离技术会遭遇问题。浅沟槽隔离(STI)被认为是较为可行的隔离技术，这是因为浅沟槽隔离相对于局部硅氧化而言，造成相对小的鸟嘴特征(bird’s beak characteristic)。
公知的浅沟槽绝缘工艺一般包括：在半导体基底的上表面上形成垫氧化层(pad oxide)；于半导体基底上形成硬掩模层，其包括氮化物(例如氮化硅)，并通常具有大于600
的厚度；于硬掩模层中形成开口；进行非等向性蚀刻以于半导体基底中形成沟槽；于沟槽中形成热氧化衬层(thermal oxide liner)，并接着于沟槽中填充作为绝缘材料的氧化硅；于硬掩模层上形成过度沉积物(overburden)。已广泛地使用化学气相沉积(CVD)以于沟槽中沉积氧化硅。在沉积期间，氧化硅将于沟槽的顶角落(top comers)上聚集，而过度沉积物将形成于顶角落。一般，这些过度沉积物成长在一起的速度快于沟槽的填充，而于填充间隙(gap)的介电材料中造成空隙(void)。
图1显示具有空隙18的浅沟槽隔离结构19的局部剖面图。垫氧化层12位于基底10的表面上，且硬掩模层14位于垫氧化层12之上。具有空隙18的氧化硅层16位于基底10之上，且部分的氧化硅层16埋藏于基底10之中。空隙18在许多方面是个问题。例如，于沟槽的填充中任何空隙18的存在可于后续工艺期间变成多晶硅及/或金属的容器，因而增加元件不稳定及/或元件失败的可能性。
因此，业界急需自隔离结构的制作早期便不具有空隙于氧化硅层之中的隔离结构制造方法。
发明内容
为克服现有技术缺陷，本发明一实施例提供一种隔离结构的制造方法，包括：提供一基底；于该基底的一顶表面中形成一沟槽；于该沟槽中部分填充一第一氧化硅；将该第一氧化硅的一表面暴露于一气相混合物，该气相混合物包括NH3及一含氟化合物；将该基底加热至介于100℃至200℃的一温度；以及于该沟槽中填充一第二氧化硅，以使所形成的该隔离结构不具有空隙。
附图说明
图1显示具有空隙的浅沟槽隔离结构的局部剖面图。
图2a-图2i显示在本发明一实施例的电子元件的工艺中，隔离结构的一系列工艺剖面图。
图3显示具有使用图2a-图2i所制造的隔离结构的电子元件的剖面图。
并且，上述附图中的附图标记说明如下：
10、20～基底；
12、22、22a～垫氧化层；
14、24、24a～硬掩模层；
16、30、30a、30b、30c、30d～氧化硅层；
18～空隙；
19～浅沟槽绝缘结构；
26～开口；
28～沟槽；
32～悬突；
34～气相混合物；
36～反应产物；
38～隔离结构；
400～金属氧化物半导体晶体管；
402～源极/漏极区；
404～栅极介电层；
406～栅极电极；
408～间隙壁。
具体实施方式
以下，将详细讨论本发明实施例的形成与使用方式。然应注意的是，实施例提供许多可应用于广泛应用面的发明特点。所讨论的特定实施例仅为举例说明制作与使用本发明实施例的特定方式，不可用以限制本发明实施例的范围。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。此外，在本说明书中，可能于不同实施例之间重复使用部分的标号。标号的重复仅为简化与清楚化说明书的叙述，不一定代表不同实施例之间具有关联性。
图2a-图2i显示在本发明一实施例的电子元件的工艺中，隔离结构的一系列工艺剖面图。请参照图2a，提供基底20。在一实施例中，基底20包括结晶结构的硅基底，例如是晶片。在其他实施例中，基底20可包括其他的元素半导体(elementary semiconductors)，例如锗及钻石(diamond)。或者，基底20可包括化合物半导体(compound semiconductors)，例如碳化硅、砷化镓、砷化铟、或磷化铟。基底20可包括各种掺杂结构(doping configuration)，取决于设计需求，其例如为p型基底或n型基底。再者，基底20可包括外延层(epi layer)、及/或可为了增进效能而被施加应变、及/或可包括绝缘层上覆硅(silicon-on-insulator，SOI)结构。
请继续参照图2a，于基底20的顶表面上形成垫氧化层22。垫氧化层22较佳为通过热氧化工艺所成长的氧化硅层，其具有约80
至约150
的厚度。例如，垫氧化层22可通过快速热氧化(rapid thermal oxidation，RTO)工艺而成长，或者于公知包括氧的退火工艺中形成。于垫氧化层22上形成硬掩模层24，其例如为氮化硅层或氮氧化硅层。硬掩模层24可例如通过化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)工艺、或扩散工艺而沉积。所形成的硬掩模层24较佳具有约60C
至约1500
的厚度。
请参照图2b，在形成硬掩模层24之后，于硬掩模层24上形成图案化光敏层(pattemed photo-sensitive layer)(未显示)。例如，可使用反应性离子蚀刻(reactive ion etching，RIE)来非等向性地蚀刻穿过硬掩模层24及垫氧化层22以于硬掩模层24a及垫氧化层22a中形成开口26，其露出部分的基底20。
请参照图2c，在于硬掩模层24a与垫氧化层22a中形成开口26之后，蚀刻基底20所露出的部分以形成沟槽28，其于基底20中具有介于约300
至约3000的预定深度。沟槽28较佳被蚀刻成具有倾斜的沟槽侧壁，且较佳于圆滑顶部与底部圆滑角落之间具有介于约80°至约90°之间的角度以最小化应力。在形成沟槽28之后，接着剥除图案化光敏层。
请参照图2d，在形成沟槽28之后，可于基底20上大抵顺应性形成衬层(liner layer)(未显示)，其中衬层包括沿着沟槽28的侧壁。衬层为由热氧化工艺或化学气相沉积工艺所形成的介电层，例如是氧化层、氮化层、氮氧化层、或前述的组合。衬层较佳可具有约30
至约200
的厚度。在一些实施例中，衬层的提供是为了减低对由上述开口蚀刻工艺所产生的沟槽28的表面的伤害。在一些实施例中，不使用衬层。
仍请参照图2d，在形成衬层之后，于衬层上形成第一氧化硅层30，其部分填充沟槽28与开口26。换言之，第一氧化硅层30形成于沟槽28与开口26的侧壁上以形成具有悬突(overhang)32结构的狭隘的(constricted)开口，其于第一氧化硅层30沉积于沟槽28与开口26时导致遮蔽效应(shadowingeffect)。
第一氧化硅层30较佳可使用高密度等离子体化学气相沉积(high-densityplasma chemical vapor deposition，HDP-CVD)工艺而形成。高密度等离子体化学气相沉积工艺相较于其他的化学气相沉积工艺可形成纯的氧化物，且较佳与基底20接触者能为更纯的氧化物。例如，第一氧化硅层30可在低频率功率低于5000W、高频功率低于3500W、压力低于10mTorr、与温度为约500℃至约1000℃的条件下，使用硅烷(silane)及氧作为反应前驱物(reactingprecursor)而沉积。第一氧化硅层30较佳被形成至具有约300
至约2000
的厚度。
请继续参照图2d，在沟槽28与开口26中形成第一氧化硅层30之后，可进行退火工艺(anneal process)以增加第一氧化硅层30的密度。退火工艺可导致衬层(未显示)及第一氧化硅层30之间的任何一界面被移除。退火工艺例如可于炉子(furnace)、快速热工艺(rapid thermal process，RTP)系统、或其他热系统中进行，上述热系统适于对第一氧化硅层30提供热处理(thermaltreatment)以获得所需的薄膜品质。在一些实施例中，退火工艺可于包含氮气、惰性气体、或其他大抵不会与第一氧化硅层30反应的气体环境下的快速热工艺系统中，以约1000℃的温度进行约20秒。在一些实施例中，不进行退火工艺。
请参照图2e，在形成第一氧化硅层30的制成之后，使用气相蚀刻工艺(vapor phase etching process)以移除悬突32结构。气相蚀刻工艺开始于将图2d所示的结构导入密封的反应室(sealed chamber)中，其中气相蚀刻工艺使用气相的反应物(gas phase reactants)。蚀刻工艺是自我限制的(self-limiting)，其中所移除材料的量取决于所导进反应室中的气相反应物的量。在一些实施例中，本说明书中所采用的气相蚀刻工艺包括气相混合物(vapor mixture)34，其至少包括NH3及含氟化合物(fluorine-containing compound)，其分别用作催化剂及蚀刻剂。含氟化合物可为选自由HF与NF3所组成的族群的化合物。
在一实施例中，气相混合物34包括HF及NH3。NH3及HF的气相混合物中NH3与HF的比值包括介于约0.1至10之间，且比例较佳为1份的NH3对1份的HF。在其他实施例中，气相混合物34包括NH3与NF3。NH3及NF3的气相混合物中NH3与NF3的比值包括介于约0.5至5之间，且比例较佳为2份的NH3对1份的NF3。
气相蚀刻工艺为多重步骤工艺。对于第一步骤，可于反应室中的第一氧化硅层30的顶表面上形成含氟化合物与NH3气体的气相混合物34的毯覆式反应物吸附薄膜(blanket adsorbed reactant film)(未显示)。毯覆式反应物吸附薄膜是不均匀的，这是因为悬突32结构部分挡住开口26而限制含氟化合物与NH3气体的气相混合物34进入沟槽28的内侧表面。由于悬突32的阻挡，较少的反应气体到达沟槽28的底部，因此悬突32反应掉的较多，而自沟槽28的底部所移除的材料较少。在一实施例中，使用NH3与HF的气相混合物34的第一步骤是于压力介于20mTorr与100mTorr之间及温度介于20℃与70℃之间下进行。在其他实施例中，使用NH3与NF3的气相混合物34的第一步骤是于压力介于2Torr与4Torr的间及温度介于20℃与70℃之间下进行。
对于第二步骤，反应物吸附薄膜可与所接触的第一氧化硅层30的顶表面反应以在反应物吸附薄膜之下形成压缩的固态(condensed and solid)反应产物(reaction product)36。在一些实施例中，可在反应室中自含氟化合物与NH3前驱物气体的等离子体(plasma)中产生反应自由基(reaction radicals)。反应自由基可与所接触的第一氧化硅层30的顶表面反应以形成压缩的固态反应产物36。
接着，可将反应室加热至介于100℃至200℃之间的温度，而可自反应室抽出固态反应产物36的升华产物(sublimation product)。在另一实施例中，可将反应室加热至介于100℃至200℃之间的温度，同时于基底20之上流通载气(carrier gas)以自反应室抽出固态反应产物36的升华产物。载气可为任何的惰性气体。载气较佳包括N2、He、或Ar。在一些实施例中，基底20被转移至被加热的反应室中(其可被加热至介于100℃至200℃之间的温度)，而可自被加热的反应室抽出固态反应产物36的升华产物。在另一实施例中，基底20被转移至被加热的反应室中(其可被加热至介于100℃至200℃之间的温度)，且同时于基底20之上流通载气以自反应室抽出固态反应产物36的升华产物。载气可为任何的惰性气体。载气较佳包括N2、He、或Ar。
此工艺将进行到固态反应产物36被移除，且持续直至沟槽28的内侧表面的较少厚度的固态反应产物36被移除。因此，如图2f所示，在气相蚀刻工艺(采用气相混合物34)结束时，仍保留实质数量(substantial amount)的第一氧化硅层30a，造成开口26与沟槽28的深宽比下降。在一些实施例中，气相蚀刻工艺(采用气相混合物34)可完全蚀刻悬突32结构，使硬掩模层24a、垫氧化层22a、及硅基底20的侧壁表面露出(未显示于图中)。然而，较佳不借着气相蚀刻工艺(采用气相混合物34)而将硬掩模层24a蚀穿。受攻击的硬掩模层24a可能在后续的工艺中无法作为停止层，因而增加有源区(active area)受损的可能性。在一实施例中，气相混合物34对第一氧化硅层30与硬掩模层24a的移除速率的比值大于10。换言之，第一氧化硅层30的移除速率较硬掩模层24a的移除速率还大超过10倍。再者，硅基底20较佳不被气相蚀刻工艺(采用气相混合物34)攻击。受攻击的硅基底20在后续工艺中将成为晶体缺陷的根源(source of crystal defects)，因而增加漏电(electrical leakage)的可能性。在一实施例中，气相混合物34对第一氧化硅层30与硅基底20的移除速率的比值大于30。换言之，第一氧化硅层30的移除速率较硅基底20的移除速率还大超过30倍。再者，当有使开口26及沟槽28的深宽比更为缩减的需求时，可能需要重复的沉积/蚀刻程序。
请参照图2g，在使开口26与沟槽28的深宽比缩减之后，于第一氧化硅层30a上形成第二氧化硅层30b，且将第二氧化硅层30b形成至足够的厚度以于开口26及沟槽28之中形成大抵无空隙(void-free)的氧化硅层30a及30b。例如，第二氧化硅层30b较佳沉积至4000
至8000
的厚度。在一实施例中，第二氧化硅层30b可由化学气相沉积工艺形成，例如是高密度等离子体化学气相沉积(HDP CVD)工艺或次大气压化学气相沉积(SACVD)工艺。第二氧化硅层30b例如包括HDP-CVD氧化层。亦可使用其他的沉积方式，因为第二氧化硅层30b的纯度可低于第一氧化硅层30a。第二氧化硅层30b可于低频功率小于5000W、高频功率小于3500W、压力小于10mTorr、及温度约500℃至1000℃的条件下，使用硅烷及氧为反应前驱物而沉积。在其他例子中，第二氧化硅层30b包括次大气压无掺杂硅玻璃(sub-atmosphericundoped-silicon glass，SAUSG)层。第二氧化硅层30b可于压力为约500-700Torr、及温度为约500℃至600℃的条件下，使用四乙氧基硅烷(tetraethoxysilane，TEOS)及臭氧(O3)为反应前驱物而沉积。在其他实施例中，第二氧化硅层30b可借着旋涂式介电材料(spin-on-dielectric，SOD)工艺而形成，例如，第一氧化硅层30a是以包含第二氧化硅层30b的材料而旋转涂布，例如是氢化倍半硅氧烷(hydrogen silsequioxane，HSQ)或甲基倍半硅氧烷(methyl silsequioxane，MSQ)。旋转涂布的材料于150℃至300℃的温度下烘焙，并接着于炉子或热板烘焙工具(hot-plate bake tool)中以400℃至450℃的温度进行热处理以形成第二氧化硅层30b。
请继续参照图2g，在于沟槽28及开口26中形成第二氧化硅层之后，进行退火工艺以增加无空隙氧化硅层30a与30b的密度。如此造成第一氧化硅层30a与第二氧化硅层30b之间的界面在退火工艺之后消失。退火工艺例如可于炉子、快速热工艺(RTP)系统、或其他适于对无空隙氧化硅层30a及30b提供热处理的热系统中进行以获得所需的薄膜品质。在一些实施例中，退火工艺可在快速热工艺系统中于约1000℃的温度进行约20秒，快速热工艺系统是在包含有氮、惰性气体、或其他大抵不会与无空隙氧化硅层30a及30b反应的气体的环境中。
图2h显示图2g的基底20在经历平坦化工艺之后的结构。平坦化工艺例如是化学机械研磨工艺，平坦化工艺的进行用以移除无空隙氧化硅层30a及30b在硬掩模层24a上的部分以使硬掩模层24a露出，因而留下分别填充沟槽28与开口26的无空隙氧化硅层30c。硬掩模层24a还可作为停止层，用以使平坦化工艺停止于硬掩模层24a之上。在一些实施例中，无空隙氧化硅层30c的顶表面与硬掩模层24a共平面或大抵共平面。
请参照图2i，在平坦化工艺之后，借着湿式化学蚀刻工艺移除硬掩模层24a(例如借着将基底20浸在热磷酸(hot phosphoric acid，H3PO4)中)而使垫氧化层22a的顶表面露出。因为湿式化学蚀刻工艺对于氮化物的蚀刻选择性高于对氧化物，蚀刻工艺移除硬掩模层24a的速率较移除无空隙氧化硅层30c的速率还快。因此，所留下的无空隙氧化硅层30c延伸在垫氧化层22a之上。
请继续参照图2i，在移除硬掩模层的工艺之后，通过气相蚀刻工艺或湿式蚀刻工艺移除垫氧化层(例如借着将基底20浸入氢氟酸(HF))而使基底20的顶表面露出。既然湿式化学蚀刻工艺对于垫氧化层22a与无空隙氧化硅层30c几乎不具有蚀刻选择性，无空隙氧化硅层30c可能失去几乎与垫氧化层22a所失去的厚度相同的厚度。因此，在湿式蚀刻工艺结束时，所制作的氧化硅层30d几乎不具有空隙，并作为电子元件之间的隔离结构38。隔离结构38仍部分突出于基底20的顶表面。因此，上述制造隔离结构的方法生产出无空隙氧化硅层30d。
请参照图3，可于部分的基底20上紧邻隔离结构38而形成电子元件，例如是金属氧化物半导体(MOS)晶体管400。金属氧化物半导体晶体管400的制作为本领域技术人员所周知，为使本说明书更简要，在此不作叙述。金属氧化物半导体晶体管400现包括源极/漏极区402，其形成在部分的基底20中、栅极堆叠，包含连续形成于基底20之上的栅极介电层404及栅极电极406、以及分别形成于栅极堆叠的两侧壁上的间隙壁(spacers)408。在一些实施例中，电子元件包括具有栅极长度(gate length)小于32nm的栅极。
在一些实施例中，栅极介电层404可包括氧化硅、氮氧化硅、高介电常数介电层、或前述的组合。高介电常数介电层可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐(metal silicates)、过渡金属氧化物(transition metal-oxides)、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐(metal aluminates)、锆硅酸盐、锆铝酸盐、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)、合金、其他适合的高介电常数介电材料、及/或前述的组合。栅极介电层404可更包括界面层(interfacial layer)，其可用以减低栅极介电层404与基底20之间的伤害。界面层可包括氧化硅。
在一些实施例中，栅极电极406可包括多晶硅栅极及/或金属栅极。金属栅极可包括一或更多的材料层，包括Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、及/或其他适合的材料。金属栅极可包括一或更多由PVD、CVD、ALD、电镀、及/或其他适合的工艺所形成的材料层。金属栅极可由栅极优先或栅极最后的金属栅极工艺所形成。
虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (9)
1.一种隔离结构的制造方法，包括：
提供一基底，所述基底为硅基底；
于该基底的一顶表面上形成垫氧化层；
于垫氧化层上形成硬掩模层；
于硬掩模层与垫氧化层中形成开口，于该基底的该顶表面中形成一沟槽；
于该沟槽中部分填充一第一氧化硅，第一氧化硅形成于沟槽与开口的侧壁上以形成具有悬突结构的狭隘的开口，其于第一氧化硅沉积于沟槽与开口时导致遮蔽效应；
将该第一氧化硅的一表面暴露于一气相混合物，该气相混合物包括NH3及一含氟化合物，其中，气相混合物对第一氧化硅与硅基底的移除速率的比值大于30；
将该基底加热至介于100℃至200℃的一温度；
于该沟槽中填充一第二氧化硅，以使所形成的该隔离结构不具有空隙；
通过平坦化工艺移除第二氧化硅层，留下分别填充沟槽与开口的第二氧化硅层；
通过湿式化学蚀刻工艺移除硬掩模层，之后通过气相蚀刻工艺或湿式蚀刻工艺移除垫氧化层。
2.如权利要求1所述的隔离结构的制造方法，其中该隔离结构部分突出于该基底的该顶表面。
3.如权利要求1所述的隔离结构的制造方法，其中将该第一氧化硅的该表面暴露于该气相混合物的步骤是于介于20℃与70℃之间的一温度下进行。
4.如权利要求1所述的隔离结构的制造方法，其中该气相混合物包括HF及NH3。
5.如权利要求4所述的隔离结构的制造方法，其中HF及NH3的该气相混合物包括一比例，该比例为一份的HF对1份的NH3。
6.如权利要求4所述的隔离结构的制造方法，其中将该第一氧化硅的该表面暴露于该气相混合物的步骤是于介于20mTorr与100mTorr之间的一压力下进行。
7.如权利要求1所述的隔离结构的制造方法，其中该气相混合物包括NF3及NH3。
8.如权利要求7所述的隔离结构的制造方法，其中NF3及NH3的该气相混合物包括一比例，该比例为一份的NF3对2份的NH3。
9.如权利要求7所述的隔离结构的制造方法，其中将该第一氧化硅的该表面暴露于该气相混合物的步骤是于介于2Torr与4Torr之间的一压力下进行。
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