KR20040005575A - 반도체 장치 및 그 제조 방법 - Google Patents

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니시야마마사또
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 주 표면을 갖는 p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주 표면에서의 소자 분리 영역에 형성된 트렌치(2)와, 트렌치(2)의 내벽 위에 형성된 내벽 산화막(3)과, 내벽 산화막(3)의 표면에 형성된 질화 산화층(4)과, 트렌치(2) 내에 매립된 분리 산화막(5)을 포함한다. 소자 분리 영역 위에는 게이트 산화막(6)을 개재하여 게이트 전극(7)이 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREFOR}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치에서 소자 사이를 분리하는 소자 분리 영역의 구조 및 그 제조 방법에 관한 것이다.
반도체 장치의 소자 사이를 분리하는 소자 분리 구조로서, 트렌치 분리 구조가 알려져 있다. 이 트렌치 분리 구조는 실리콘 기판을 에칭하여 트렌치를 형성하고, 그 트렌치의 내벽을 산화시켜 내벽 산화막을 형성하고, 그 후 트렌치 내에 산화막을 매립함으로써 분리 산화막을 형성한다.
또한, 트렌치 내에의 산화막의 매립 특성을 향상시키기 위해, 산화막에 불순물을 첨가하는 것도 이루어지고 있다. 이 경우, 분리 산화막으로부터 실리콘 기판으로 불순물이 확산되는 것을 억제할 필요가 있다.
반도체 장치의 제조 프로세스에서, 트렌치 분리 형성 후에 산화 프로세스는 필수이다. 예를 들면, 실리콘 기판의 주 표면 위에 MOS(Metal Oxide Semiconductor) 트랜지스터를 형성할 때에는 트렌치 분리 형성 후에 실리콘 기판의 주 표면을 열 산화시켜 게이트 산화막을 형성한다.
이 때, 산화제가 트렌치 내의 실리콘 산화막 내로 확산하여, 트렌치 내벽의 실리콘과 반응하여, 트렌치 내벽이 산화된다. 이에 의해, 트렌치 내벽의 실리콘이 실리콘 산화막으로 변화한다.
실리콘이 실리콘 산화막으로 변화하면, 실리콘 산화막의 체적은 산화된 실리콘의 체적보다도 증가하므로, 트렌치 내에 매립된 실리콘 산화막이 팽창한 것과 등가의 상태로 된다. 그 때문에, 트렌치 주위의 소자 형성 영역이 압축 응력을 받아, 실리콘 기판에 결정 결함이 발생한다. 이러한 결함이 발생함으로써, 접합 누설 전류가 증대하여, 반도체 장치의 소비 전력이 증대하는 문제가 발생한다.
한편, 분리 산화막으로부터 실리콘 기판으로 불순물이 확산되는 것을 억제하기 위한 방법으로는 내벽 산화막 형성 후에 NO/O2가스나 NH3가스 등을 이용하여 열 질화를 행하거나, 내벽 산화막 형성 후에 CVD(Chemical Vapor Deposition)법에 의해 실리콘 질화막을 퇴적하는 방법을 예로 들 수 있다. 이들 방법에 따르면, 트렌치 내벽을 따라 실리콘 질화층을 형성할 수 있으므로, 분리 산화막으로부터 실리콘 기판으로 불순물이 확산되는 것을 억제할 수 있다.
그러나, 상기한 열 질화를 행하면, 실리콘 기판과 내벽 산화막과의 계면에실리콘 질화층이 형성되고, 소자 형성 영역의 일부인 트렌치의 상단부 근방에 위치하는 실리콘의 주 표면도 질화된다. 그 때문에, 그 주 표면 위에 게이트 산화막을 형성한 경우에 게이트 산화막이 국소적으로 박막화되어, 절연 내압이 저하하는 등의 문제가 발생한다.
또한, 내벽 산화막 위에 CVD법으로 실리콘 질화막을 형성하여 상술한 불순물 확산을 효과적으로 억제하기 위해서는, 실리콘 질화막의 두께는 5㎚ 정도 이상 필요하다. 그러나, 이러한 실리콘 질화막을 트렌치 내에 형성함으로써, 트렌치의 개구 폭이 작아져, 트렌치 내에 산화막을 매립했을 때에 매립 불량이 생기기 쉬워진다는 문제가 발생한다. 이 문제는 소자의 미세화가 진행됨에 따라 현저해진다.
본 발명은, 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 트렌치 내벽의 산화에 의한 결정 결함의 발생을 억제할 수 있으며, 또한 게이트 산화막의 국소적인 박막화도 억제할 수 있고, 게다가 분리 산화막의 매립 불량도 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시예에서의 반도체 장치의 단면도로서, 도 3의 I-I 선을 따라 자른 단면도.
도 2는 본 발명의 일 실시예에서의 반도체 장치의 단면도로서, 도 3의 II-II 선을 따라 자른 단면도.
도 3은 본 발명의 반도체 장치의 평면도.
도 4는 내벽 산화막 표면으로부터 실리콘 기판까지의 질소량 분포를 도시한 도면.
도 5∼도 15는 본 발명의 반도체 장치의 제조 공정의 제1∼제11 공정을 도시한 단면도.
도 16은 본 발명에서 사용 가능한 래디컬 질화 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 실리콘 기판
2 : 트렌치
3 : 내벽 산화막
4 : 질화 산화층
5 : 분리 산화막
6 : 게이트 산화막
7 : 게이트 전극
7a : 폴리실리콘층
8, 9 : n형 불순물 영역
10, 11 : 영역
본 발명에 따른 반도체 장치는, 주 표면을 갖는 반도체 기판과, 반도체 기판의 주 표면에서의 소자 분리 영역에 형성된 트렌치와, 트렌치의 내벽 위에 형성된 내벽 산화막과, 내벽 산화막의 표면에 형성된 질화 산화층과, 트렌치 내에 매립된 분리 산화막을 포함한다.
상기한 질화 산화층은, 전형적으로는 Si-O 결합의 O(산소 원자)를 N(질소 원자)으로 치환함으로써 얻어진 Si-N 결합을 주로 갖는 층이며, Si-H 결합을 포함하지 않는 층이다. 이러한 질화 산화층을 형성함으로써, 후속 공정의 산화 시에 산화제가 트렌치 내의 산화막 내를 통과하여 트렌치 내벽에 도달하는 것을 억제할 수 있다. 또한, 질화 산화층의 두께를 아주 얇게 해도 불순물 확산을 억제할 수 있다. 따라서, 분리 산화막에 불순물이 첨가되어 있는 경우라도, 분리 산화막으로부터 반도체 기판으로 불순물이 확산되는 것을 억제하고, 또한 분리 산화막의 매립 불량도 효과적으로 억제할 수 있다.
상기 질화 산화층은 트렌치 내에서 트렌치 내벽으로부터 이격하여 트렌치 내벽을 따라 연장한다. 또한, 질화 산화층의 두께는 0.2㎚ 이상 4㎚ 이하가 바람직하다. 상기 분리 산화막은 불순물을 포함하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은, 다음 각 공정을 포함한다. 반도체 기판의 소자 분리 영역에 트렌치를 형성한다. 트렌치의 내벽을 산화시켜 내벽 산화막을 형성한다. 내벽 산화막의 표면을 래디컬 질화법으로 질화시켜 질화 산화층을 형성한다. 트렌치 내에 분리 산화막을 매립한다.
이와 같이 래디컬 질화법에 의해 내벽 산화막의 표면을 질화시켜 질화 산화층을 형성함으로써, 내벽 산화막의 표면에서의 Si-O 결합의 O(산화 원자)를 N(질소 원자)으로 치환하고, Si-N 결합을 주로 갖는 질화 산화층을 내벽 산화막의 표면 위에 형성할 수 있다. 그 결과, 상술한 효과가 얻어진다. 그 외에 이 질화 산화층은 상기한 바와 같은 치환 반응에 의해 형성되므로, 질화 산화층의 두께의 제어를 용이하게 행할 수 있고, 질화 산화층의 두께를 매우 얇게 할 수 있다.
상기한 래디컬 질화법을 행할 때, 질소 래디컬을 발생시키는 플라즈마의 전자 온도를 예를 들면 1eV 이상 1.5eV 이하로 낮추면서 상기 질화 산화층을 형성하는 것이 바람직하다.
이하, 도 1∼도 16을 이용하여, 본 발명의 실시예에 대하여 설명한다.
도 1 및 도 2는 본 발명의 1개의 실시예에서의 반도체 장치의 단면도로서, 각각 도 3의 I-I 선을 따라 자른 단면, II-II 선을 따라 자른 단면을 도시한 도면이다.
도 1∼도 3에 도시한 바와 같이, p형 실리콘 기판(반도체 기판 : 1)의 주 표면에서의 소자 분리 영역에 트렌치 분리 영역을 형성하고, 이 트렌치 분리 영역에 둘러싸인 소자 형성 영역 위에 MOS 트랜지스터 등의 소자를 형성한다. MOS 트랜지스터는 소스/드레인으로 되는 n형 불순물 영역(8, 9)과, 게이트 산화막(6)과, 게이트 전극(7)을 갖는다. 또, 게이트 전극(7)의 측벽 위에 도시하지 않은 측벽 절연막을 형성해도 된다.
트렌치 분리 영역은 트렌치(2)와, 트렌치(2)의 내벽 위에 형성된 내벽 산화막(3)과, 내벽 산화막(3)의 표면 위에 형성된 질화 산화층(래디컬 질화층 : 4)과, 트렌치(2) 내에 매립된 분리 산화막(5)을 갖는다.
질화 산화층(4)은 내벽 산화막(3)의 표면을 래디컬 질화함으로써 형성된다. 특히, 예를 들면 Ar 가스와 N2가스의 혼합 가스 분위기 내에서 질소 래디컬을 발생시키고, 내벽 산화막(3)의 표면에서의 Si-O 결합의 O(산소 원자)를 N(질소 원자)으로 치환함으로써 질화 산화층(4)을 형성할 수 있으며, 이 질화 산화층(4)은 Si-N결합을 주로 갖는다.
질화 산화층(4)은 내벽 산화막(3)의 표면 위에만 형성되고, 내벽 산화막(3)의 심부(深部) 혹은 실리콘 기판(1)은 질화되지 않는다. 도 4에, 내벽 산화막(3)을 래디컬 질화한 경우의 내벽 산화막(3)의 표면 및 내부에서의 질소량의 분포를 도시한다. 도 4에서, 0㎚의 위치가 p형 실리콘 기판(1)과 내벽 산화막(3)과의 계면에 상당하며, 8㎚의 위치가 질화 산화층(4)의 표면에 상당한다. 도 4에 도시한 바와 같이, 내벽 산화막(3) 표면의 1∼2㎚의 범위 내에만 질소가 존재하고, 내벽 산화막(3) 내의 깊은 위치 및 p형 실리콘 기판(1)과 내벽 산화막(3)과의 계면에는 질소가 존재하지 않는 것을 알 수 있다.
상기한 바와 같이 질화 산화층(4)은 내벽 산화막(3)의 표면만을 질화함으로써 형성되므로, 질화 산화층(4)의 두께를 매우 얇게 할 수 있다. 구체적으로는 질화 산화층(4)의 두께를 예를 들면 0.2㎚ 이상 4㎚ 이하, 바람직하게는 2㎚ 정도로 할 수 있다. 이와 같이 질화 산화층(4)의 두께를 얇게 해도, 후속 공정의 산화 시에 산화제가 트렌치(2)의 내벽에 도달하는 것을 억제할 수 있다.
또한, 상술한 바와 같은 Ar 가스와 N2가스의 혼합 가스 분위기 내에서 질화 산화층(4)을 형성함으로써, 질화 산화층(4)은 Si-H 결합을 포함하지 않게 된다. 따라서, 질화 산화층(4) 내로부터 MOS 트랜지스터 등의 소자 내로 수소 원자가 확산되는 것에 기인하는 문제는 발생하지 않는다.
도 1 및 도 2에 도시한 바와 같이, 질화 산화층(4)은 트렌치(2) 내에서 트렌치(2) 내벽으로부터 이격하여 트렌치(2) 내벽을 따라 연장하고, 내벽 산화막(3)의 내표면을 피복하도록 형성된다.
이와 같이 질화 산화층(4)이 트렌치(2) 내벽으로부터 이격되어 있으며, 또한 상술한 바와 같이 실리콘 기판(1)이 질화되지 않으므로, 트렌치(2)의 내벽 상단부 근방에 위치하는 소자 형성 영역이 질화되지는 않는다. 따라서, 소자 형성 영역 위에 게이트 산화막(6)을 형성한 경우에도, 게이트 산화막(6)이 트렌치(2)의 내벽 상단부 근방에서 국소적으로 박막화되는 것을 저지할 수 있다. 구체적으로는, 도 3의 영역(10, 11) 내에서의 게이트 산화막(6)의 박막화를 억제할 수 있다.
분리 산화막(5)은 트렌치(2)에의 매립 특성을 향상시키는 인(P), 붕소(B), 불소(F) 등의 불순물을 포함하는 것이 바람직하다. 이에 의해, 트렌치(2)의 개구 폭이 축소된 경우라도, 트렌치(2) 내에 분리 산화막(5)을 매립할 수 있으며, 분리 산화막(5)의 매립 불량도 효과적으로 억제할 수 있다.
또한, 분리 산화막(5)에 상술한 바와 같은 불순물이 첨가되어 있는 경우라도, 질화 산화층(4)을 형성함으로써, 분리 산화막(5)으로부터 실리콘 기판(1)으로 불순물이 확산되는 것을 억제할 수 있다. 즉, 본 발명의 질화 산화층(4)은 불순물 확산을 억제하는 배리어층으로서 기능한다.
이어서, 본 발명에 따른 반도체 장치의 제조 방법에 대하여 도 5∼도 16을 이용하여 설명한다.
예를 들면 비저항이 8.5∼11.5Ω·㎝, 면방위가 (100), 두께 725㎛의 p형 실리콘 기판(1)을 750℃에서 O2가스와 H2가스의 혼합 가스 내에서 열 산화한다. 이에 의해, 도 5에 도시한 바와 같이 p형 실리콘 기판(1)의 주 표면 위에 150㎚ 두께의 산화막(실리콘 산화막 : 12)을 형성한다. 이 산화막(12) 위에, 예를 들면 열 CVD법에 의해, 두께 100㎚∼200㎚의 실리콘 질화막(13)을 퇴적한다.
이어서, 실리콘 질화막(13) 위에 레지스트(도시하지 않음)를 도포하고, 포토리소그래피 기술에 의해 노광, 현상하여 레지스트를 패터닝하고, 소자 분리 영역 패턴에 대응한 개구를 갖는 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여 이방성 에칭을 행하고, 도 6에 도시한 바와 같이 실리콘 질화막(13)에 개구(14)를 형성한다. 그 후, 레지스트 패턴을 제거한다.
이어서, 실리콘 질화막(13)을 마스크로 하여, 예를 들면 염화 탄소계의 가스를 이용한 RIE(Reactive Ion Etching)에 의해 산화막(12) 및 p형 실리콘 기판(1)을 에칭하고, 도 7에 도시한 바와 같이 깊이 약 0.6㎛의 트렌치(2)를 형성한다.
그 후, 예를 들면 램프 어닐링 장치에 의해 드라이 O2가스를 이용하여, 1000℃, 30초 동안의 산화 처리를 행하고, 트렌치(2)의 내벽을 산화한다. 이에 의해, 도 8에 도시한 바와 같이, 1㎚∼50㎚ 정도 두께의 내벽 산화막(3)을 형성한다.
그 후, 예를 들면 도 16에 도시한 래디컬 질화 장치를 이용하여, 내벽 산화막(3)의 표면 위에 2㎚ 정도 두께의 질화 산화층(4)을 형성한다.
여기서, 래디컬 질화 장치의 구성 예에 대하여 설명한다. 도 16에 도시한 바와 같이, 래디컬 질화 장치는 챔버(15)와, 히터(17)와, 석영 플레이트(20)와, 슬롯 플레인 안테나(21)를 포함한다.
챔버(15) 내벽에는 석영 라이너(16)가 설치된다. 챔버(15) 근방에는, 마이크로 펄스 제너레이터(도시하지 않음)가 배치되고, 이 마이크로 펄스 제너레이터에 의해 2.45㎓, 5㎾의 마이크로파가 생성된다. 마이크로 펄스 제너레이터와 챔버(15)는 도파관을 통해 접속된다.
히터(17)는 예를 들면 AlN 히터이고, 400℃ 정도의 가열이 가능하다. 이 히터(17) 위에 웨이퍼(실리콘 웨이퍼 : 18)가 배치되어 가열된다. 슬롯 플레인 안테나(21)는 챔버(15)의 상단에 배치되고, 원 형상의 구리판에 다수의 홀이 형성된 것으로 구성된다. 석영 플레이트(20)는 슬롯 플레인 안테나(21) 아래에 설치된다.
이어서, 상술한 래디컬 질화 장치를 이용한 질화법(래디컬 질화법)에 대하여 설명한다. 우선 마이크로 펄스 제너레이터에 의해 생성된 마이크로파는, 도파관 내를 전파하여 챔버(15) 상단에 도달한다. 이 마이크로파는 슬롯 플레인 안테나(21)를 통과하여, 챔버(15) 내로 들어간다.
챔버(15) 내부에는 Ar 가스와 N2가스의 혼합 가스가 도입되어 있고, 챔버 (15) 내의 압력은, 예를 들면 66.5Pa(500mTorr)∼133Pa(1000mTorr)로 된다. 상기한 마이크로파에 의해 질소가 여기되어, 챔버(15) 내에는 플라즈마(19)와 함께 질소 래디컬이 발생한다. 이 때, 질소 래디컬을 발생시키는 플라즈마의 전자 온도를 예를 들면 1eV 이상 1.5eV 이하로 한다.
그리고, p형 실리콘 기판(1)을 히터(17)에 의해 소정 온도로 가열하면서 상술한 질소 래디컬에 의해 내벽 산화막(3)의 표면을 질화시켜, 본 발명의 질화 산화층(4)을 형성한다.
이와 같이 래디컬 질화법을 행한 경우, 상술한 바와 같이 내벽 산화막(3)의 표면에서의 Si-O 결합의 O(산화 원자)가 N(질소 원자)으로 치환되어 Si-N 결합을 주로 갖는 질화 산화층(4)이 얻어지므로, 이론적으로는 내벽 산화막(3)의 표면에 존재하는 Si-O 결합만을 N(질소 원자)으로 치환할 수 있다고 생각되어진다. 따라서, 질화 산화층(4)을 매우 얇게 형성할 수 있다. 또한, 질화 산화층(4) 두께의 제어를 용이하게 행할 수 있다.
또한, 질소 래디컬을 발생시키는 플라즈마의 전자 온도를 1eV 이상 1.5eV 이하로 낮춤으로써, 플라즈마에 의한 p형 실리콘 기판(1)에 대한 손상을 저감시킬 수 있다.
이상과 같이 하여 질화 산화층(4)을 형성한 후, 도 10에 도시한 바와 같이, CVD법에 의해 예를 들면 8% 불소를 포함하는 산화막(F-SiO2)을 형성하고, 이 산화막을 트렌치(2) 내에 매립한다. 그 후, CMP(Chemical Mechanical Polishing) 처리를 행하여, 도 11에 도시한 바와 같이, 산화막을 연마한다. 이 때, 스토퍼로서 실리콘 질화막(13)을 이용하여, 실리콘 질화막(13)이 10㎚ 정도 남을 때까지 연마한다.
이어서, 상기한 실리콘 질화막(13)을 예를 들면 160℃의 인산에 의한 웨트 에칭에 의해 제거하고, 도 12에 도시한 바와 같이 산화막(12)을 노출시킨다. 그 후 이온 주입기를 이용하여, 예를 들면 250keV, 1×1013/㎠, 140keV, 3×1012/㎠,50keV, 2×1012/㎠와 같은 에너지와 도우즈량으로 붕소 주입을 3회 행하고, p형 실리콘 기판(1) 내에 p 웰을 형성한다.
이어서, 10 : 1의 불산(HF)에 의해 35초동안 웨트 에칭을 행하여, 산화막(12)을 제거하고, 도 13에 도시한 바와 같이 p형 실리콘 기판(1)의 주 표면(소자 형성 영역)을 노출시킨다.
그 후, 예를 들면 황산 처리, 암모니아 가수(加水), 염산 처리를 순차적으로 행하고, p형 실리콘 기판(1)의 주 표면 위에 케미컬옥사이드를 형성하며, 50 : 1의 불산(HF)에 의해 에칭을 행함으로써 자연 산화막을 제거한다.
이어서, 예를 들면 램프 어닐링 장치로, 드라이 O2가스를 이용하여 1000℃에서 30초의 조건으로 p형 실리콘 기판(1)의 주 표면(소자 형성 영역)을 열 산화시키고, 도 14에 도시한 바와 같이 10㎚∼100㎚의 게이트 산화막(6)을 형성한다.
그 후, 도 15에 도시한 바와 같이 CVD법에 의해, 650℃의 온도에서 200㎚ 두께의 폴리실리콘막(7a)을 퇴적시킨다. 이 폴리실리콘막(7a)에, 예를 들면 30keV, 4×1015/㎠의 조건으로 인을 주입한다.
이 후, 폴리실리콘막(7a) 위에 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 700㎚ 퇴적한다. 이 TEOS 산화막을 소정 형상으로 패터닝하고, 이 패터닝된 TEOS 산화막을 마스크로 하여 폴리실리콘막(7a)을 패터닝한다. 이에 의해, 게이트 전극(7)을 형성한다.
그 후, 비소를 50keV, 5×1014/㎠의 조건으로 p형 실리콘 기판(1)의 주 표면(소자 형성 영역)에 주입하고, 소스/드레인 영역으로 되는 n형 불순물 영역(8, 9)을 형성한다. 그 결과, 도 1, 도 2에 도시한 구조가 얻어진다. 그 후, 게이트 전극(7) 위에 층간 절연막을 형성하고, AlCu 등의 배선 공정을 거쳐 트랜지스터가 완성된다. 또, 게이트 전극(7)의 측벽 위에 측벽 절연막을 형성하고, n형 불순물 영역(8, 9)을 LDD(Lightly Doped Drain) 구조로 해도 된다.
또, 상술한 실시예에서는, 트렌치(2)에 매립되는 산화막의 일례로서 F 첨가 산화막을 예로 들었지만, PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass), TEOS, HDP(High Density Plasma) 산화막 등도 사용 가능하다.
또한, 실리콘 질화막(13) 대신에 폴리실리콘막이나 실리콘 산화막을 사용할 수도 있다. 또한, 상술한 예에서는 내벽 산화막(3)을 드라이 O2산화에 의해 형성했지만, RTO(H2/O2) 산화, WET 산화, 래디컬 산화, 플라즈마 산화로 형성할 수도 있다.
본 발명의 반도체 장치에 따르면, 트렌치 내에 질화 산화층을 형성하고 있으므로, 후속 공정의 산화 시에 산화제가 트렌치 내벽에 도달하는 것을 억제할 수 있으며, 산화제에 의해 트렌치 내벽이 산화되는 것에 기인하는 산화막의 체적 증가를 억제할 수 있다. 따라서, 체적 증가에 기인하여 발생하는 접합 누설 전류의 발생을 효과적으로 억제할 수 있다. 또한, 분리 산화막에 불순물이 첨가되어 있는 경우라도, 질화 산화층에 의해 분리 산화막으로부터 반도체 기판으로 불순물이 확산되는 것을 억제할 수 있으므로, 불순물 확산에 의해 소자 형성 영역에서의 불순물 프로파일이 변화하는 것을 억제할 수 있다. 또한, 상기 질화 산화층의 두께를 얇게 할 수 있으므로, 분리 산화막의 매립 불량도 효과적으로 억제할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
질화 산화층 형성시에는 내벽 산화막의 표면만이 질화되므로, 상기 질화 산화층은 트렌치 내에서 트렌치 내벽으로부터 이격하여 트렌치 내벽을 따라 연장하고, 소자 형성 영역의 표면의 일부가 질화되는 것을 회피할 수 있다. 따라서, 소자 형성 영역 위에 게이트 산화막을 형성한 경우에도 게이트 산화막이 트렌치 근방에서 국소적으로 박막화되는 것을 저지할 수 있다.
상기 질화 산화층의 두께가 얇은 경우라도, 산화제나 불순물이 분리 산화막으로부터 반도체 기판으로 확산되는 것을 억제할 수 있다. 구체적으로는, 질화 산화층의 두께가 0.2㎚ 이상 4㎚ 이하이면 상기 효과를 얻을 수 있다.
분리 산화막이 예를 들면 인이나 붕소 등의 불순물을 포함하는 경우에는, 트렌치에의 매립 특성을 향상시킬 수 있다. 이 경우에는, 매립 특성을 향상시키면서 상술한 효과를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, 래디컬 질화법에 의해 내벽 산화막의 표면을 질화시켜 질화 산화층을 형성하고 있으므로, 내벽 산화막의 표면에 매우 얇은 질화 산화층을 정밀도 좋게 형성할 수 있다. 또한, 질화 산화층을 내벽 산화막의 표면에 형성함으로써, 상술한 바와 같이 신뢰성이 높은 반도체 장치를 제조할 수 있다.
질소 래디컬을 발생시키는 플라즈마의 전자 온도를 1eV 이상 1.5eV 이하로 낮게 제어하면서 상기 질화 산화층을 형성한 경우에는 플라즈마에 의한 반도체 기판에 대한 손상을 저감시킬 수 있다.

Claims (3)

  1. 주 표면을 갖는 반도체 기판과,
    상기 반도체 기판의 주 표면에 있어서의 소자 분리 영역에 형성된 트렌치와,
    상기 트렌치의 내벽 위에 형성된 내벽 산화막과,
    상기 내벽 산화막의 표면에 형성된 질화 산화층과,
    상기 트렌치 내에 매립된 분리 산화막
    을 포함한 반도체 장치.
  2. 제1항에 있어서,
    상기 질화 산화층은, 상기 트렌치 내에서 상기 트렌치 내벽으로부터 이격하여 상기 트렌치 내벽을 따라 연장하는 반도체 장치.
  3. 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 공정과,
    상기 트렌치의 내벽을 산화시켜 내벽 산화막을 형성하는 공정과,
    상기 내벽 산화막의 표면을 래디컬 질화법으로 질화시켜 질화 산화층을 형성하는 공정과,
    상기 트렌치 내에 분리 산화막을 매립하는 공정
    을 포함한 반도체 장치의 제조 방법.
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