CN107706183A - 一种三维存储器件的制造方法及其器件结构 - Google Patents

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华文宇
夏志良
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Abstract

本发明提供一种三维存储器件的制造方法及其器件结构，在进行化学机械抛光操作以平坦化三维存储器件表面的步骤之前，无需沉积氮化硅阻挡层作为化学机械抛光终止信号的操作，可以通过将位于三维存储器件区和外围电路区上方的氧化物绝缘层的厚度设置为比所述三维存储器件的堆叠层的厚度更厚，并通过监测位于所述堆叠层的核心平台区上方的氧化物绝缘层的厚度来确定后续化学机械抛光的时间，从而省略了传统的通过沉积氮化硅阻挡层来作为化学机械抛光停止操作的步骤，并且减少了化学机械抛光工艺后残留的各种缺陷问题，降低了制造成本和时间，提高工艺的稳定性和产品良率。

Description

一种三维存储器件的制造方法及其器件结构
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器件的制造方法及其器件结构。
背景技术
随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。特别的，平面结构的闪存(NAND)已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。
为了解决上述困难，业界提出了三维闪存(3D NAND)存储器的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了闪存颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。根据在垂直方向堆叠的颗粒层数不同，3D NAND颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3D NAND技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。
尤其是随着3D NAND层数的不断增加(例如，48层、64层甚至96层或更高层数的3DNAND)，台阶高度也不断增加，当台阶区制程完成，台阶区的相比于外围电路区域会高出很多，例如可以有3微米至6微米的高度差。如图1-6所示，为了在之后的制程里保证光刻能够顺利进行，需要引入介质层4，例如：二氧化硅，氮化硅，氮氧化硅之一或其任意组合。然后通过蚀刻和化学机械抛光(CMP)使得整片晶片的表面保持平整。然而这道CMP的工艺复杂，容易引起损伤，划痕，残留物等缺陷，从而影响器件产品的良率。该CMP工艺的复杂性具体在于：(1)如图1所示，需要在生长得到三维存储器件的堆叠结构之后，需要在所述堆叠结构的核心平台区上提前生长一层氮化硅阻挡层3作为后续CMP工艺的停止层；(2)如图3所示，需要在刻蚀得到外围电路区的开口后，在所述外围电路的开口区上继续沉积一层氮化硅阻挡层5作为后续CMP工艺的停止层；(3)如图4所示，后续在刻蚀打开位于所述核心平台区上方的开口的操作中需要先刻蚀掉之前生长的氮化硅阻挡层5，才能继续刻蚀位于所述阻挡层5下面的二氧化硅介质层4；(4)如图5和图6所示，在所述CMP工艺之后，还残留有部分未被去掉的氮化硅阻挡层51，需要再进一步通过刻蚀工艺将残留的这部分氮化硅阻挡层51去除掉；(5)去掉所述残留的氮化硅阻挡层51后，由于存在刻蚀后的表面不平整情况，需要再生长一层二氧化硅过渡层，并再施加一道CMP工艺将该二氧化硅过渡层进一步平坦化处理。综上可知，由于传统的三维存储器件的工艺步骤中需要沉积氮化硅阻挡层以作为后续CMP工艺的刻蚀停止层，从而导致了工艺步骤复杂性的增大，使得出现问题的可能性也大大增高，提高了成本，并降低了产品的良率。
发明内容
本发明的目的就是为了如何减少三维存储器件制备工艺过程中的步骤，以减少化学机械抛光工艺后残留的各种缺陷问题，从而减少制造成本和时间，同时提高工艺的稳定性和产品良率。
本发明的目的是通过以下技术方案实现的。
一种三维存储器件的制造方法，其特征在于，包括如下步骤：
提供一基板，所述基板上分别形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构包括核心平台区以及位于所述核心平台区至少一侧的台阶区，所述堆叠结构的核心平台区的高度高于所述外围电路区的高度；
在所述基板上沉积绝缘层，以覆盖整个所述基板以及所述基板上的所述三维存储器件区和所述外围电路区，所述绝缘层的总厚度大于所述堆叠结构的总厚度；
利用微影和刻蚀工艺在所述绝缘层中形成开口，以打开所述外围电路区和所述堆叠结构的核心平台区；
对所述绝缘层的表面进行平坦化操作；以形成平整的器件表面。
优选地，所述形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区的步骤包括：在所述基板上顺序形成电路层和多层存储器对叠层，利用微影和刻蚀工艺分别形成包括核心平台区和台阶区的所述堆叠结构，以及所述外围电路区。
优选地，所述三维存储器件的堆叠结构与所述外围电路区的高度差为3微米至8微米。
优选地，所述三维存储器件的堆叠结构的层数大于等于48层。
优选地，所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
优选地，所述沉积绝缘层的步骤包括：先沉积缓冲层，再在所述缓冲层上沉积介质层，其中所述缓冲层为利用高密度等离子体(HDP)工艺制备的二氧化硅层，所述介质层为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。
优选地，所述沉积绝缘层的步骤中不含有沉积作为后续平坦化操作的阻挡层的步骤。
优选地，所述绝缘层的总厚度比所述堆叠结构的总厚度大约1微米至3微米。
优选地，所述利用微影和刻蚀工艺在所述绝缘层中形成开口的步骤包括：首先利用微影和刻蚀工艺在对所述外围电路区上方的所述绝缘层进行第一刻蚀的操作，再利用微影和刻蚀工艺对所述核心平台区上方的所述绝缘层进行第二刻蚀的操作，所述第二刻蚀的深度为2微米至5微米。
优选地，所述对所述绝缘层的表面进行平坦化操作的工艺包括化学机械抛光(CMP)工艺，所述平坦化操作后位于所述核心平台区上方的留下的绝缘层的厚度约为0.1微米至1微米。
优选地，在所述对所述绝缘层的表面进行平坦化操作之后，还包括在所述基板上进一步沉积一层二氧化硅层，所述二氧化硅层的厚度约为100埃至1000埃。
本发明还提供一种三维存储器件，所述三维存储器件由如上述任意一项所述的方法制成。
本发明的优点或有益效果在于：本发明提供一种三维存储器件的制造方法及其器件结构，在进行化学机械抛光操作以平坦化三维存储器件表面的步骤之前，无需沉积氮化硅阻挡层作为化学机械抛光终止信号的操作，可以通过将位于三维存储器件区和外围电路区上方的氧化物绝缘层的厚度设置为比所述三维存储器件的堆叠层的厚度更厚，并通过监测位于所述堆叠层的核心平台区上方的氧化物绝缘层的厚度来确定后续化学机械抛光的时间，从而省略了传统的通过沉积氮化硅阻挡层来作为化学机械抛光停止操作的步骤，并且减少了化学机械抛光工艺后残留的各种缺陷问题，降低了制造成本和时间，提高工艺的稳定性和产品良率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1-6示出了本发明背景技术中的3D NAND介质层化学机械抛光的工艺流程结构示意图。
图7-13示出了本发明实施例中的3D NAND介质层化学机械抛光的工艺流程结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
参考图7-13所示，本发明的实施例一提出一种三维存储器件的制造方法，包括如下步骤：
如图8所示，提供一基板21，所述基板21上分别形成三维存储器件区22以及位于所述三维存储器件区22周围的外围电路区23，所述三维存储器件区22包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构包括核心平台区221以及位于所述核心平台区221至少一侧的台阶区222，所述堆叠结构的核心平台区221的高度高于所述外围电路区23的高度；
如图9所示，在所述基板上沉积绝缘层24，以覆盖整个所述基板21以及所述基板21上的所述三维存储器件区22和所述外围电路区23，所述绝缘层24的总厚度大于所述堆叠结构的总厚度；
如图10和图11所示，利用微影和刻蚀工艺在所述绝缘层24中形成开口223,231，以打开所述外围电路区和所述堆叠结构的核心平台区；
如图12所示，对所述绝缘层24的表面进行平坦化操作；以形成平整的器件表面。
实施例二
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图7和图8所示，所述形成三维存储器件区22以及位于所述三维存储器件区22周围的外围电路区23的步骤包括：在所述基板21上顺序形成电路层213和多层存储器堆叠层212，利用微影和刻蚀工艺分别形成包括核心平台区221和台阶区222的所述堆叠结构，以及所述外围电路区23。
优选地，所述三维存储器件区22的堆叠结构与所述外围电路区23的高度差为3微米至8微米。
优选地，所述三维存储器件区的堆叠结构的层数大于等于48层。
优选地，所述三维存储器件区的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
实施例三
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图9所示，沉积绝缘层24的步骤包括：先沉积缓冲层241，再在所述缓冲层241上沉积介质层242，其中所述缓冲层241为利用高密度等离子体(HDP)工艺制备的二氧化硅层，所述介质层242为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。其化学反应式如下：Si(OC2H5)4→SiO2+4C2H4+2H2O。所述介质层242的厚度依据所述三维存储器件区22与所述外围电路区23的高度差而变化，其目的是为了通过介质层242的沉积而填补所述三维存储器件区22与所述外围电路区23形成的不平整区域，所述介质层242的厚度例如为3微米至6微米。
优选地，所述绝缘层24的总厚度比所述堆叠结构的总厚度大约1微米至3微米。
优选地，所述沉积绝缘层24的步骤中不含有沉积作为后续平坦化操作的阻挡层的步骤。
实施例四
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图10和图11所示，利用微影和刻蚀工艺在所述绝缘层24中形成开口的步骤包括：首先利用微影和刻蚀工艺在对所述外围电路区23上方的所述绝缘层24进行第一刻蚀的操作，以形成开口231；再利用微影和刻蚀工艺对所述核心平台区221上方的所述绝缘层24进行第二刻蚀的操作，以形成开口223，所述第二刻蚀的深度为2微米至5微米。
实施例五
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图12所示，对所述绝缘层24的表面进行平坦化操作的工艺包括化学机械抛光(CMP)工艺，化学机械抛光操作的时间通过监测位于所述核心平台区221上方的绝缘层24的厚度来确定，而无需利用先沉积一层氮化硅阻挡层来作为化学机械抛光的停止层。
所述平坦化操作后位于所述核心平台区221上方的留下的绝缘层24的厚度约为0.1微米至1微米。
实施例六
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图13所示，在所述对所述绝缘层24的表面进行平坦化操作之后，如果化学机械抛光操作对器件表面产生一定的划伤等缺陷，可以在所述化学机械抛光操作之后在所述基板21上进一步沉积一层二氧化硅层25以覆盖上述划伤等缺陷，所述二氧化硅层25的厚度约为100埃至1000埃。
实施例七
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
本发明还提供一种三维存储器件，所述三维存储器件由如上述任意一项所述的方法制成。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种三维存储器件的制造方法，其特征在于，包括如下步骤：
提供一基板，所述基板上分别形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构包括核心平台区以及位于所述核心平台区至少一侧的台阶区，所述堆叠结构的核心平台区的高度高于所述外围电路区的高度；
在所述基板上沉积绝缘层，以覆盖整个所述基板以及所述基板上的所述三维存储器件区和所述外围电路区，所述绝缘层的总厚度大于所述堆叠结构的总厚度；
利用微影和刻蚀工艺在所述绝缘层中形成开口，以打开所述外围电路区和所述堆叠结构的核心平台区；
对所述绝缘层的表面进行平坦化操作；以形成平整的器件表面。
2.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区的步骤包括：在所述基板上顺序形成电路层和多层存储器对叠层，利用微影和刻蚀工艺分别形成包括核心平台区和台阶区的所述堆叠结构，以及所述外围电路区。
3.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构与所述外围电路区的高度差为3微米至8微米。
4.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构的层数大于等于48层。
5.如权利要求4所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
6.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述沉积绝缘层的步骤包括：先沉积缓冲层，再在所述缓冲层上沉积介质层，其中所述缓冲层为利用高密度等离子体(HDP)工艺制备的二氧化硅层，所述介质层为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。
7.如权利要求6所述的三维存储器件的制造方法，其特征在于：所述沉积绝缘层的步骤中不含有沉积作为后续平坦化操作的阻挡层的步骤。
8.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述绝缘层的总厚度比所述堆叠结构的总厚度大约1微米至3微米。
9.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述利用微影和刻蚀工艺在所述绝缘层中形成开口的步骤包括：首先利用微影和刻蚀工艺在对所述外围电路区上方的所述绝缘层进行第一刻蚀的操作，再利用微影和刻蚀工艺对所述核心平台区上方的所述绝缘层进行第二刻蚀的操作，所述第二刻蚀的深度为2微米至5微米。
10.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述对所述绝缘层的表面进行平坦化操作的工艺包括化学机械抛光(CMP)工艺，所述平坦化操作后位于所述核心平台区上方的留下的绝缘层的厚度约为0.1微米至1微米。
11.如权利要求1所述的三维存储器件的制造方法，其特征在于：在所述对所述绝缘层的表面进行平坦化操作之后，还包括在所述基板上进一步沉积一层二氧化硅层，所述二氧化硅层的厚度约为100埃至1000埃。
12.一种三维存储器件，其特征在于，所述三维存储器件由如权利要求1至11的任意一项所述的方法制成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783342A (zh) * 2019-11-05 2020-02-11 长江存储科技有限责任公司 半导体器件的制作方法
CN112331661A (zh) * 2020-11-03 2021-02-05 长江存储科技有限责任公司 半导体器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1447396A (zh) * 2002-03-21 2003-10-08 三星电子株式会社 化学机械抛光装置及其控制方法
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20170148677A1 (en) * 2015-11-25 2017-05-25 JoongShik SHIN Semiconductor memory device and method of fabricating the same
US20170186768A1 (en) * 2015-09-10 2017-06-29 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1447396A (zh) * 2002-03-21 2003-10-08 三星电子株式会社 化学机械抛光装置及其控制方法
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20170186768A1 (en) * 2015-09-10 2017-06-29 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US20170148677A1 (en) * 2015-11-25 2017-05-25 JoongShik SHIN Semiconductor memory device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783342A (zh) * 2019-11-05 2020-02-11 长江存储科技有限责任公司 半导体器件的制作方法
CN112331661A (zh) * 2020-11-03 2021-02-05 长江存储科技有限责任公司 半导体器件及其制作方法

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